JPS63255742A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS63255742A JPS63255742A JP62089828A JP8982887A JPS63255742A JP S63255742 A JPS63255742 A JP S63255742A JP 62089828 A JP62089828 A JP 62089828A JP 8982887 A JP8982887 A JP 8982887A JP S63255742 A JPS63255742 A JP S63255742A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- fault
- data processing
- test
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 abstract description 20
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000004458 analytical method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Retry When Errors Occur (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理装置の障害試験に係り、特に、障
害試験の自動化を可能としたデータ処理装げに関する。
害試験の自動化を可能としたデータ処理装げに関する。
データ処理装置の障害処理に関する従来技術として、例
えば、ＩｆＩＴＡＣＭ−１８０／１７０／１６０ＩＩ処
理装置の解説書、第６章に記載された技術が知られてい
る。
えば、ＩｆＩＴＡＣＭ−１８０／１７０／１６０ＩＩ処
理装置の解説書、第６章に記載された技術が知られてい
る。
以下、この種従来技術を図面により説明する。
第３図は従来技術によるデータ処理装置のブロック図、
第４図は障害発生時の処理シーケンスを説明する図であ
る。第３図において、１はＣＰＵ、２はＳｖＰである。
第４図は障害発生時の処理シーケンスを説明する図であ
る。第３図において、１はＣＰＵ、２はＳｖＰである。
従来技術によるデータ処理装置は、命令処理を実行する
ＣＰＵＩと、該ＣＰＵＩのリセット、初期設定等を行う
５ＶＰ２とにより、第３図に示すように構成されている
。
ＣＰＵＩと、該ＣＰＵＩのリセット、初期設定等を行う
５ＶＰ２とにより、第３図に示すように構成されている
。
このような構成のデータ処理装置において、ＣＰＵ１に
障害が発生すると、第４図に示すように、ＣＰＵＩは、
その障害を検出して実行中の命令処理を中断し、５ＶＰ
２に対して障害発生を報告する。５ＶＰ２は、ＣＰＵＩ
の障害発生報告を受けると、ＣＰＵＩのデータをログア
ウトして障害を分析し、ＣＰＵＩにおける処理が再実行
可能か否かを調べる。５ＶＰ２は、障害分析の結果、Ｃ
ＰＵＩの処理が再実行可能であれば、ＣＰＵＩの再実行
のための初期設定を行い、ＣＰＵＩを再スタートさせ、
ＣＰＵ１の処理が再実行不可能であれば、ＣＰＵ １を
チェックストップ状態にするＣＰＵ停止処理を実行する
。ＣＰＵＩにおける処理が再実行不可能罷な障害には、
プログラムの実行状態を示すプログラムステータスワー
ド（ＰＳＷ）ハードウェアの障害のように、プログラム
実行に必要な情報を保持するハードウェアの障害や、障
害が固定的に発生し処理の再実行に失敗した場合等があ
る。
障害が発生すると、第４図に示すように、ＣＰＵＩは、
その障害を検出して実行中の命令処理を中断し、５ＶＰ
２に対して障害発生を報告する。５ＶＰ２は、ＣＰＵＩ
の障害発生報告を受けると、ＣＰＵＩのデータをログア
ウトして障害を分析し、ＣＰＵＩにおける処理が再実行
可能か否かを調べる。５ＶＰ２は、障害分析の結果、Ｃ
ＰＵＩの処理が再実行可能であれば、ＣＰＵＩの再実行
のための初期設定を行い、ＣＰＵＩを再スタートさせ、
ＣＰＵ１の処理が再実行不可能であれば、ＣＰＵ １を
チェックストップ状態にするＣＰＵ停止処理を実行する
。ＣＰＵＩにおける処理が再実行不可能罷な障害には、
プログラムの実行状態を示すプログラムステータスワー
ド（ＰＳＷ）ハードウェアの障害のように、プログラム
実行に必要な情報を保持するハードウェアの障害や、障
害が固定的に発生し処理の再実行に失敗した場合等があ
る。
前述のように、従来技術によるデータ処理装置は、ＣＰ
ＵＩに障害が発生し、それ以後の命令処理の続行が不可
能である場合には、ＣＰＵＩがチェックストップするも
のであった。
ＵＩに障害が発生し、それ以後の命令処理の続行が不可
能である場合には、ＣＰＵＩがチェックストップするも
のであった。
前記従来技術によるデータ処理装置は、前述したように
、データ処理装置の障害峠には、その発生箇所、時期に
より障害のりトライ、障害の割込みが不可能となって、
データ処理装置を停止せざるを得ない場合があるという
問題点があった。
、データ処理装置の障害峠には、その発生箇所、時期に
より障害のりトライ、障害の割込みが不可能となって、
データ処理装置を停止せざるを得ない場合があるという
問題点があった。
一方、ＣＰＵの障害処理のテストを行おうとする場合、
一般に、テスト用プログラムをＣＰＵに処理させること
で行うが、このプログラムでは、ＣＰＵ動作中にランダ
ムに障害を注入して、ＣＰＵが正しく障害処理が実行で
きるか否かをチェックしている。このため、前記従来技
術によるデータ処理装置で、この障害処理テストを行う
と、再実行不可能な障害が度々発生し、その都度テスト
用プログラムの処理が停止してしまう、、従って、前記
従来技術は、このような障害処理試験中のＣＰＵの停止
の都度、オペレータの介入により、ＣＰＵの再スタート
を行い、試験を継続する必要があり、そのための作業量
が大きいという問題点があった。
一般に、テスト用プログラムをＣＰＵに処理させること
で行うが、このプログラムでは、ＣＰＵ動作中にランダ
ムに障害を注入して、ＣＰＵが正しく障害処理が実行で
きるか否かをチェックしている。このため、前記従来技
術によるデータ処理装置で、この障害処理テストを行う
と、再実行不可能な障害が度々発生し、その都度テスト
用プログラムの処理が停止してしまう、、従って、前記
従来技術は、このような障害処理試験中のＣＰＵの停止
の都度、オペレータの介入により、ＣＰＵの再スタート
を行い、試験を継続する必要があり、そのための作業量
が大きいという問題点があった。
本発明の目的は、前述した従来技術の問題点を解決し、
入手の介入を不要として、自動的に障害試験を連続的に
長時間行うことを可能としたデータ処理装置を提供する
ことにある。
入手の介入を不要として、自動的に障害試験を連続的に
長時間行うことを可能としたデータ処理装置を提供する
ことにある。
本発明によれば、前記目的は、障害により停止したＣＰ
Ｕを自動的にリセットし、その後リスフート割込みを発
生するフリップ・フロップを設けることにより達成され
る。その際、障害試験を行うテストプログラムは、リス
タート割込みからテストの再開が可能なプログラム構造
としておく必要がある。
Ｕを自動的にリセットし、その後リスフート割込みを発
生するフリップ・フロップを設けることにより達成され
る。その際、障害試験を行うテストプログラムは、リス
タート割込みからテストの再開が可能なプログラム構造
としておく必要がある。
障害により停止したＣＰＵは、リセットされることによ
りその障害が排除されるが、記憶装置内には、プログラ
ム情報が保存されている。ＣＰＵのリセット後、リスタ
ートを指示するフリップ・フロップの指示に基づき、Ｃ
ＰＵは、リスタート割込により処理を再開する。試、験
用のテストプログラムは、リスタート割込みからテスト
の再開が可能な構造を持っており、本発明によるデータ
処理装置は、リスタートにより処理の続行を誤動作する
ことなく行うことが可能となる。
りその障害が排除されるが、記憶装置内には、プログラ
ム情報が保存されている。ＣＰＵのリセット後、リスタ
ートを指示するフリップ・フロップの指示に基づき、Ｃ
ＰＵは、リスタート割込により処理を再開する。試、験
用のテストプログラムは、リスタート割込みからテスト
の再開が可能な構造を持っており、本発明によるデータ
処理装置は、リスタートにより処理の続行を誤動作する
ことなく行うことが可能となる。
以ド、本発明によるデータ処理装置の一実施例を図面に
より詳細に説明する。
より詳細に説明する。
第１図は本発明の一実施例のデータ処理装置における障
害発生時の処理シーケンスを説明する図、第２図は本発
明の一実施例におけるＣＰＵと、ｓＶＰと、テストプロ
グラム（ＴＭＰ ）との関係を説明する図である。第２
図において、３はリスタート・オン・チェックストップ
（以下ＲＣＰという）フリップ・フロップ、４はテスト
プログラムであり、他の符号は第３図の場合と同一であ
る。
害発生時の処理シーケンスを説明する図、第２図は本発
明の一実施例におけるＣＰＵと、ｓＶＰと、テストプロ
グラム（ＴＭＰ ）との関係を説明する図である。第２
図において、３はリスタート・オン・チェックストップ
（以下ＲＣＰという）フリップ・フロップ、４はテスト
プログラムであり、他の符号は第３図の場合と同一であ
る。
本発明によるデータ処理装置は、従来技術の場合と同様
に、命令処理を実行するＣＰＵＩと、該ＣＰＵＩのリセ
ット、初期設定等を行う５ＶＰ２とにより構成され、さ
らに、第２図に示すようにＣＰＵＩ内にＲＣＰフリップ
・フロップ３を備えて構成されている。
に、命令処理を実行するＣＰＵＩと、該ＣＰＵＩのリセ
ット、初期設定等を行う５ＶＰ２とにより構成され、さ
らに、第２図に示すようにＣＰＵＩ内にＲＣＰフリップ
・フロップ３を備えて構成されている。
このような構成の本発明によるデータ処理装置にオイて
、障害試験用のテストプログラム（ＴＭＰ）４を実行す
る場合の処理シーケンスを以下第１図により説明する。
、障害試験用のテストプログラム（ＴＭＰ）４を実行す
る場合の処理シーケンスを以下第１図により説明する。
障害試験を行う際、ＣＰＵＩは、テストプログラム（Ｔ
ＭＰ）４の実行を開始することにより試験を開始する。
ＭＰ）４の実行を開始することにより試験を開始する。
このとき、テストプログラム（ＴＭＰ ）４は、テスト
開始に先立ってＲＣＰフリップ・７０ツブ３をセットし
ておく。このテストプログラム（ＴＭＰ ）内には、障
害を発生するプログラムが内蔵されているので、プログ
ラムの指示により障害が発生する。ＣＰＵＩは、前述し
た従来技術によるデータ処理装置の場合と同様に、この
障害を検出して命令処理を中断し、ＳＶＰ ２に対して
障害の報告を行う。５ＶＰ２は、やはり、従来技術の場
合と同様に、障害分析を行い、ＣＰＵＩの処理が再実行
可能か否かを調べ、ＣＰＵＩの再スタート処理あるいは
チェックストップ状態とする停止処理を実行する。
開始に先立ってＲＣＰフリップ・７０ツブ３をセットし
ておく。このテストプログラム（ＴＭＰ ）内には、障
害を発生するプログラムが内蔵されているので、プログ
ラムの指示により障害が発生する。ＣＰＵＩは、前述し
た従来技術によるデータ処理装置の場合と同様に、この
障害を検出して命令処理を中断し、ＳＶＰ ２に対して
障害の報告を行う。５ＶＰ２は、やはり、従来技術の場
合と同様に、障害分析を行い、ＣＰＵＩの処理が再実行
可能か否かを調べ、ＣＰＵＩの再スタート処理あるいは
チェックストップ状態とする停止処理を実行する。
本発明によるデータ処理装置は、前述のシーケンスで、
ＣＰＵＩの停止処理が行われた後、５ＶＰ２が、ＣＰＵ
Ｉ内に本発明により備えられたＲＣＰフリップ・フロッ
プ３の状態を参照することにより、ＣＰＵＩのリスター
ト可能としている。すなわち、５ＶＰ２は、ＣＰＵＩの
停止処理実行後、ＣＰＵＩ内のＲＣＰ ７１Ｊツブ・フ
ロップ３を参照し、このフリラグ・フロップ３がセット
されている場合には、ＣＰＵＩをリセットし、リスター
ト割込みを発生させる。これにより、ＣＰＵＩは、障害
がクリアされ、リスタート割込みによりテストプログラ
ム（ＴＭＰ）４を実行しテストを再開する。テストプロ
グラム（ＴＭＰ）４内に、リスタート割込みをカウント
する機能を持たせておけば、本発明によるデータ処理装
置は、ＣＰＵＩがチェックストップする障害が何度発生
したかも知ることができる。
ＣＰＵＩの停止処理が行われた後、５ＶＰ２が、ＣＰＵ
Ｉ内に本発明により備えられたＲＣＰフリップ・フロッ
プ３の状態を参照することにより、ＣＰＵＩのリスター
ト可能としている。すなわち、５ＶＰ２は、ＣＰＵＩの
停止処理実行後、ＣＰＵＩ内のＲＣＰ ７１Ｊツブ・フ
ロップ３を参照し、このフリラグ・フロップ３がセット
されている場合には、ＣＰＵＩをリセットし、リスター
ト割込みを発生させる。これにより、ＣＰＵＩは、障害
がクリアされ、リスタート割込みによりテストプログラ
ム（ＴＭＰ）４を実行しテストを再開する。テストプロ
グラム（ＴＭＰ）４内に、リスタート割込みをカウント
する機能を持たせておけば、本発明によるデータ処理装
置は、ＣＰＵＩがチェックストップする障害が何度発生
したかも知ることができる。
前述した実施例は、本発明によるデータ処理装置が障害
試験用のテストプログラムを実行するものとしたが、本
発明は、テスト用プログラムの実行時ばかりでなく、通
常のプログラムの実行時にも適用することができる。
試験用のテストプログラムを実行するものとしたが、本
発明は、テスト用プログラムの実行時ばかりでなく、通
常のプログラムの実行時にも適用することができる。
以、Ｉ：ａ明したように、本発明によれば、ＣＰＵの障
害試験等を人手を要することな〈実施できるので、−昼
夜、二昼夜に渡る長時間のテストプログラムの実行を自
動化することができる。
害試験等を人手を要することな〈実施できるので、−昼
夜、二昼夜に渡る長時間のテストプログラムの実行を自
動化することができる。
第１図は本発明の一実施例のデータ処理装置における障
害発生時の処理シーケンスを説明する図、第２図は本発
明の一実施例におけるＣＰＵと、ＳｖＰと、テストプロ
グラム（ＴＭＰ ）との関係を説明する図、第３図は従
来技術のデータ処理装置のブロック図、第４図は従来技
術における障害発生時の処理シーケンスを説明する図で
ある。 １・・・・・・ＣＰＵ、２・・・・・・ＳＶＰ、３・・
・・・・ＲＣＰフリップ・フロップ、４・・・・・・テ
ストプログラム（ＴＭＰ）。 第１図 ＣワＬＪ ＳＶＰ ■ 第２図
害発生時の処理シーケンスを説明する図、第２図は本発
明の一実施例におけるＣＰＵと、ＳｖＰと、テストプロ
グラム（ＴＭＰ ）との関係を説明する図、第３図は従
来技術のデータ処理装置のブロック図、第４図は従来技
術における障害発生時の処理シーケンスを説明する図で
ある。 １・・・・・・ＣＰＵ、２・・・・・・ＳＶＰ、３・・
・・・・ＲＣＰフリップ・フロップ、４・・・・・・テ
ストプログラム（ＴＭＰ）。 第１図 ＣワＬＪ ＳＶＰ ■ 第２図
Claims (1)
- １、障害を検出し、その障害の状態により、データ処理
動作を停止できるデータ処理装置において、該データ処
理装置内にデータ処理装置のリスタートを指示するフリ
ップ・フロップを備え、前記データ処理装置が障害とな
つて停止した場合、前記フリップ・フロップがセットさ
れていることを条件に、前記データ処理装置はリセット
され、リスタート割込みにより処理を再開することを特
徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089828A JPS63255742A (ja) | 1987-04-14 | 1987-04-14 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089828A JPS63255742A (ja) | 1987-04-14 | 1987-04-14 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63255742A true JPS63255742A (ja) | 1988-10-24 |
Family
ID=13981617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62089828A Pending JPS63255742A (ja) | 1987-04-14 | 1987-04-14 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63255742A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6502208B1 (en) | 1997-03-31 | 2002-12-31 | International Business Machines Corporation | Method and system for check stop error handling |
| JP2009020630A (ja) * | 2007-07-11 | 2009-01-29 | Fujitsu Ltd | コンピュータ装置の試験方法及び装置及びプログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6118686A (ja) * | 1984-07-04 | 1986-01-27 | 株式会社日立製作所 | エレベ−タ−制御装置 |
-
1987
- 1987-04-14 JP JP62089828A patent/JPS63255742A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6118686A (ja) * | 1984-07-04 | 1986-01-27 | 株式会社日立製作所 | エレベ−タ−制御装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6502208B1 (en) | 1997-03-31 | 2002-12-31 | International Business Machines Corporation | Method and system for check stop error handling |
| JP2009020630A (ja) * | 2007-07-11 | 2009-01-29 | Fujitsu Ltd | コンピュータ装置の試験方法及び装置及びプログラム |
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