JPH04260942A - ウォッチドッグタイマ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は中央処理装置（以下、Ｃ
ＰＵと称する）の動作の監視を行うウォッチドッグタイ
マに関するものである。

【０００２】

【従来の技術】第３図は、例えば、実開昭６０−８２３
４１号公報に示された従来のウォッチドッグタイマを示
すブロック図である。図において１はＣＰＵ、２、３は
タイマである。

【０００３】次にかかる装置を第４図に示したフローチ
ャートを参照して説明する。ＣＰＵ１の動作開始指令と
同時にタイマ２が起動され、ＣＰＵはこの間、通常処理
を行う。タイマ２のタイムアップ時間内に、ＣＰＵ１か
らタイマ２に対してリセット信号ＲＳＴ１が供給される
ときには、その信号ＲＳＴ１によりタイマ２がリセット
されるので、タイマ２はタイムアップすることはない（
ステップＳ２１及びＳ２２参照）。ところが、ＣＰＵ１
になんらかの異常が発生して、タイマ２がタイムアップ
した場合には、通常処理は中止され、タイムアップ信号
ＴＵＰ１がＣＰＵ１及びタイマ３にそれぞれ入力される
。その信号に基づき、ＣＰＵ１では、ＣＰＵ１が異常で
ある旨の信号ＡＬＭ１を出力し、タイマ３では起動を開
始する（ステップＳ２３及びＳ２４参照）。その後、Ｃ
ＰＵは異常処理に対する措置を行い、当該処理が完了し
た場合には、再びタイマ２を起動し、通常処理に戻るこ
とになる。ここで係る軽故障に対する異常処理としては
、例えば、軽故障発生のロギング、警報出力等が挙げら
れる。

【０００４】ついで、タイマ３のタイムアップ時間内に
ＣＰＵ１からタイマ３に対してリセット信号ＲＳＴ２が
供給されるときには、この信号ＲＳＴ２によりリセット
されたタイマ３はタイムアップしないので、ＣＰＵ１は
重故障でないと自己判断する（ステップＳ２５参照）。 他方、ＣＰＵ１が動作不能の場合には、ＣＰＵ１からタ
イマ３に対してリセット信号ＲＳＴ２が送出されず、タ
イマ３がタイムアップするので、タイマ３からＣＰＵ１
が異常である旨のタイムアップ信号ＴＵＰ２が出力され
る（ステップＳ２５及びＳ２６参照）。

【０００５】このようにステップＳ２３において、ＣＰ
Ｕ１が異常である旨の異常信号ＡＬＭ１のみが出力され
た場合には、ＣＰＵ１は動作可能となり壊れていないこ
とになるので、軽故障であると判断し、ステップＳ２６
において、ＣＰＵ１が異常である旨の異常信号ＴＵＰ２
が出力された場合には、ＣＰＵ１が動作不能になるので
、ＣＰＵ１の破壊等の重故障が発生したと判断する。 従って、ＣＰＵ１の異常の程度を判定し、異常後の処理
を適切に行う。

【０００６】しかしながら、このような従来装置では、
タイマ３がタイマ２のタイムアップ信号により初めて起
動されるためタイマ３自体の故障が通常状態でチェック
できないことやＣＰＵ１からのリセット信号がＲＳＴ１
、ＲＳＴ２の２系統必要で、ＲＳＴ２はタイマ２がタイ
ムアップした後初めて使用されるためＲＳＴ２側の故障
が通常状態でチェックできない等の問題があり、フェー
ルセーフ性を向上したいという要求がある。

【発明が解決しようとする課題】

【０００７】従来のウォッチドッグタイマは以上のよう
に構成されているため、通常処理はタイマ２の配下に、
異常処理はタイマ３の配下にあり、異常処理後、通常処
理にすぐに戻りにくいことや、異常処理と通常処理を同
時に実行できない等の問題がある。

【０００８】本発明は上記のような問題点を解決するた
めになされたもので異常処理を高機能に行うことができ
るようなウォッチドッグタイマを得ることを目的とする
。

【０００９】

【課題を解決するための手段】かかる目的を達成するた
めに本発明は、ＣＰＵにより起動され、かつ１つのリセ
ット信号によりリセットされる互いにタイムアップ時間
の異なる複数のタイマを備え、これら複数のタイマを同
時に動作させ、より短いタイムアップ時間を持つタイマ
のタイムアップ信号により軽故障と判断して異常処理を
行い、より長いタイムアップ時間を持つタイマのタイム
アップ信号により重故障とする。

【００１０】

【作用】本発明におけるタイマの並列（２重化）構成に
より、異常処理中に通常処理を並列に行うことができる
。

【００１１】

【実施例】実施例１． 以下、図を参照して本発明を詳細に説明する。第１図は
、本発明に係るウォッチドッグタイマの構成の一例を示
す。第１図においてタイマ２とタイマ３とをＣＰＵ１に
対して並列に接続する。ここで、タイマ２のタイムアッ
プ時間がタイマ３のタイムアップ時間よりも短いものと
する。

【００１２】次にかかる装置を第２図に示したフローチ
ャートを参照して説明する。ＣＰＵ１からタイマ２及び
タイマ３に対してリセット信号ＲＳＴ１が供給されると
きには、その信号ＲＳＴ１によりタイマ２及びタイマ３
がリセットされるので、タイマ２及びタイマ３はタイム
アップすることはない（ステップＳ４１及びＳ４２参照
）。ところがＣＰＵ１になんらかの異常が生じてタイマ
２及びタイマ３に対してリセット信号ＲＳＴ１が供給さ
れないときには、まずタイマ２がタイムアップし、タイ
ムアップ信号ＴＵＰ１がＣＰＵ１に入力される。このと
きタイマ３はカウントを継続中である。タイムアップ信
号ＴＵＰ１によりＣＰＵ１は、軽故障であると判断し、
異常処理を行う。また、ＣＰＵ１が異常である旨の信号
ＡＬＭ１を出力する（ステップＳ４３及びＳ４４参照）
。この異常処理中又は異常処理終了後にリセット信号Ｒ
ＳＴ１がＣＰＵ１からタイマ３に供給されるときには、
タイマ３はタイムアップせず、重故障ではなく軽故障に
対する異常処理のみ実行され、通常動作に戻る（ステッ
プＳ４５参照）。

【００１３】他方、ＣＰＵ１が動作不能の場合には、リ
セット信号ＲＳＴ１がＣＰＵ１からタイマ３に供給され
ないため、タイマ３がタイムアップし、タイムアップ信
号ＴＵＰ２が出力される（ステップＳ４５及びＳ４６参
照）。

【００１４】このようにＣＰＵ１が異常である旨の異常
信号ＡＬＭ１のみが出力された場合には、ＣＰＵ１は動
作可能であり、軽故障であると判断でき、タイムアップ
信号ＴＵＰ２が出力された場合には、ＣＰＵ１が動作不
能であり、重故障であると判断できる。

【００１５】また、軽故障に対する異常処理及び通常処
理とも同じリセット信号ＲＳＴ１を出力すればよいため
、異常処理と通常処理を並列に実行することが可能であ
る。このことにより、ワークエリアの処理履歴から処理
途中のもののみを再処理する等の軽故障に対する最小限
の異常処理を実行しながら、プライオリティの高い通常
処理をＨ／Ｗ割り込みで行うことも可能となる。

【００１６】

【発明の効果】以上のように、この発明によれば、ＣＰ
Ｕにより起動され、かつ１つのリセット信号によりリセ
ットされる互いにタイムアップ時間の異なる複数のタイ
マを並列に構成し、これら複数のタイマを同時に動作さ
せることにより、異常処理中に通常処理を並列に行うこ
とができる等、異常処理の高機能化を図ることができる
効果が得られる。

【図面の簡単な説明】

【図１】本発明に係る装置の構成例を示すブロック図で
ある。

【図２】第１図に示す装置の動作の一例を示すフローチ
ャートである。

【図３】従来装置の構成例を示すブロック図である。

【図４】第３図に示す装置の動作の一例を示すフローチ
ャートである。

【符号の説明】

１　　ＣＰＵ ２　　タイマ ３　　タイマ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　中央処理装置により起動され、かつ同
   一のリセット信号によりリセットされるタイムアップ時
   間が各々異なる複数のタイマを備え、前記中央処理装置
   が動作可能なときは前記複数のタイマに前記リセット信
   号を出力し、前記複数のタイマのタイムアップ信号によ
   り、前記中央処理装置の異常状態を識別するようにした
   ことを特徴とするウォッチドッグタイマ。