JPH04127206A

JPH04127206A - 制御装置の異常監視装置

Info

Publication number: JPH04127206A
Application number: JP2247168A
Authority: JP
Inventors: Kenji Shigihara; 研二鴫原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-09-19
Filing date: 1990-09-19
Publication date: 1992-04-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は制御装置の動作状態を監視して、異常発生を検
出する異常監視制御装置に関する。

（従来の技術）制御装置の動作状態を監視して、異常発生を検出する異
常監視装置はシステム制御の円滑な運行にとって不可欠
なものである。

第２図にこの種の異常監視装置の従来例を示す。

図示するように警報出力装置１は出力レジスタ２及び警
報出力部３により構成される。異常監視装置は、その警
報出力部Ｗ１に制御装置（以下、ＣＰＵという）４．Ｉ
１０コントローラ５、周辺装置コントローラ６その他図
示しない制御装置が共通バス７により接続されたシステ
ム構成となっている。

このシステム構成において、制御装置の異常検出は、シ
ステム全体を制御するメインのＣＰＵ４から工／○コン
トローラ５、周辺装置コントローラ６に対してデータを
読出すときに行っていた。

また、他の方法としてはメインのＣＰＵ４から一定の周
期でエラーチエツクする方法もとられていた。そして、
エラーを検出したとき、警報出力装置１の出力レジスタ
２に共通バス７を介してメモリすると共に、警報出力部
３から外部に警報出力していた。

（発明が解決しようとする課題）しかしながら、上記した異常監視装置には次の問題があ
る。即ち、メインのＣＰＵ４が故障した場合や共通バス
７が異常となった場合にはエラー検出ができない。

このような場合、正常な動作をしている他の制御装置に
おいてはシステムのいずれに故障が発生したのか全く分
からないため故障時に対応ができないという問題がある
。

また、システム全体が正常な動作をしている場合でもメ
インのＣＰＵ４がＩ１０コントローラ５゜周辺装置コン
トローラ６に対してデータの読出しと併せてエラーチエ
ツクを行っていたのでは、異常検出がデータの読出しの
ときまでされないことから、長い時間異常状態が放置さ
れる事態も生じる。

この対策として一定の周期でメインのＣＰＵ４からエラ
ーチエツクをする方法も考えられる。しかし、この方法
ではエラーチエツクの対象となる制御装置が多い場合に
メインのＣＰＵ４の処理負荷が増大し、さらに共通バス
７の使用率が大きくなって、本来のシステムの制御に支
障が生じるという問題がある。

そこで、本発明はかかる問題を解決し、システム側の共
通バスに接続された全ての制御装置を監視し、早期に異
常の発生を検出して確実に異常状態を把握できる異常監
視装置を提供することを目的とする。

［発明の構成］（課題を解決するための手段）上記の目的を達成するため本発明では、異常監視部には
制御装置に対応させてそれぞれタイマを設け、この各タ
イマが所定期間内にリセット信号を入力されたときタイ
マを一旦リセットしてスタートさせる。一方、この各タ
イマが所定期間内にリセット信号を入力されないときタ
イムオーバー信号を出力させる。この各タイマのタイム
オーバー信号が出力されているか否かの状況をエラーレ
ジスタにメモリする。また、各タイマのタイムオーバー
信号の出力に応じて警報出力部から警報信号を出力する
ようにしたものである。一方、各制御装置には前記した
所定期間内に一定周期でエラーレジスタの内容を読出し
、同時に対応するタイマにリセット信号を出力する手段
を設けるようにしたものである。

（作用）上記の構成によって、タイマの設定時間内に対応する制
御装置がエラーレジスタに対して読出ししないとき、タ
イムオーバー信号を出力して対応する制御装置が故障し
たことを検出することができる。

（実施例）本発明の一実施例による制御装置の異常監視装置のシス
テム構成ブロック図を第１図に示す。

図中、第２図と同一符号は同−又は相当部分を示し、異
常監視部８はタイマ９（１）〜タイマ９（ｎ）、エラー
レジスタ１０、デコーダ１１、警報出力部１２より構成
されている。さらに、異常監視部８には共通バス７を介
してシステム側のｃＰＵ（ａ）１３、ＣＰＵ（ｂ）１４
、周辺装置コントローラ６、さらに図示省略する各種制
御装置が接続されている。

ここで、タイマ９はシステム側の制御装置６゜１３．１
４に対応してそれぞれ設けられている。

即ち、システム側の制御装置が３台であれば３台のタイ
マ９（１）〜９（３）が設けられる。

これらのタイマ９は、リセット信号ＣＬの入力により一
旦リセットされると共に、再びタイマスタートし、設定
時間内にリセット信号ＣＬの入力がないときはタイムオ
ーバー信号Ｔを出力する。

エラーレジスタ１０は上記タイムオーバー信号Ｔを対応
するエリアに一時メモリする。そして、システム側の制
御装置６．１３．１４がエラーレジスタ１０の内容の読
出しを行ったとき、エラーレジスタ１０のデータは読出
しを行った制御装置６．１３．１４に取り込まれる。

デコーダ１１は制御装置６．１３．１４から上記エラー
レジスタ１０の読出しを行なったときに対応するタイマ
９を選択してタイマ９にリセット信号ＣＬを入力する。

警報出力部１２は上記タイムオーバー信号Ｔを入力して
外部に警報を出力するにこで、システム側の制御装置６．１３．１４は相互に連
係し合って一定の周期で順次エラーレジスタ１０の読出
しを行なっており、その周期は対応するタイマ９の設定
時間内となるように設定されている。したがって、異常
監視部８では、制御装Ｗ６、】３．１４が一定の周期で
順次エラーレジスタ１０の内容の読出しを行なっている
限りタイムオーバー信号は出力されない。

次に、本制御装置の異常監視装置についてその作用を説
明する。まず、ＣＰＵ（ａ）１３について対応するタイ
マ９（１）の動作を説明すると、ＣＰＵ（ａ）１３はエ
ラーレジスタ］０の読出しを行い。

エラーレジスタ１ｏからデータを取り込む。これと共に
、デコーダ１１はＣＰＵ（ａ）１３からの信号をデコー
ドして、これを対応するタイマ９（１）にリセット信号
ＣＬ　（１）として入力する。これにより、タイマ９（
１）は−旦リセットされたのち、再スタートする。従っ
て、このときタイマ９（１）はタイムオーバー信号Ｔ（
１）をＬレベルとしてエラーレジスタ１０及び警報出力
部１２に出力する。

これにより、エラーレジスタ１０にＬレベルがメモリさ
れ、警報出力部１２は不動作状態を保つ。

このタイマ動作はＣＰＵ（ａ）１３が正常で一定の周期
でタイマ９（１）の設定時間内にエラーレジスタ１０の
読出しを行っている限り繰り返し行われる。

一方、ＣＰＵ（ａ）１３に故障が発生してＣＰＵ（ａ）
１３が一定の周期で順次タイマ９（１）の設定時間内に
エラーレジスタ１０の読出しができないとき、タイマ９
（１）は設定時間内にリセット信号ＣＬ（１）が入力さ
れない。

このため、タイマ９（１）がタイムオーバーとなり、タ
イムオーバー信号Ｔ（１）がＨレベルとなる。

この結果、エラーレジスタ１０にＨレベルがメモリされ
る。さらに、警報出力部１２がＨレベル信号を入力して
動作し外部に対して警報を呂カする。

上記したタイマ動作は他の制御装置６．１４においても
同様である。即ち、他の制御装置６．１４が対応するタ
イマ９の設定時間内にエラーレジスタ１０の内容の読出
しをしたときは対応するタイムオーバー信号ＴはＬレベ
ルで、これがエラーレジスタ１０にメモリされる。制御
装置６．１４のいずれかがタイマ９の設定時間内にエラ
ーレジスタ１０の内容の読出しをしないときは対応する
タイムオーバー信号ＴはＨレベルとなりエラーレジスタ
１０にメモリされる。さらに、警報出力部１２がＨレベ
ル信号を入力して外部に対して警報を出力する。

このようにして、制御装置６．１３．１４において故障
が発生すれば、エラーレジスタ１ｏの内容の読出しがで
きないことから、異常監視部８に備えたタイマにより対
応する制御装Ｗ６．１３．１４が故障したことが検出で
きる。また、共通バス７に異常が発生した場合もタイマ
９が設定時間内に読出しされない。

このため、タイムオーバー信号ＴはＨレベルとなり警報
出力部１２から警報が出力される。なお、エラーレジス
タ１０には常時一定周期で繰返し制御装置ｆ６．１３．
１４に対応してＨレベルまたはＬレベルのデータがメモ
リされるから他の制御装置からの読出しにより制御装置
全体の故障状況を監視することができる。

［発明の効果〕以上説明したように本発明によれば、制御装置がエラー
レジスタの読出しを行なったときタイマをリセットさせ
る機能を有する異常監視装置をシステムに備えたため、
より確実に異常を検出することができる。また、異常監
視部のエラーレジスタを読出しすれば、共通バスを含め
て全ての制御装置の動作状況を把握できるという効果が
得られる。さらに、本発明により制御装置の内部処理時
間が大幅に短縮される。

【図面の簡単な説明】

第１図は本発明の一実施例を示す制御装置の異常監視装
置のシステム構成図、第２図は従来例を示す制御装置の
異常監視装置のシステム構成図である。６・周辺装置コントローラ、７・・共通バス、８・・・
異常監視部、９（１）〜９（ｎ）・・・タイマ９（］）
〜タイマ９（ｎ）、１ｏ・・・エラーレジスタ、１１・
・・デコーダ、１２・・・警報高力部、１３・・・ＣＰ
Ｕ（ａ）、］８４・・・ＣＰＵ（ｂ）。代理人　弁理士　　則　近　　憲　佑第図

Claims

【特許請求の範囲】　共通バスに接続される複数の制御装置と、前記共通バ
スに接続される異常監視部とにより異常監視システムを
構成する制御装置の異常監視装置において、前記異常監視部は、所定期間内にリセット信号が入力さ
れた場合はタイマ動作を一旦リセットして再スタートす
る一方所定期間内にリセット信号が入力されない場合は
タイムオーバー信号を出力する前記各制御装置に対応し
て設けられた各タイマと、これら各タイマがタイムオー
バー信号を出力しているか否かそれらの状態を記憶する
エラーレジスタと、前記タイムオーバー信号に応じて警
報信号を出力する警報出力部とを備える一方、前記各制
御装置は、前記所定期間内の一定周期毎に前記エラーレ
ジスタの内容を読出すと共に対応する前記タイマにリセ
ット信号を出力する手段を備えることを特徴とする制御
装置の異常監視装置。