JPH06161828A - プロセッサ状態監視部 - Google Patents
プロセッサ状態監視部Info
- Publication number
- JPH06161828A JPH06161828A JP4307449A JP30744992A JPH06161828A JP H06161828 A JPH06161828 A JP H06161828A JP 4307449 A JP4307449 A JP 4307449A JP 30744992 A JP30744992 A JP 30744992A JP H06161828 A JPH06161828 A JP H06161828A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- signal
- input
- bit
- transmission line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000012544 monitoring process Methods 0.000 claims abstract description 26
- 230000005540 biological transmission Effects 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 9
- 230000005856 abnormality Effects 0.000 claims abstract description 6
- 238000001514 detection method Methods 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 8
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 伝送路より入力するＨＤＬＣの信号のデータ
を用い処理をするプロセッサの状態を監視するプロセッ
サ状態監視部に関し、回路規模が小さくてプロセッサの
状態監視が可能なプロセッサ状態監視部の提供を目的と
する。 【構成】 伝送路より入力するＨＤＬＣの信号のデータ
を用い処理をするプロセッサ１の状態を、信号が入力す
ると割込み信号をプロセッサ１に入力し、プロセッサ１
にて、アクセス後所定の時間経つとタイムアウトになり
異常を表示させるＷＤＴ３をアクセスさせる割込み制御
部２を用い監視するプロセッサ状態監視部において、伝
送路より入力するＨＤＬＣの信号の受信点に、入力する
ＨＤＬＣの信号よりビット０を検出すると信号を割込み
制御部２に送るビット０検出部４を備えた構成とする。
を用い処理をするプロセッサの状態を監視するプロセッ
サ状態監視部に関し、回路規模が小さくてプロセッサの
状態監視が可能なプロセッサ状態監視部の提供を目的と
する。 【構成】 伝送路より入力するＨＤＬＣの信号のデータ
を用い処理をするプロセッサ１の状態を、信号が入力す
ると割込み信号をプロセッサ１に入力し、プロセッサ１
にて、アクセス後所定の時間経つとタイムアウトになり
異常を表示させるＷＤＴ３をアクセスさせる割込み制御
部２を用い監視するプロセッサ状態監視部において、伝
送路より入力するＨＤＬＣの信号の受信点に、入力する
ＨＤＬＣの信号よりビット０を検出すると信号を割込み
制御部２に送るビット０検出部４を備えた構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、伝送路より入力するハ
イレベル手順の信号のデータを用い処理をするプロセッ
サの状態を監視するプロセッサ状態監視部の改良に関す
る。
イレベル手順の信号のデータを用い処理をするプロセッ
サの状態を監視するプロセッサ状態監視部の改良に関す
る。
【０００２】
【従来の技術】図３は従来例のプロセッサ状態監視部を
主体とした受信装置のブロック図及び伝送路よりの信号
を示す図である。
主体とした受信装置のブロック図及び伝送路よりの信号
を示す図である。
【０００３】伝送路より受信するハイレベル手順（以下
ＨＤＬＣと称す）の信号は、図３（Ｂ）に示す如く、一
般的に“０１１１１１１０”のフラグパターンを挿入す
るフラグシーケンス領域（Ｆ），自装置及び相手装置の
アドレスを挿入するアドレス領域（Ａ），コマンド又は
応答等の制御信号を挿入する制御領域（Ｃ），データ領
域，フレームチェックシーケンス領域（ＦＣＳ）よりな
り、データはフラグパターンと同じデータとならないよ
うに５連続ビット１の次にはビット０を挿入するように
なっている。
ＨＤＬＣと称す）の信号は、図３（Ｂ）に示す如く、一
般的に“０１１１１１１０”のフラグパターンを挿入す
るフラグシーケンス領域（Ｆ），自装置及び相手装置の
アドレスを挿入するアドレス領域（Ａ），コマンド又は
応答等の制御信号を挿入する制御領域（Ｃ），データ領
域，フレームチェックシーケンス領域（ＦＣＳ）よりな
り、データはフラグパターンと同じデータとならないよ
うに５連続ビット１の次にはビット０を挿入するように
なっている。
【０００４】伝送路にＨＤＬＣの信号を送らない時は、
図３（Ｂ）に示す如く、上記フラグパターン又はオール
１の信号（５連続ビット１の次にはビット０を挿入し
た）を送信するようにしている。
図３（Ｂ）に示す如く、上記フラグパターン又はオール
１の信号（５連続ビット１の次にはビット０を挿入し
た）を送信するようにしている。
【０００５】伝送路より上記の信号が伝送路インタフェ
ース部７を介してＨＤＬＣ終端部６に入力すると、ＨＤ
ＬＣ終端部６ではフラグパターンにて同期をとり、自装
置向けであれば、フレームチェックシーケンスにてフレ
ームのチェックを行い、コマンド又は応答等の制御信号
及びデータをメモリ５に書き込む。
ース部７を介してＨＤＬＣ終端部６に入力すると、ＨＤ
ＬＣ終端部６ではフラグパターンにて同期をとり、自装
置向けであれば、フレームチェックシーケンスにてフレ
ームのチェックを行い、コマンド又は応答等の制御信号
及びデータをメモリ５に書き込む。
【０００６】するとプロセッサ１は、これを読出し処理
を行う。プロセッサ１の状態を監視するプロセッサ状態
監視部１０’の、ウオッチドグタイマ（以下ＷＤＴと称
す）３は、アクセスされてから７ビットの時間経つとタ
イムアウトになり、Ｌレベルの信号をプロセッサ１及び
発光素子８に送り、プロセッサ１の動作を中止し発光素
子８を点灯しプロセッサの異常を知らせるようになって
いる。
を行う。プロセッサ１の状態を監視するプロセッサ状態
監視部１０’の、ウオッチドグタイマ（以下ＷＤＴと称
す）３は、アクセスされてから７ビットの時間経つとタ
イムアウトになり、Ｌレベルの信号をプロセッサ１及び
発光素子８に送り、プロセッサ１の動作を中止し発光素
子８を点灯しプロセッサの異常を知らせるようになって
いる。
【０００７】又プロセッサ状態監視部１０’の、プログ
ラマブルインタラプトタイマ９は７ビットの時間以下の
間隔の周期で信号を割込み制御部２に送り、割込み制御
部２では信号が入力すると割込み信号をプロセッサ１に
送り、プロセッサ１ではＷＤＴ３をアクセスするように
なっている。
ラマブルインタラプトタイマ９は７ビットの時間以下の
間隔の周期で信号を割込み制御部２に送り、割込み制御
部２では信号が入力すると割込み信号をプロセッサ１に
送り、プロセッサ１ではＷＤＴ３をアクセスするように
なっている。
【０００８】従って、プロセッサ１が正常なら、ＷＤＴ
３はタイムオーバになることはなく発光素子８は点灯し
ないが、プロセッサ１が異常になると、割込み信号が入
力してもＷＤＴ３をアクセスしないので、ＷＤＴ３はタ
イムアウトになり、Ｌレベルの信号をプロセッサ１及び
発光素子８に送り、プロセッサ１の動作を中止し発光素
子８を点灯しプロセッサの異常を知らせる。
３はタイムオーバになることはなく発光素子８は点灯し
ないが、プロセッサ１が異常になると、割込み信号が入
力してもＷＤＴ３をアクセスしないので、ＷＤＴ３はタ
イムアウトになり、Ｌレベルの信号をプロセッサ１及び
発光素子８に送り、プロセッサ１の動作を中止し発光素
子８を点灯しプロセッサの異常を知らせる。
【０００９】
【発明が解決しようとする課題】しかしながら、プロセ
ッサの状態を監視するのに、回路規模の大きいプログラ
マブルインタラプトタイマ９を用いているので、プロセ
ッサ状態監視部の回路規模が大きくなる問題点がある。
ッサの状態を監視するのに、回路規模の大きいプログラ
マブルインタラプトタイマ９を用いているので、プロセ
ッサ状態監視部の回路規模が大きくなる問題点がある。
【００１０】本発明は、回路規模が小さくてプロセッサ
の状態監視が可能なプロセッサ状態監視部の提供を目的
としている。
の状態監視が可能なプロセッサ状態監視部の提供を目的
としている。
【００１１】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、伝送路より入力するＨ
ＤＬＣの信号のデータを用い処理をするプロセッサ１の
状態を、信号が入力すると割込み信号を該プロセッサ１
に入力し、該プロセッサ１にて、アクセス後所定の時間
経つとタイムアウトになり異常を表示させるＷＤＴ３を
アクセスさせる割込み制御部２を用い監視するプロセッ
サ状態監視部において、伝送路より入力するＨＤＬＣの
信号の受信点に、入力するＨＤＬＣの信号よりビット０
を検出すると信号を該割込み制御部２に送るビット０検
出部４を備えた構成とする。
ック図である。図１に示す如く、伝送路より入力するＨ
ＤＬＣの信号のデータを用い処理をするプロセッサ１の
状態を、信号が入力すると割込み信号を該プロセッサ１
に入力し、該プロセッサ１にて、アクセス後所定の時間
経つとタイムアウトになり異常を表示させるＷＤＴ３を
アクセスさせる割込み制御部２を用い監視するプロセッ
サ状態監視部において、伝送路より入力するＨＤＬＣの
信号の受信点に、入力するＨＤＬＣの信号よりビット０
を検出すると信号を該割込み制御部２に送るビット０検
出部４を備えた構成とする。
【００１２】
【作用】本発明によれば、送られてくる、“０１１１１
１１０”のフラグパターンで、５連続ビット１の次はビ
ット０となっているＨＤＬＣの信号より、ビット０検出
部４にてビット０を検出すると、割込み制御部２に信号
を送り、割込み制御部２よりは割込み信号をプロセッサ
１に入力し、プロセッサ１にてＷＤＴ３をアクセスさせ
る。
１１０”のフラグパターンで、５連続ビット１の次はビ
ット０となっているＨＤＬＣの信号より、ビット０検出
部４にてビット０を検出すると、割込み制御部２に信号
を送り、割込み制御部２よりは割込み信号をプロセッサ
１に入力し、プロセッサ１にてＷＤＴ３をアクセスさせ
る。
【００１３】ＷＤＴ３のタイムアウトになる時間を、ア
クセス後７ビット分としておけば、ビット０を検出する
間隔は７ビット分以下であるので、プロセッサ１が正常
ならＷＤＴ３はタイムアウトになることはなく、プロセ
ッサ１が異常になると、割込み信号が入力してもＷＤＴ
３をアクセスしないので、ＷＤＴ３はタイムアウトにな
りプロセッサの異常を表示させる。従って、プロセッサ
の状態を監視することが出来る。
クセス後７ビット分としておけば、ビット０を検出する
間隔は７ビット分以下であるので、プロセッサ１が正常
ならＷＤＴ３はタイムアウトになることはなく、プロセ
ッサ１が異常になると、割込み信号が入力してもＷＤＴ
３をアクセスしないので、ＷＤＴ３はタイムアウトにな
りプロセッサの異常を表示させる。従って、プロセッサ
の状態を監視することが出来る。
【００１４】ビット０検出部４は、プログラマブルイン
タラプトタイマに比し回路規模が遙かに小さくて実現出
来るので、回路規模が小さくてプロセッサの状態監視が
可能なプロセッサ状態監視部が実現出来る。
タラプトタイマに比し回路規模が遙かに小さくて実現出
来るので、回路規模が小さくてプロセッサの状態監視が
可能なプロセッサ状態監視部が実現出来る。
【００１５】
【実施例】図２は本発明の実施例のプロセッサ状態監視
部を主体とした受信装置のブロック図である。
部を主体とした受信装置のブロック図である。
【００１６】図２で、図３の従来例と異なる点は、プロ
セッサ状態監視部１０内に、プログラマブルインタラプ
トタイマ９の代わりに、ＨＤＬＣの受信信号のビット０
を１レベルに変換し割込み制御部２に入力するノット回
路４を用いた点であるので、この異なる点を中心に以下
説明する。
セッサ状態監視部１０内に、プログラマブルインタラプ
トタイマ９の代わりに、ＨＤＬＣの受信信号のビット０
を１レベルに変換し割込み制御部２に入力するノット回
路４を用いた点であるので、この異なる点を中心に以下
説明する。
【００１７】図２にて伝送路より送られてくるＨＤＬＣ
の信号は、従来例と同じく、図３（Ｂ）に示す如き、フ
ラグパターンは“０１１１１１１０”で、５連続ビット
１の次はビット０となっており、ＨＤＬＣの信号を送ら
ない時は、上記フラグパターン又はオール１の信号（５
連続ビット１の次にはビット０を挿入した）が送信され
てくるようになっている。
の信号は、従来例と同じく、図３（Ｂ）に示す如き、フ
ラグパターンは“０１１１１１１０”で、５連続ビット
１の次はビット０となっており、ＨＤＬＣの信号を送ら
ない時は、上記フラグパターン又はオール１の信号（５
連続ビット１の次にはビット０を挿入した）が送信され
てくるようになっている。
【００１８】ＷＤＴ３の、アクセスされてからタイムア
ウトになる時間は従来例と同じく、図２（Ａ）に示す如
く７ビット分となっている。上記の伝送路より送られて
くる信号でビット０の発生する間隔は７ビット分以下で
ＷＤＴ３のタイムアウトになる時間より短い。
ウトになる時間は従来例と同じく、図２（Ａ）に示す如
く７ビット分となっている。上記の伝送路より送られて
くる信号でビット０の発生する間隔は７ビット分以下で
ＷＤＴ３のタイムアウトになる時間より短い。
【００１９】そこで、図２では、伝送路より送られてく
る図３（Ｂ）に示す如き信号を、伝送路インタフェース
部７を介して受信し、一部はＨＤＬＣ終端部６に入力
し、一部はノット回路４に入力するようになっている。
る図３（Ｂ）に示す如き信号を、伝送路インタフェース
部７を介して受信し、一部はＨＤＬＣ終端部６に入力
し、一部はノット回路４に入力するようになっている。
【００２０】ノット回路４では、ＷＤＴ３のタイムアウ
トになる時間より短い間隔で発生する受信信号中のビッ
ト０を１レベルとして割込み制御部２に送り、割込み信
号をプロセッサ１に送らせ、プロセッサ１にてＷＤＴ３
をアクセスさせる。
トになる時間より短い間隔で発生する受信信号中のビッ
ト０を１レベルとして割込み制御部２に送り、割込み信
号をプロセッサ１に送らせ、プロセッサ１にてＷＤＴ３
をアクセスさせる。
【００２１】従って、プロセッサ１が正常なら、ＷＤＴ
３はタイムアウトになることはなく発光素子８は点灯す
ることはない。プロセッサ１が異常になると、割込み信
号が入力してもＷＤＴ３をアクセスしないので、ＷＤＴ
３はタイムアウトになり、Ｌレベルをプロセッサ１及び
発光素子８に送り、プロセッサ１の動作を中止し発光素
子８を点灯しプロセッサの異常を知らせる。
３はタイムアウトになることはなく発光素子８は点灯す
ることはない。プロセッサ１が異常になると、割込み信
号が入力してもＷＤＴ３をアクセスしないので、ＷＤＴ
３はタイムアウトになり、Ｌレベルをプロセッサ１及び
発光素子８に送り、プロセッサ１の動作を中止し発光素
子８を点灯しプロセッサの異常を知らせる。
【００２２】即ち、プロセッサ状態監視部１０は、プロ
グラマブルインタラプトタイマ９の代わりに、ノット回
路４を用いて構成出来るので、回路規模は遙かに小さく
なる。
グラマブルインタラプトタイマ９の代わりに、ノット回
路４を用いて構成出来るので、回路規模は遙かに小さく
なる。
【００２３】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、回路規模が小さくてプロセッサの状態を監視するプ
ロセッサ状態監視部が得られる効果がある。
ば、回路規模が小さくてプロセッサの状態を監視するプ
ロセッサ状態監視部が得られる効果がある。
【図１】は本発明の原理ブロック図、
【図２】は本発明の実施例のプロセッサ状態監視部を主
体とした受信装置のブロック図、
体とした受信装置のブロック図、
【図３】は従来例のプロセッサ状態監視部を主体とした
受信装置のブロック図及び伝送路よりの信号を示す図で
ある。
受信装置のブロック図及び伝送路よりの信号を示す図で
ある。
１はプロセッサ、 ２は割込み制御部、 ３はウオッチドグタイマ、 ４はビット０検出部，ノット回路、 ５はメモリ、 ６はＨＤＬＣ終端部、 ７は伝送路インタフェース部、 ８は発光素子、 ９はプログラマブルインタラプトタイマ、 １０，１０’はプロセッサ状態監視部を示す。
Claims (1)
- 【請求項１】 伝送路より入力するハイレベル手順の信
号のデータを用い処理をするプロセッサ（１）の状態
を、信号が入力すると割込み信号を該プロセッサ（１）
に入力し、該プロセッサ（１）にて、アクセス後所定の
時間経つとタイムアウトになり異常を表示させるウオッ
チドグタイマ（３）をアクセスさせる割込み制御部
（２）を用い監視するプロセッサ状態監視部において、
伝送路より入力するハイレベル手順の信号の受信点に、
入力するハイレベル手順の信号よりビット０を検出する
と信号を該割込み制御部（２）に送るビット０検出部
（４）を備えたことを特徴とするプロセッサ状態監視
部。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4307449A JPH06161828A (ja) | 1992-11-18 | 1992-11-18 | プロセッサ状態監視部 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4307449A JPH06161828A (ja) | 1992-11-18 | 1992-11-18 | プロセッサ状態監視部 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06161828A true JPH06161828A (ja) | 1994-06-10 |
Family
ID=17969199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4307449A Withdrawn JPH06161828A (ja) | 1992-11-18 | 1992-11-18 | プロセッサ状態監視部 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06161828A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100736647B1 (ko) * | 2005-06-30 | 2007-07-09 | 후지쯔 가부시끼가이샤 | Ｒａｉｄ 장치, 통신 접속 감시 방법 및 프로그램 기록매체 |
-
1992
- 1992-11-18 JP JP4307449A patent/JPH06161828A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100736647B1 (ko) * | 2005-06-30 | 2007-07-09 | 후지쯔 가부시끼가이샤 | Ｒａｉｄ 장치, 통신 접속 감시 방법 및 프로그램 기록매체 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20210263869A1 (en) | Interrupt monitoring systems and methods for failure detection for a semiconductor device | |
| JPH06161828A (ja) | プロセッサ状態監視部 | |
| CN1108595C (zh) | 警报信号处理的装置和方法 | |
| JPH043282A (ja) | Ｉｃカード | |
| TWI390398B (zh) | 電腦運行狀態偵測及處理方法和系統 | |
| JPH0358217B2 (ja) | ||
| JP2002278800A (ja) | 監視装置およびその方法 | |
| JP3757407B2 (ja) | 制御装置 | |
| JPH1196488A (ja) | 断線監視システム及び断線監視方法 | |
| JPH0293970A (ja) | マルチプロセサシステム | |
| KR930007469B1 (ko) | 프로세서 정합 운용시 장애진단 및 복구방법 | |
| JPH0950305A (ja) | プログラマブルコントローラおよびその故障検出方法 | |
| KR980013096A (ko) | 비동기전달모드 교환 시스템 경보취합장치의 시험방법 | |
| JPH033043A (ja) | 半導体装置 | |
| JPH06268708A (ja) | 資源監視装置 | |
| JP2004180096A (ja) | 情報処理装置および装置異常検出方法 | |
| JPS62111341A (ja) | オ−バラン制御方式 | |
| JPH0324601A (ja) | 制御方法 | |
| JPH04273541A (ja) | ソフトウェアの監視方法 | |
| JPS5990442A (ja) | 通信制御装置 | |
| JPH01152549A (ja) | 障害処理方式 | |
| JP2003263343A (ja) | 組込み監視システム | |
| JPH06334653A (ja) | 出力メッセージ制御回路 | |
| JPH02263205A (ja) | プログラマブル・コントローラのリモートｉ／ｏ装置 | |
| KR930001793B1 (en) | Main-c.p.u. watching apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |