JPH0271357A - プロセッサ回路 - Google Patents
プロセッサ回路Info
- Publication number
- JPH0271357A JPH0271357A JP22408288A JP22408288A JPH0271357A JP H0271357 A JPH0271357 A JP H0271357A JP 22408288 A JP22408288 A JP 22408288A JP 22408288 A JP22408288 A JP 22408288A JP H0271357 A JPH0271357 A JP H0271357A
- Authority
- JP
- Japan
- Prior art keywords
- user program
- processor
- system bus
- counter
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005856 abnormality Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は数値制御装置などの制御装置で使用されるプロ
セッサ回路に関し、特にシステムバスをアクセスする機
能を改良したプロセッサ回路に関する。
セッサ回路に関し、特にシステムバスをアクセスする機
能を改良したプロセッサ回路に関する。
［従来の技術］
数値制御装置、ロボット制御装置等の制御装置では、多
数のプロセッサでシステムハスを共有するマルチ・プロ
セッサシステムが一般的になっている。各プロセッサは
プロセッサボードに搭載され、プロセッサボードは基本
的には自由にシステムバスをアクセスできるように設計
されるのが普通である。
数のプロセッサでシステムハスを共有するマルチ・プロ
セッサシステムが一般的になっている。各プロセッサは
プロセッサボードに搭載され、プロセッサボードは基本
的には自由にシステムバスをアクセスできるように設計
されるのが普通である。
ユーザプログラム（ここでは オペレーティングシステ
ム、すなわちＯ３やその他システム固有の基本ソフト以
外のソフトウェアで、ユーザによって開発されたユーザ
プログラムとする）にとってはアクセス可能なメモリ空
間がメモリ・マネジメント・ユニント（ＭＭＵ）によっ
て制限されることはあっても、アクセス頻度そのものに
ついては制限はなかった。
ム、すなわちＯ３やその他システム固有の基本ソフト以
外のソフトウェアで、ユーザによって開発されたユーザ
プログラムとする）にとってはアクセス可能なメモリ空
間がメモリ・マネジメント・ユニント（ＭＭＵ）によっ
て制限されることはあっても、アクセス頻度そのものに
ついては制限はなかった。
一方、システムバスはシステム内にある複数のプロセッ
サが共用しているハスであり、従って、一つのプロセッ
サがそのシステムハスを占有し過ぎてしまうと、他のブ
ロセソツの動作に支障が生ずる。システムの基本ソフト
ウェアはこのようなことがないように考慮され、またテ
ストされる。
サが共用しているハスであり、従って、一つのプロセッ
サがそのシステムハスを占有し過ぎてしまうと、他のブ
ロセソツの動作に支障が生ずる。システムの基本ソフト
ウェアはこのようなことがないように考慮され、またテ
ストされる。
しかしユーザプログラムについては、その性格上必ずし
もそのような配慮がされる保証がないため、ユーザプロ
グラムのハゲによってシステムバスが占有され、システ
ム全体の正常な動作ができなくなることがある。
もそのような配慮がされる保証がないため、ユーザプロ
グラムのハゲによってシステムバスが占有され、システ
ム全体の正常な動作ができなくなることがある。
システムメーカとしてはソフトウェアを書くユザに対し
て、」二記の点を知らせると同時に、万が−そのような
事態が発生しても、システム全体に被害が及ばないよう
な手段を講する必要があった。
て、」二記の点を知らせると同時に、万が−そのような
事態が発生しても、システム全体に被害が及ばないよう
な手段を講する必要があった。
本発明はこのような点に鑑みてなされたものであり、シ
ステムバスがユーザプログラムによって過剰に占有され
ないように改良したプロセッサ回路を提供することを目
的とする。
ステムバスがユーザプログラムによって過剰に占有され
ないように改良したプロセッサ回路を提供することを目
的とする。
本発明では上記課題を解決するために、システムバスに
複数のプロセッサが接続されたプロセッサ回路において
、 プロセッサがユーザプログラムを実行するために、シス
テムバスをアクセスした回数をカウントするカウンタと
、 一定時間ごとに時刻を知らせるインターバルタイマと、 前記インターバルタイマによって、前記カウンタの値が
一定値を越えたかどうかをチエツクするコンパレータと
、 前記カウンタの値が前記一定値を越えたときに、前記プ
ロセッサに割り込みをかける割り込み手段と、 前記割り込みによって、実行中のユーザプログラムの実
行回数を低下させるプログラム制御手段と、 を有することを特徴とするプロセッサ回路が、提供され
る。
複数のプロセッサが接続されたプロセッサ回路において
、 プロセッサがユーザプログラムを実行するために、シス
テムバスをアクセスした回数をカウントするカウンタと
、 一定時間ごとに時刻を知らせるインターバルタイマと、 前記インターバルタイマによって、前記カウンタの値が
一定値を越えたかどうかをチエツクするコンパレータと
、 前記カウンタの値が前記一定値を越えたときに、前記プ
ロセッサに割り込みをかける割り込み手段と、 前記割り込みによって、実行中のユーザプログラムの実
行回数を低下させるプログラム制御手段と、 を有することを特徴とするプロセッサ回路が、提供され
る。
（作用〕
カウンタはプロセッサがユーザプログラムによって、シ
ステムバスをアクセスする毎にカウントアツプする。イ
ンターバル・タイマの出力パルスが出たところで、カウ
ンタの値が一定値を越えたかどうかをコンパレータでチ
エツクし、一定値を越えていれば割り込み手段により、
プロセッサに割り込みがかかる。一定値を越えていなけ
ればそのカウンタをリセットする。
ステムバスをアクセスする毎にカウントアツプする。イ
ンターバル・タイマの出力パルスが出たところで、カウ
ンタの値が一定値を越えたかどうかをコンパレータでチ
エツクし、一定値を越えていれば割り込み手段により、
プロセッサに割り込みがかかる。一定値を越えていなけ
ればそのカウンタをリセットする。
割り込みがかかると、ユーザプログラムの実行回数を低
下させ、ユーザプログラムによって、システムバスが過
剰に占有されるのを防止する。
下させ、ユーザプログラムによって、システムバスが過
剰に占有されるのを防止する。
（実施例〕
以下、本発明の一実施例を図面に基づいて説明する。
第１図に本発明の概念図を示す。図において、プロセッ
サ１ばローカルハス１２に結合され、システムバスイン
タフェース回路６を介して、システムバス１１に結合さ
れて、他のプロセッサとシステムバス１１を共有してい
る。
サ１ばローカルハス１２に結合され、システムバスイン
タフェース回路６を介して、システムバス１１に結合さ
れて、他のプロセッサとシステムバス１１を共有してい
る。
カウンタ２はプロセッサがユーザプログラムによって、
システムバス１１にアクセスする回数をカウントする。
システムバス１１にアクセスする回数をカウントする。
インターバルタイマ４は一定時間毎にカウンタ２をクリ
アする。また、コンバータ３はカウンタ２がクリアされ
る前に、カウンタ数Ａが予め定められた一定値Ｂを越え
ていないかチエツクする。もし、越えていれば、割り込
み手段５は割り込み信号ＩＮＴをプロセッサ１に送る。
アする。また、コンバータ３はカウンタ２がクリアされ
る前に、カウンタ数Ａが予め定められた一定値Ｂを越え
ていないかチエツクする。もし、越えていれば、割り込
み手段５は割り込み信号ＩＮＴをプロセッサ１に送る。
プロセッサ１は割り込み信号ＩＮＴによって、ユーザプ
ログラムの実行によって、システムバス１１が過剰に占
有されていることを認識し、予め用意されたシステムプ
ログラムに従って、ユーザプログラムの実行時間を制限
したり、ユーザプログラムの優先度を下げて、システム
バス１１がユーザプログラムによって過剰に占有される
のを防いで、システム全体に支障をきたさないようにし
ている。
ログラムの実行によって、システムバス１１が過剰に占
有されていることを認識し、予め用意されたシステムプ
ログラムに従って、ユーザプログラムの実行時間を制限
したり、ユーザプログラムの優先度を下げて、システム
バス１１がユーザプログラムによって過剰に占有される
のを防いで、システム全体に支障をきたさないようにし
ている。
第２図に本発明のプロセッサ回路の一実施例を示す。プ
ロセッサ１はローカルハス１２に結合され、システムバ
スインタフェース回路６を経由して、システムハス１１
に接続されており、このシステムハス１１は多数の他の
プロセッサと共有されている。
ロセッサ１はローカルハス１２に結合され、システムバ
スインタフェース回路６を経由して、システムハス１１
に接続されており、このシステムハス１１は多数の他の
プロセッサと共有されている。
プロセッサ１の端子１ａはプロセッサ１がユーザプログ
ラムを実行するときにＦｌ、＋となる信号を出力する。
ラムを実行するときにＦｌ、＋となる信号を出力する。
プロセッサ１がシステムバスをアクセスするときは、ア
ドレスデコーダ２１によって、システムハス選択信号（
ＳＹＳＳＥＬ）が出力され、端子１ａの出力とシステム
ハス選択信号（ＳＹＳＳＥＬ）がＡＮＤゲート２２でア
ンドされて、ユーザプログラムによるシステムバス１１
をアクセスする信号が生成される。
ドレスデコーダ２１によって、システムハス選択信号（
ＳＹＳＳＥＬ）が出力され、端子１ａの出力とシステム
ハス選択信号（ＳＹＳＳＥＬ）がＡＮＤゲート２２でア
ンドされて、ユーザプログラムによるシステムバス１１
をアクセスする信号が生成される。
端子１ａはユーザプログラム以外のプログラムを実行す
るときはスーパバイザモードとなり、プロセッサ１がシ
ステムバス１１をアクセスしても、ＡＮＤゲート２２の
出力はＦｌｊにならず、カウンタ２はカウントアツプし
ない。すなわち、カウンタ２はユーザプログラムがシス
テムハスをアクセスする場合のみカウントアツプする。
るときはスーパバイザモードとなり、プロセッサ１がシ
ステムバス１１をアクセスしても、ＡＮＤゲート２２の
出力はＦｌｊにならず、カウンタ２はカウントアツプし
ない。すなわち、カウンタ２はユーザプログラムがシス
テムハスをアクセスする場合のみカウントアツプする。
このユーザプログラムによるシステムバス１１のアクセ
スはカウンタ２によって、カウントされる。カウンタ２
のカウント数Ａはコンパレータ３とバスバッファ２３に
接続され、バスバッファ２３の出力はローカルバス１２
に接続されている。
スはカウンタ２によって、カウントされる。カウンタ２
のカウント数Ａはコンパレータ３とバスバッファ２３に
接続され、バスバッファ２３の出力はローカルバス１２
に接続されている。
インターバルタイマ４は予めプログラムされた周期ごと
に短いパルス信号ＴＩＭを出力する。コンパレータ３ば
いわゆるマグニチュード・コンパレータであり、ふたつ
の二進数の大きさを比較するものである。コンパレータ
の入力Ａはカウンタ２のカウンタ数Ａ１また人力Ｙ３は
予めレジスタ２４にプログラムされた値である。ＴＩＭ
信号が出たところで、Ａ＞Ｂであれば、割り込みフラグ
ＩＮＴがセットされる。
に短いパルス信号ＴＩＭを出力する。コンパレータ３ば
いわゆるマグニチュード・コンパレータであり、ふたつ
の二進数の大きさを比較するものである。コンパレータ
の入力Ａはカウンタ２のカウンタ数Ａ１また人力Ｙ３は
予めレジスタ２４にプログラムされた値である。ＴＩＭ
信号が出たところで、Ａ＞Ｂであれば、割り込みフラグ
ＩＮＴがセットされる。
すなわちインターバルタイマ４の規定する一定時間内に
プロセッサがシステムハスをアクセスした回数へが、予
めレジスタ２４に設定された一定値Ｂを越えた場合には
、コンパレータ３の端子３ａはＦｌｌとなり、アンドゲ
ート２６の出力が１１！となり、フリップフロップ２７
がセットされ、プロセッサ１に割り込みがかかる。割り
込みフラグがフリップフロップ２７にセントされている
あいだ、カウンタ２の値は変化しない。カウンタ２のカ
ウント数Ａが一定値Ｂを越えていなければ、コンパレー
タ３の端子３ｂがｉ′ＩＪとなり、アンドゲート２５の
出力はＦｌｊとなり、カウンタ２はクリアされ、割り込
みはかからず、再び上記動作を繰り返す。
プロセッサがシステムハスをアクセスした回数へが、予
めレジスタ２４に設定された一定値Ｂを越えた場合には
、コンパレータ３の端子３ａはＦｌｌとなり、アンドゲ
ート２６の出力が１１！となり、フリップフロップ２７
がセットされ、プロセッサ１に割り込みがかかる。割り
込みフラグがフリップフロップ２７にセントされている
あいだ、カウンタ２の値は変化しない。カウンタ２のカ
ウント数Ａが一定値Ｂを越えていなければ、コンパレー
タ３の端子３ｂがｉ′ＩＪとなり、アンドゲート２５の
出力はＦｌｊとなり、カウンタ２はクリアされ、割り込
みはかからず、再び上記動作を繰り返す。
２８はシステムプログラム、ユーザプログラム等が格納
されるメモリ、２９は入出力回路、３０は表示装置であ
る。
されるメモリ、２９は入出力回路、３０は表示装置であ
る。
さて、プロセッサ１は割り込みを受は付けると、ユーザ
プログラムの実行を中止し、システムの基本ソフトの一
部に分岐する。ここでプロセッサ１は割り込みフラグを
センスし、要因が本回路によるものであることを認識す
る。その時、カウンタ２の値Ａもローカルバス２を経由
して読むことができるので、どの程度の過剰ハスアクセ
スが起こったかを知ることができる。そこでプロセッサ
はユーザプログラムによるシステムハスアクセス頻度が
限界を越えたことをしめず警告メンセージを表示装置３
０に表示するとともに、タスクスケジュールを修正して
、ユーザプログラムの実行を減らず処理を行う。この結
果、ユーザプログラムによるシステムバスのアクセス頻
度は減少し、システム全体の正常動作が確保される。
プログラムの実行を中止し、システムの基本ソフトの一
部に分岐する。ここでプロセッサ１は割り込みフラグを
センスし、要因が本回路によるものであることを認識す
る。その時、カウンタ２の値Ａもローカルバス２を経由
して読むことができるので、どの程度の過剰ハスアクセ
スが起こったかを知ることができる。そこでプロセッサ
はユーザプログラムによるシステムハスアクセス頻度が
限界を越えたことをしめず警告メンセージを表示装置３
０に表示するとともに、タスクスケジュールを修正して
、ユーザプログラムの実行を減らず処理を行う。この結
果、ユーザプログラムによるシステムバスのアクセス頻
度は減少し、システム全体の正常動作が確保される。
上記の説明では、システムバスアクセス頻度の監視をユ
ーザモードに限定したが、これは基本ソフトはすでにデ
バフグされており、アクセス頻度の問題はないことを前
提とした。しかし、もちろんそうでない場合もあるので
、基本ソフトの部分もふくめでアクセス頻度を監視して
もよいし、また両方を別々の回路で監視することも可能
である。
ーザモードに限定したが、これは基本ソフトはすでにデ
バフグされており、アクセス頻度の問題はないことを前
提とした。しかし、もちろんそうでない場合もあるので
、基本ソフトの部分もふくめでアクセス頻度を監視して
もよいし、また両方を別々の回路で監視することも可能
である。
また、上記の説明では、カウンタ、インターバルタイマ
、コンパレータ等の要素はハードウェアで構成したが、
これらの要素の一部あるいは全部をソフトウェアで構成
することもできる。
、コンパレータ等の要素はハードウェアで構成したが、
これらの要素の一部あるいは全部をソフトウェアで構成
することもできる。
以上説明したように本発明では、ユーザプログラムによ
るシステムバスのアクセス頻度が異常に増加したときに
、割り込みによって、ユーザプログラムの実行回数を低
下させるようにしたので、ユーザプログラムが過剰にシ
ステムバスを占有するのが防止され、システム全体の正
常動作が確保される。
るシステムバスのアクセス頻度が異常に増加したときに
、割り込みによって、ユーザプログラムの実行回数を低
下させるようにしたので、ユーザプログラムが過剰にシ
ステムバスを占有するのが防止され、システム全体の正
常動作が確保される。
また、異常が起きたことはメンセージになって表示され
るので、ユーザプログラムの問題が明らかになり、これ
を修正することでシステムの信転性が向上する。
るので、ユーザプログラムの問題が明らかになり、これ
を修正することでシステムの信転性が向上する。
第１図は本発明のプロセッサ回路の概念図、第２図は本
発明のプロセッサ回路の一実施例のブロック図である。 ２−・ ３−−−−−・ ４−ｍ−・ １２−・− −・プロセッサ ー・カウンタ コンパレータ インターバルタイマ 割り込み手段 システムバスインタフェース回路 システムバス ローカルバス 特許出願人 ファナ・ツク株式会社 代理人 弁理士 服部毅巖
発明のプロセッサ回路の一実施例のブロック図である。 ２−・ ３−−−−−・ ４−ｍ−・ １２−・− −・プロセッサ ー・カウンタ コンパレータ インターバルタイマ 割り込み手段 システムバスインタフェース回路 システムバス ローカルバス 特許出願人 ファナ・ツク株式会社 代理人 弁理士 服部毅巖
Claims (6)
- （１）システムバスに複数のプロセッサが接続されたプ
ロセッサ回路において、 プロセッサがユーザプログラムを実行するために、シス
テムバスをアクセスした回数をカウントするカウンタと
、 一定時間ごとに時刻を知らせるインターバルタイマと、 前記インターバルタイマによって、前記カウンタの値が
一定値を越えたかどうかをチェックするコンパレータと
、 前記カウンタの値が前記一定値を越えたときに、前記プ
ロセッサに割り込みをかける割り込み手段と、 前記割り込みによって、実行中のユーザプログを有する
ことを特徴とするプロセッサ回路。 - （２）前記プログラム制御手段は、前記プログラムの実
行優先度レベルを下げるように構成したことを特徴とす
る特許請求の範囲第１項記載のプロセッサ回路。 - （３）前記プログラム制御手段は前記プログラムの実行
時間を減少させるように構成したことを特徴とする特許
請求の範囲第１項記載のプロセッサ回路。 - （４）前記割り込みによって、ユーザプログラムに異常
があることを表示装置に表示するように構成したことを
特徴とする特許請求の範囲第１項記載のプロセッサ回路
。 - （５）前記カウンタはユーザプログラムとシステムプロ
グラムの両者がシステムバスをアクセスする回数をカウ
ントするようにしたことを特徴とする特許請求の範囲第
１項記載のプロセッサ回路。 - （６）システムプログラムがシステムバスをアクセスす
るカウンタを設けたことを特徴とする特許請求の範囲第
１項記載のプロセッサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22408288A JPH0271357A (ja) | 1988-09-07 | 1988-09-07 | プロセッサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22408288A JPH0271357A (ja) | 1988-09-07 | 1988-09-07 | プロセッサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0271357A true JPH0271357A (ja) | 1990-03-09 |
Family
ID=16808278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22408288A Pending JPH0271357A (ja) | 1988-09-07 | 1988-09-07 | プロセッサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0271357A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07281911A (ja) * | 1994-04-05 | 1995-10-27 | Internatl Business Mach Corp <Ibm> | 並列処理における資源割振り同期化方法およびシステム |
| US5754800A (en) * | 1991-07-08 | 1998-05-19 | Seiko Epson Corporation | Multi processor system having dynamic priority based on row match of previously serviced address, number of times denied service and number of times serviced without interruption |
-
1988
- 1988-09-07 JP JP22408288A patent/JPH0271357A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5754800A (en) * | 1991-07-08 | 1998-05-19 | Seiko Epson Corporation | Multi processor system having dynamic priority based on row match of previously serviced address, number of times denied service and number of times serviced without interruption |
| US5941979A (en) * | 1991-07-08 | 1999-08-24 | Seiko Epson Corporation | Microprocessor architecture with a switch network and an arbitration unit for controlling access to memory ports |
| US6219763B1 (en) | 1991-07-08 | 2001-04-17 | Seiko Epson Corporation | System and method for adjusting priorities associated with multiple devices seeking access to a memory array unit |
| US6272579B1 (en) | 1991-07-08 | 2001-08-07 | Seiko Epson Corporation | Microprocessor architecture capable of supporting multiple heterogeneous processors |
| US6611908B2 (en) | 1991-07-08 | 2003-08-26 | Seiko Epson Corporation | Microprocessor architecture capable of supporting multiple heterogeneous processors |
| US6954844B2 (en) | 1991-07-08 | 2005-10-11 | Seiko Epson Corporation | Microprocessor architecture capable of supporting multiple heterogeneous processors |
| US7657712B2 (en) | 1991-07-08 | 2010-02-02 | Seiko Epson Corporation | Microprocessor architecture capable of supporting multiple heterogeneous processors |
| JPH07281911A (ja) * | 1994-04-05 | 1995-10-27 | Internatl Business Mach Corp <Ibm> | 並列処理における資源割振り同期化方法およびシステム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0497380B1 (en) | Microcomputer having a watchdog timer | |
| US6175913B1 (en) | Data processing unit with debug capabilities using a memory protection unit | |
| CA1212478A (en) | Data processor with interrupt facility | |
| JPH0271357A (ja) | プロセッサ回路 | |
| US4862352A (en) | Data processor having pulse width encoded status output signal | |
| JPH0844575A (ja) | Ｃｐｕの監視及び負荷制御方式 | |
| JP2870250B2 (ja) | マイクロプロセッサの暴走監視装置 | |
| JPS61226843A (ja) | 割込み異常検出装置 | |
| JPS5920061A (ja) | ウオツチ・ドツグ・タイマ | |
| JPH04323740A (ja) | Ｗｄｔ回路 | |
| JPH0458340A (ja) | プロセッサ監視回路 | |
| JPH08292901A (ja) | ウォッチドッグタイマ及びこれを用いたコンピュータシステム | |
| JPS60140440A (ja) | 中央処理装置 | |
| JPH01309138A (ja) | インサーキット・エミュレータ | |
| JPH04236637A (ja) | マイクロプロセッサ障害検出回路 | |
| JPH0271356A (ja) | マルチマスタバス制御回路 | |
| JPS62134734A (ja) | システム監視機能を備えた情報処理システム | |
| JPH0417541B2 (ja) | ||
| JPH01230136A (ja) | 暴走防止回路 | |
| JPS61241848A (ja) | 電子計算機の異常検出回路 | |
| JPH08153018A (ja) | 半導体システム | |
| JPS63280345A (ja) | プログラム異常検出方法 | |
| JPH02163844A (ja) | プロセサ監視回路 | |
| JPH0588918A (ja) | マシン・サイクルの浪費を回避する方法 | |
| JPH03263153A (ja) | 情報処理装置 |