KR100343765B1 - 신호처리장치 - Google Patents

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마쯔시다덴기산교 가부시키가이샤
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Abstract

LSI에 메모리 및 이 메모리를 액세스하는 복수의 블록이 설치된 신호처리장치에서, 장애발생시 원인분석을 용이하게 하기 위해서, 트레이스 제어블록(170)이 설치되며, 마이크로컴퓨터(110)로부터 설정에 의해서, 필요한 메모리 액세스 블록 및 저장내용으로부터 액세스 이력의 저장의 시작 및 끝이 트레이스된다. 장애발생시, 내장 메모리(160) 내의 특정한 트레이스 영역을 외부로부터 읽어냄으로써, 원인이 쉽게 분석될 수 있다.

Description

신호처리장치{Signal processing apparatus}
종래의 신호처리장치에서, 시스템에서 장애가 발생한 경우 장애 분석 데이터로서, 시스템 동작에서 버스에 나타내는 데이터 및 어드레스와 같은 버스정보를 이용하기 위해서 논리 분석기와 같은 분석장치에 저장되거나, 일본 공개특허 제6-187256에 개시된 바와 같은 트레이스 기구(tracing mechanism)가 시스템에 부가된다.
그러나, 최근에 반도체 기술의 향상으로, 대규모로 1칩에 여러 가지 기능블록 및 메모리를 집적한 LSI가 개발되고 있으나, 전술한 바와 같은 신호처리장치의 종래 구성에서는 메모리 인터페이스 신호가 LSI 외부로 발행되지 않기 때문에, 분석기를 접속시킬 수 없고 장애가 일어난 경우 장애분석에 필요한 정보를 얻을 수 없다. 혹은, LSI 내부에 트레이스 기구를 형성하기 위해서는 장애 분석용 전용 제어회로 및 전용 트레이스 메모리가 필요한데, 이것은 LIS 면적 및 비용 증대를 낳는다.
본 발명은 LSI에 메모리가 내장된 신호처리장치에 관한 것이다.
도 1은 본 발명의 신호처리장치의 실시예의 전기 블록도이며, 도 2는 도 1의 전기블록도의 부분상세도이다.
상기 문제를 해결하기 위해서, 본 발명의 신호처리장치는 LSI 내부에 메모리및 상기 메모리를 액세스하는 복수의 블록들이 설치된 신호처리장치에 있어서, 상기 메모리 액세스 블록들로부터 발생되는 각각의 메모리 사용 요청신호를 수신하여, 메모리 사용권한을 중재하고 메모리를 액세스하는 중재블록, 및 상기 중재결과에 기초하여 상기 메모리에 메모리 액세스 이력을 저장하도록 메모리 요청신호를 발행하며 메모리에 상기 엑세스 이력의 저장 시작 및 종료와 저장내용을 제어하는 트레이스 제어블록을 포함하는 신호처리장치이며, 따라서 장애 분석에 전용의 임의의 특정한 제어회로 혹은 전용 트레이스 메모리를 필요로 하지 않아 장애가 일어난 경우 장애 분석에 필요한 정보를 쉽게 얻을 수 있다.
본 발명의 제1 면은 LSI 내부에 메모리 및 상기 메모리를 액세스하는 복수의 블록들이 설치된 신호처리장치에 있어서, 상기 메모리 액세스 블록들로부터 발생되는 각각의 메모리 사용 요청신호를 수신하여, 메모리 사용권한을 중재하고 메모리를 액세스하는 중재블록, 및 상기 중재결과에 기초하여 상기 메모리에 메모리 액세스 이력을 저장하도록 메모리 요청신호를 발행하며 메모리에 상기 엑세스 이력의 저장 시작 및 종료와 저장내용을 제어하는 트레이스 제어블록을 포함하는 신호처리장치에 관한 것이다.
본 발명의 제2 면은 제1 면의 신호처리장치에 관한 것으로, 상기 트레이스 제어블록 내에 재기록가능 레지스터가 설치되며, 상기 액세스 이력을 저장하기 위한 메모리 액세스 블록은 상기 LSI의 외부로부터 상기 레지스터의 설정에 의해 선택되며, 따라서 LSI의 외부로부터 원할 때 재기록가능 레지스터를 설정함으로써 액세스 이력을 저정하기는 메모리 액세스 블록이 자유롭게 외부로부터 선택될 수 있다.
본 발명의 제3 면은 제1 면의 신호처리장치에 관한 것으로, 상기 트레이스 제어블록 내에 재기록가능 레지스터가 설치되며, 상기 LSI의 외부로부터 상기 레지스터에 설정된 값과 저장될 액세스 이력이 일치될 때 LSI의 외부로부터 결정된 특정기간 후에 LSI의 외부로 트리거 신호가 발행되므로, LSI의 외부에 발행된 트리거 신호는 외부 측정기구의 동적을 시작하거나 종료시키며 트레이스 처리에 동기된 LSI의 외부의 신호를 쉽게 인식할 수 있다.
본 발명의 제4 면은 제1 면의 신호처리장치에 관한 것으로, 상기 트레이스 제어블록 내에 재기록가능 레지스터가 설치되며, 상기 LSI의 외부로부터 상기 레지스터에 설정된 값과 저장될 액세스 이력이 일치될 때 LSI의 외부로부터 결정된 특정기간 후에 저장기능이 시작되므로, LSI 외부로부터 설정된 특정 기간 후에 저장기능을 시작함으로서, 특정 액세스 이력의 메모리에의 트레이스 처리부터 시작하여 후속되는 트레이스 처리가 남아 있을 수 있고, 장애 원인을 분석할 때, 예를 들면 문제의 트리거링 액세스를 알고 있다면, 이러한 액세스를 설정함으로써, 원인을 쉽게 분석할 수 있다.
본 발명의 제5 면은 제1 면의 신호처리장치에 관한 것으로, 상기 트레이스 제어블록 내에 재기록가능 레지스터가 설치되며, 상기 LSI의 외부로부터 상기 레지스터에 설정된 값과 저장될 액세스 이력이 일치될 때 LSI의 외부로부터 결정된 특정기간 후에 저장기능이 종료되므로, LSI의 외부로부터 설정된 특정기간후에 저장기능을 종료함으로서, 특정 액세스 이력의 메모리에의 트레이스 처리로부터 다시트레이스하여, 이전의 트레이스 처리가 남아 있을 수 있고, 장애원인을 분석할 때 에르 들면 문제발생후 액세스를 알고 있다면, 이러한 액세스를 설정함으로써 원인을 쉽게 분석할 수 있다.
본 발명의 제6 면은 제1 면의 신호처리장치에 관한 것으로, 상기 트레이스 제어블록 내에 재기록가능 레지스터가 설치되며, 액세스 이력은 상기 메모리 내의 특정위치부터 저장되므로, 메모리 내의 특정위치부터 액세스 이력을 저장함으로써, 메모리 내 액세스 이력의 트레이스 처리가 필요하지 않다면, 트레이스 처리용 메모리 영역이 최소화될 수 있으며, 트레이스 처리 이의의 통상의 기능용으로 사용될 수 있으며, 저장 시작위치는 장애가 발생한 경우 필요한 트레이스 저장량에 의존하여 변경될 수 있다.
본 발명의 제7 면은 제1 면의 신호처리장치에 관한 것으로, 상기 트레이스 제어블록 내에 재기록가능 레지스터가 설치되며, 상기 액세스 이력은 상기 메모리 내 특정위치에 저장되므로, 메모리 내 특정위치에 액세스 이력을 저장함으로써, 메모리 내 액세스 이력의 트레이스 처리가 필요하지 않다면, 트레이스 처리용 메모리 영역이 최소화될 수 있으며, 트레이스 처리 이의의 통상의 기능용으로 사용될 수 있으며, 저장 시작위치는 장애가 발생한 경우 필요한 트레이스 저장량에 의존하여 변경될 수 있다.
본 발명의 신호처리장치의 실시예를 도면을 참조하여 이하 기술한다.
도 1에서, 신호처리장치(100)는 마이크로컴퓨터(110)에 의해 외부로부터 제어된다. 신호처리장치(100)는 메모리 액세스 블록 A(120), 메모리 액세스 블록 B(130), 및 내장 메모리(160) 독출 기입을 위한 메모리 액세스 블록 C(140)을 포함한다. 신호처리장치(100)는 메모리 액세스 블록 A(120), 메모리 액세스 블록 B(130), 및 메모리 액세스 블록 C(140)로부터 각각의 메모리 액세스 요청에 기초하여 메모리의 사용권한을 중재하며, 내장 메모리(160)를 액세스하는 중재블록(150), 및 중재블록(150)에 의한 중재결과에 기초하여 내장 메모리(160)에 메모리 액세스 이력을 저장하도록 제어하는 트레이스 제어블록(170)을 포함한다.
도 2에서, 트레이스 제어블록(170)은 메모리 엑세스 이력을 저장하기 위한 제어신호를 발생하는 제어블록(200), 마이크로컴퓨터 어드레스 버스(111), 마이크로컴퓨터 데이터 버스(112) 및 마이크로컴퓨터 제어신호(103)를 사용하여 마이크로컴퓨터(110)에 의해 초기 설정을 위한 트레이스 선택 레지스터(210), 비교 데이터 레지스터(230), 저장 시작 타이밍 레지스터(250), 저장 종료 타이밍 레지스터(270), 저장 시작 장소 레지스터(280), 및 저장 종료 장소 레지스터(260)을 탑재하고 있고, 더욱이 비교기(240) 및 카운터(260)는 액세스 이력 데이터를 발생하는 액세스 이력 발생블록(220)에 설치된다.
보다 구체저으로 본 실시예의 동작을 설명하기 위해서, 내장 메모리(160) 내에 어드레스 AAA부터 BBB까지의 영역에서, 메모리 액세스 블록 B(130)이 이의 동작을 시작한 후에, 메모리 액세스 블록 A(120)은 어드레스 CCC에 데이터 DDD를 기입하고, 카운트 EEE까지, 메모리 액세스 블록 C(140)의 액세스 이력이 저장되고, 이어서 메모리 액세스 블록 C(140)가 어드레스 FFF에 데이터 GGG를 기입할 때 외부 트리거 신호가 발생된다.
여기서, 액세스 이력은 액세스 블록명, 액세스 유형, 메모리 어드레스 및 메모리 데이터를 포함한다.
이 실시예의 동작을 이하 기술한다. 내장 메모리(160)의 액세스 시작전에, 먼저 재기록가능 레지스터가 마이크로컴퓨터(110)에 의해 초기설정된다.
트레이스 선택 레지스터(212)에는 메모리 액세스 블록 C(140)은 액세스 블록명으로서 설정되고 액세스 유형으로서는 독출 혹은 기입이, 그리고 이력 데이터로서는 메모리 어드레스 및 메모리 데이터가 설정되며, 비교 데이터 레지스터(230)에는 메모리 액세스 블록 C(140)이 비교 블록명으로서 설정되며, 액세스 유형으로서는 독출 혹은 기입이, 비교 어드레스로서는 FFF, 비교 데이터로서는 GGG가 설정되며, 저장 시작 타이밍 레지스터(150)에는 메모리 액세스 블록 B(130)이 저장 시작 타이밍 블록명으로서 설정되며, 액세스 유형으로서는 독출 혹은 기입이, 저장 시작 타이밍 어드레스로서는 전부, 저장 시작 타이밍 데이터로서는 전부, 그리고 저장 시작 타이밍으로서는 0 카운트가 설정되며, 저장 종료 타이밍 레지스터(270)에는 메모리 액세스 블록 A(120)이 저장 종료 타이밍 블록명으로서 설정되며, 액세스 유형으로서 기입이, 저장 종료 타이밍 어드레스로서는 CCC, 저장 종료 타이밍 데이터로서는 DDD, 저장 종료 타이밍으로서는 EEE가 설정되며, 저장 시작 장소레지스터(280)에는 AAA가 저장 시작 어드레스로서 설정되며, 저장 종료 장소 레지스터(290)에는 BBB가 저장 종료 어드레스로서 설정된다.
이러한 초기 설정후에, 시스템은 이의 동작을 시작하며, 메모리 액세스 블록 A(120)은 메모리 사용 요청신호(121)를, 메모리 액세스 블록 B(130)는 메모리 사용 요청신호(131)를, 메모리 액세스 블록 C(140)는 메모리 사용 요청신호(141)를 중재블록(150)에 보낸다. 중재블록(150)은 요청신호들의 수락 우선순위를 판정하여 가장 높은 순위의 메모리 액세스 블록에 메모리 사용 요청신호가 수락된 것을 의미하는 메모리 사용 승인신호를 보낸다. 여기서, 수락 우선순위는 메모리 액세스 블록 A(120) > 메모리 액세스 블록 B(130) > 메모리 액세스 블록 C(140)이라 가정하고, 중재블록(150)은 메모리 사용 승인신호(122)를 메모리 액세스 블록 A(120)에 보내고, 메모리 액세스 블록 A(120) 내의 내장 메모리(160)는 메모리 제어신호(151), 메모리 어드레스 버스(152), 및 메모리 데이터 버스(153)에 의해 액세스된다. 이 때, 중재블록(150)은 중재결과 신호(173), 중재 결과 어드레스 버스(174) 및 중재결과 데이터 버스(175)를 트레이스 제어블록(170)에 발행하며, 중재블록(150)으로부터 발생된 이러한 정보는 트레이스 제어블록(170)의 액세스 이력 발생블록(220) 내의 비교기(240)에서 저장시작 타이밍 데이터 버스(251)의 데이터와 비교되고, 여기서는 저장 시작 타이밍 데이터 버스(251)의 저장 시작 타이밍 블록명이 메모리 액세스 블록 B(130)이고, 전혀 일치가 검출되지 않기 때문에, 트레이스 처리는 수행되지 않는다.
메모리 사용 요청을 승인한 메모리 액세스 블록 A(120)이 메모리 사용요청신호(121)를 철회한 다음에, 중재블록(150)은 다음으로 우선순위가 높은 메모리 액세스 블록 B(130)의 메모리 사용 요청신호(141)를 수락하여, 메모리 사용 승인신호(132)를 메모리 액세스 블록 B(130)에 보냄으로서, 메모리 액세스 블록 B(130)의 내장 메모리(160)를 액세스하게 된다. 이 때, 마찬가지로, 중재블록(150)은 중재결과 신호(173), 중재결과 어드레스 버스(174) 및 중재결과 데이터 버스(175)를 트레이스 제어블록(170)에 발행하고, 중재블록(150)으로부터 발행된 이러한 정보는 트레이스 제어블록(170)의 액세스 이력발생 블록(220) 내의 비교기(240)에서 저장 시작 타이밍 데이터 버스(251)의 데이터와 비교된다. 이 경우, 저장 시작 타이밍 데이터 버스(251)는 독출 혹은 기입이 메모리 액세스 블록 B(130)에 설정되어 있기 때문에 일치한다(이 경우, 어드레스 및 데이터는 설정되지 않기 때문에, 중재결과 어드레스 버스(174) 및 중재결과 데이터 버스(175)는 비교되지 않는다). 일단 일치가 검출되면, 액세스 이력 발생블록(220) 내의 카운터(260)가 기동된다. 비록 일치가 검출되더라도, 트레이스 선택 레지스터(210)에 설정된 트레이스 대상은 메모리 액세스 블록 C(140)이기 때문에, 트레이스 처리는 이 경우에도 실행되지 않는다.
메모리 사용 요청을 승인한 메모리 액세스 블록 B(130)이 메모리 사용요청 신호(131)를 철회한 다음에, 중재블록(150)은 다음으로 우선순위가 높은 메모리 액세스 블록 C(140)의 메모리 사용 요청신호(141)를 수락하여, 메모리 사용 승인신호(142)를 메모리 액세스 블록 C(140)에 보냄으로서, 메모리 액세스 블록 C(140)의 내장 메모리(160)를 액세스하게 된다. 이 때, 마찬가지로,중재블록(150)은 중재결과 신호(173), 중재결과 어드레스 버스(174) 및 중재결과 데이터 버스(175)를 트레이스 제어블록(170)에 발행한다. 이미, 트레이스 제어블록(170)의 액세스 이력 발생블록(220) 내의 비교기(240)에서, 저장 시작 타이밍 데이터 버스(251)와의 일치가 검출되었으며, 이후에 트레이스 선택 데이터 버스(211)와 중재결과 신호(173)간 일치가 검출된다. 기설정된 값으로 일치를 카운트할 때(이 실시예에서는 설정값이 0이기 때문에, 트레이스는 즉시 시작된다), 이후에 일치가 검출될 때마다, 트레이스 제어신호(221) 및 이력 데이터 버스(222)는 중재 결과 신호(173), 중재 결과 어드레스 버스(174) 및 중재 결과 데이터 버스(175)에 의해 발생되어, 제어블록(200)으로 내보내진다. 제어블록(200)은 수신된 트레이스 제어신호(221) 및 이력 데이터 버스(222)에 기초하여, 액세스 이력을 트레이스하기 위한 트레이스용 메모리 사용 요청신호, 중재용 데이터 버스(102), 및 중재용 어드레스 버스(101)를 내보낸다.
동시에, 저장 시작 장소 데이터 버스(281)로부터 계산된 어드레스 AAA는 중재용 어드레스 버스(101)로 내보내진다. 이 어드레스는 저장 종료 장소 데이터 버스(291)의 어드레스 BBB까지 증분되며, 저장 시작 장소 데이터 버스(281)의 어드레스 AAA로 다시 초기화된다. 중재블록(150)에서, 트레이스용 메모리 사용요청신호(171)는 다른 요청신호와 동일하게 중재되고, 메모리 사용권한이 승인되었을 때, 중재블록(150)은 트레이스용 메모리 사용승인 신호(172)를 제어블록(200)으로 보낸다. 제어블록(200)은 트레이스용 메모리 사용승인 신호를 수신하고 액세스 이력이 트레이스되었음을 인식하고 트레이스용 메모리 사용요청신호(171)를 철회한다.
이러한 동작을 반복하고, 이후에 메모리 액세스 블록 C(140)이 액세스될 때마다, 이력 데이터는 내장 메모리(160)에 대해 트레이스되며, 동시에 비교기(240)는 중재결과 신호(173), 중재 결과 어드레스 버스(174) 및 중재결과 데이터 버스(175)가 저장 종료 타이밍 데이터 버스(271)의 데이터와 일치하는지 체크한다. 메모리 액세스 블록 A(120)가 어드레스 CCC에 데이터 DDD를 기입할 때, 일치가 검출되고 카운터(260)가 재기동된다. 기동후, 트레이스 선택 데이터 버스(211)과 중재 결과 신호(173)의 일치가 EEE로 카운트될 때, 이력 데이터의 후속 트레이스는 종료된다.
비교기(240)는 중재결과신호(173), 중재결과 어드레스 버스(174) 및 중재결과 데이터 버스(175)가 비교 데이터 버스(231)의 데이터와 일치되는지 체크하고 일치가 검출될 때마다 트리거 신호(176)를 발행한다.
여기 설명은 한 메모리 액세스 블록의 액세스 이력 데이터의 트레이스 예에 관한 것이나 복수의 메모리 액세스 블록의 동시 트레이스에도 적용할 수 있다.
중재블록(150)으로부터 발행된 이러한 정보는 트레이스 제어블록(170)의 액세스 이력발생 블록(220) 내의 비교기(240)에서 저장 시작 타이밍 데이터 버스(251)의 데이터와 비교된다. 이 경우, 저장 시작 타이밍 데이터 버스(251)는 독출 혹은 기입이 메모리 액세스 블록 B(130)에 설정되어 있기 때문에 일치한다(이 경우, 어드레스 및 데이터는 설정되지 않기 때문에, 중재결과 어드레스 버스(174) 및 중재결과 데이터 버스(175)는 비교되지 않는다). 일단 일치가 검출되면, 액세스 이력 발생블록(220) 내의 카운터(260)가 기동된다. 비록 일치가 검출되더라도, 트레이스 선택 레지스터(210)에 설정된 트레이스 대상은 메모리 액세스 블록 C(140)이기 때문에, 트레이스 처리는 이 경우에도 실행되지 않는다.
시스템 내에 액세스 이력 데이터용 전용의 임의의 트레이스 메모리를 요하지 않는, LSI에 메모리가 구비된 본 발명의 신호처리장치에 따라, 장애가 발생한 경우의 동작의 분석에 필요한 정보는 메모리 버스의 부하를 증가시키지 않고 단지 트레이스 제어블록과 같은 소규모 제어회로를 부가함으로써, 트레이스 처리가 수행되지 않았을 때와 동일한 조건에서 얻어지며, 따라서 여러 가지 이점이 있는 효과 중에서, 장애의 발생이 쉽게 재현될 수 있고, 원인을 원활하게 분석할 수 있다.

Claims (7)

  1. LSI 내부에 메모리 및 상기 메모리를 액세스하는 복수의 블록들이 설치된 신호처리장치에 있어서, 상기 메모리 액세스 블록들로부터 발생되는 각각의 메모리 사용 요청신호를 수신하여, 메모리 사용권한을 중재하고, 메모리를 액세스하는 중재블록, 및 상기 중재결과에 기초하여 상기 메모리에 메모리 액세스 이력을 저장하도록 메모리 요청신호를 발행하며 메모리에 상기 엑세스 이력의 저장 시작 및 종료와 저장내용을 제어하는 트레이스 제어블록을 포함하는 것을 특징으로 하는 신호처리장치.
  2. 제1항에 있어서, 상기 트레이스 제어블록 내에 재기록가능 레지스터가 설치되며, 상기 액세스 이력을 저장하기 위한 메모리 액세스 블록은 상기 LSI의 외부로부터 상기 레지스터의 설정에 의해 선택되는 것을 특징으로 하는 신호처리장치.
  3. 제1항에 있어서, 상기 트레이스 제어블록 내에 재기록가능 레지스터가 설치되며, 상기 LSI의 외부로부터 상기 레지스터에 설정된 값과 저장될 액세스 이력이 일치될 때 LSI의 외부로부터 결정된 특정기간 후에 LSI의 외부로 트리거 신호가 발행되는 것을 특징으로 하는 신호처리장치.
  4. 제1항에 있어서, 상기 트레이스 제어블록 내에 재기록가능 레지스터가 설치되며, 상기 LSI의 외부로부터 상기 레지스터에 설정된 값과 저장될 액세스 이력이 일치될 때 LSI의 외부로부터 결정된 특정기간 후에 저장기능이 시작되는 것을 특징으로 하는 신호처리장치.
  5. 제1항에 있어서, 상기 트레이스 제어블록 내에 재기록가능 레지스터가 설치되며, 상기 LSI의 외부로부터 상기 레지스터에 설정된 값과 저장될 액세스 이력이 일치될 때 LSI의 외부로부터 결정된 특정기간 후에 저장기능이 종료되는 것을 특징으로 하는 신호처리장치.
  6. 제1항에 있어서, 상기 트레이스 제어블록 내에 재기록가능 레지스터가 설치되며, 액세스 이력은 상기 메모리 내의 특정위치부터 저장되는 것을 특징으로 하는 신호처리장치.
  7. 제1항에 있어서, 상기 트레이스 제어블록 내에 재기록가능 레지스터가 설치되며, 상기 액세스 이력은 상기 메모리 내 특정위치에 저장되는 것을 특징으로 하는 신호처리장치.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3202696B2 (ja) 1998-09-18 2001-08-27 松下電器産業株式会社 信号処理装置
JP2992284B1 (ja) * 1998-10-20 1999-12-20 松下電器産業株式会社 信号処理装置
JP2003006003A (ja) * 2001-06-18 2003-01-10 Mitsubishi Electric Corp Ｄｍａコントローラおよび半導体集積回路
JP3793062B2 (ja) * 2001-09-27 2006-07-05 株式会社東芝 メモリ内蔵データ処理装置
JP4836408B2 (ja) * 2004-03-01 2011-12-14 コニカミノルタビジネステクノロジーズ株式会社 アクセスログ保存システムおよびデジタル複合機
JP4504737B2 (ja) * 2004-05-26 2010-07-14 ルネサスエレクトロニクス株式会社 パフォーマンス・モニタ回路
US7346482B1 (en) * 2005-03-08 2008-03-18 Xilinx, Inc. Shared memory for co-simulation
US7343572B1 (en) 2005-03-31 2008-03-11 Xilinx, Inc. Vector interface to shared memory in simulating a circuit design
US8468283B2 (en) * 2006-06-01 2013-06-18 Telefonaktiebolaget Lm Ericsson (Publ) Arbiter diagnostic apparatus and method
JP5850724B2 (ja) * 2011-12-02 2016-02-03 キヤノン株式会社 データ処理装置およびその制御方法
US8880860B2 (en) * 2011-12-02 2014-11-04 Qualcomm Incorporated Methods and apparatus for saving conditions prior to a reset for post reset evaluation
JP2013191162A (ja) * 2012-03-15 2013-09-26 Ricoh Co Ltd 動作解析装置、画像形成装置、動作解析方法およびプログラム
CN105630714B (zh) * 2014-12-01 2018-12-18 晨星半导体股份有限公司 接口资源分析装置及其方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890008682A (ko) * 1987-11-20 1989-07-12 아오이 죠이치 트레이스데이터 수집회로를 내장한 집적회로
JPH06187256A (ja) * 1992-12-18 1994-07-08 Nec Corp バストレース機構
JPH0863374A (ja) * 1994-08-22 1996-03-08 Toshiba Corp トレース機能内蔵型ｌｓｉ
US5944841A (en) * 1997-04-15 1999-08-31 Advanced Micro Devices, Inc. Microprocessor with built-in instruction tracing capability
JPH11242637A (ja) * 1998-02-25 1999-09-07 Matsushita Electric Ind Co Ltd Ｌｓｉ記憶素子監視装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61262945A (ja) * 1985-05-17 1986-11-20 Nec Corp 記憶装置
JPS63229559A (ja) * 1987-03-19 1988-09-26 Matsushita Electric Ind Co Ltd 共有メモリのロギング装置
JPH04127348A (ja) * 1990-09-19 1992-04-28 Fujitsu Ltd 共通メモリアクセストレース方式
US6330644B1 (en) * 1994-10-27 2001-12-11 Canon Kabushiki Kaisha Signal processor with a plurality of kinds of processors and a shared memory accessed through a versatile control means
US6314530B1 (en) * 1997-04-08 2001-11-06 Advanced Micro Devices, Inc. Processor having a trace access instruction to access on-chip trace memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890008682A (ko) * 1987-11-20 1989-07-12 아오이 죠이치 트레이스데이터 수집회로를 내장한 집적회로
JPH06187256A (ja) * 1992-12-18 1994-07-08 Nec Corp バストレース機構
JPH0863374A (ja) * 1994-08-22 1996-03-08 Toshiba Corp トレース機能内蔵型ｌｓｉ
US5944841A (en) * 1997-04-15 1999-08-31 Advanced Micro Devices, Inc. Microprocessor with built-in instruction tracing capability
JPH11242637A (ja) * 1998-02-25 1999-09-07 Matsushita Electric Ind Co Ltd Ｌｓｉ記憶素子監視装置

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