JPH05250264A - キャッシュメモリ - Google Patents
キャッシュメモリInfo
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- JPH05250264A JPH05250264A JP4086066A JP8606692A JPH05250264A JP H05250264 A JPH05250264 A JP H05250264A JP 4086066 A JP4086066 A JP 4086066A JP 8606692 A JP8606692 A JP 8606692A JP H05250264 A JPH05250264 A JP H05250264A
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Abstract
(57)【要約】
【目的】 キャッシュヒット率の測定が容易にできるよ
うにする。 【構成】 制御部８の信号生成手段８ａで、キャッシュ
ヒット，キャッシュミスに対応するキャッシュヒット信
号８−１とキャッシュミス信号８−２とを生成し、第１
及び第２のカウント手段１２，１４でカウントさせ、そ
れらのカウント値を第１及び第２の記憶手段１３，１５
に記憶する。この第１及び第２の記憶手段に記憶したカ
ウント値にもとづき、キャッシュヒット率を算出する。 【効果】 キャッシュヒット率が容易に測定できる。
うにする。 【構成】 制御部８の信号生成手段８ａで、キャッシュ
ヒット，キャッシュミスに対応するキャッシュヒット信
号８−１とキャッシュミス信号８−２とを生成し、第１
及び第２のカウント手段１２，１４でカウントさせ、そ
れらのカウント値を第１及び第２の記憶手段１３，１５
に記憶する。この第１及び第２の記憶手段に記憶したカ
ウント値にもとづき、キャッシュヒット率を算出する。 【効果】 キャッシュヒット率が容易に測定できる。
Description
【０００１】
【産業上の利用分野】この発明は、キャッシュヒット率
の測定が容易なキャッシュメモリに関する。
の測定が容易なキャッシュメモリに関する。
【０００２】
【従来の技術】図７は従来のダイレクトマッピング方式
のキャッシュメモリの構成を示すブロック図である。図
７において、１はキャッシュメモリ、２は信号線、３は
バスインターフェース部、４はＴＡＧメモリ、５はエン
トリデコーダ、６はデータメモリ、７は比較器、８は制
御部、９はリプレース制御部、１０，１１は各々メモリ
アドレスの中のＴＡＧ部とエントリ部である。
のキャッシュメモリの構成を示すブロック図である。図
７において、１はキャッシュメモリ、２は信号線、３は
バスインターフェース部、４はＴＡＧメモリ、５はエン
トリデコーダ、６はデータメモリ、７は比較器、８は制
御部、９はリプレース制御部、１０，１１は各々メモリ
アドレスの中のＴＡＧ部とエントリ部である。
【０００３】次に動作について説明する。キャッシュメ
モリ１は、ＴＡＧメモリ４、エントリデコーダ５、デー
タメモリ６によって、主メモリ（図示せず）のデータを
その主メモリのアドレスとともに記憶する。ＣＰＵ（図
示せず）がバス動作を開始するとキャッシュメモリ１は
バスインターフェース部３を介してＣＰＵの出力するア
ドレスを取り込み、このアドレスのエントリ部１１に対
応するデータをエントリデコーダ５によってデータメモ
リ６の中から選択する。一方、そのアドレスのＴＡＧ部
１０とＴＡＧメモリ４内に記憶しているＴＡＧを比較器
７によって比較し、同一のものがあれば制御部８によっ
て上記選択されているデータをデータメモリ６からバス
インターフェース部３を介して出力する。ＣＰＵはこの
データを取り込み、また主メモリへのアクセスは行わな
い。この一連の動作を一般にキャッシュヒットしたと言
う。また比較器７によって比較した結果、同一のものが
なければ、制御部８はデータを出力せず、この場合ＣＰ
Ｕは主メモリからデータをリードする。この一連の動作
を一般にキャッシュミスしたと言う。この時、キャッシ
ュメモリ１は、ＣＰＵの次のバス動作を停止させ、リプ
レース制御部９によってＣＰＵがリードしたデータとこ
れにアドレスの連続したデータをある決まった量（リプ
レース量）だけアドレスとともにリードし、すでにある
ものとの入れ替えを行い次のアクセスに備える。すなわ
ち、この動作は一般にアクセスされた近傍のデータが再
びアクセスされる可能性が高いからである。このことか
ら、キャッシュメモリにおけるキャッシュヒットの確率
がキャッシュヒット率と言い、通常高いことが望まれ
る。
モリ１は、ＴＡＧメモリ４、エントリデコーダ５、デー
タメモリ６によって、主メモリ（図示せず）のデータを
その主メモリのアドレスとともに記憶する。ＣＰＵ（図
示せず）がバス動作を開始するとキャッシュメモリ１は
バスインターフェース部３を介してＣＰＵの出力するア
ドレスを取り込み、このアドレスのエントリ部１１に対
応するデータをエントリデコーダ５によってデータメモ
リ６の中から選択する。一方、そのアドレスのＴＡＧ部
１０とＴＡＧメモリ４内に記憶しているＴＡＧを比較器
７によって比較し、同一のものがあれば制御部８によっ
て上記選択されているデータをデータメモリ６からバス
インターフェース部３を介して出力する。ＣＰＵはこの
データを取り込み、また主メモリへのアクセスは行わな
い。この一連の動作を一般にキャッシュヒットしたと言
う。また比較器７によって比較した結果、同一のものが
なければ、制御部８はデータを出力せず、この場合ＣＰ
Ｕは主メモリからデータをリードする。この一連の動作
を一般にキャッシュミスしたと言う。この時、キャッシ
ュメモリ１は、ＣＰＵの次のバス動作を停止させ、リプ
レース制御部９によってＣＰＵがリードしたデータとこ
れにアドレスの連続したデータをある決まった量（リプ
レース量）だけアドレスとともにリードし、すでにある
ものとの入れ替えを行い次のアクセスに備える。すなわ
ち、この動作は一般にアクセスされた近傍のデータが再
びアクセスされる可能性が高いからである。このことか
ら、キャッシュメモリにおけるキャッシュヒットの確率
がキャッシュヒット率と言い、通常高いことが望まれ
る。
【０００４】
【発明が解決しようとする課題】上記のように構成され
ている従来のキャッシュメモリは、キャッシュヒット率
が重要な性能指標であるにもかかわらず、その測定手段
を何等備えておらず、外部に測定用回路を追加するなど
して対処する必要があった。また、キャッシュヒット率
が容易に測定できないため、リプレース量調整手段を備
えているにもかかわらず有効に活用されていなかった。
ている従来のキャッシュメモリは、キャッシュヒット率
が重要な性能指標であるにもかかわらず、その測定手段
を何等備えておらず、外部に測定用回路を追加するなど
して対処する必要があった。また、キャッシュヒット率
が容易に測定できないため、リプレース量調整手段を備
えているにもかかわらず有効に活用されていなかった。
【０００５】この発明は、この様な問題を解決するため
になされたものであり、キャッシュヒット率の測定が容
易なキャッシュメモリを提供することを目的としてい
る。
になされたものであり、キャッシュヒット率の測定が容
易なキャッシュメモリを提供することを目的としてい
る。
【０００６】
【課題を解決するための手段】この第１の発明に係るキ
ャッシュメモリは、図１で示すように、主メモリのデー
タを記憶するデータメモリ６と、制御部８とを備え、上
記制御部によって、外部から要求されるデータが上記デ
ータメモリに存在すれば、キャッシュヒットとして上記
データを上記データメモリより読出して出力し、存在し
なければ、キャッシュミスとして主メモリよりこのデー
タを出力するようにしたキャッシュメモリにおいて、上
記キャッシュヒット及びキャッシュミスに対応したキャ
ッシュヒット信号及びキャッシュミス信号を生成する信
号生成手段８Ａと、上記キャッシュヒット信号及びキャ
ッシュミス信号にもとづいてキャッシュヒット数及びキ
ャッシュミス数を計数手段（第１，第２のカウント手段
１２，１４）と、上記計算値を記憶する記憶手段（第
１，第２の記憶手段１３，１５）とを備えた。
ャッシュメモリは、図１で示すように、主メモリのデー
タを記憶するデータメモリ６と、制御部８とを備え、上
記制御部によって、外部から要求されるデータが上記デ
ータメモリに存在すれば、キャッシュヒットとして上記
データを上記データメモリより読出して出力し、存在し
なければ、キャッシュミスとして主メモリよりこのデー
タを出力するようにしたキャッシュメモリにおいて、上
記キャッシュヒット及びキャッシュミスに対応したキャ
ッシュヒット信号及びキャッシュミス信号を生成する信
号生成手段８Ａと、上記キャッシュヒット信号及びキャ
ッシュミス信号にもとづいてキャッシュヒット数及びキ
ャッシュミス数を計数手段（第１，第２のカウント手段
１２，１４）と、上記計算値を記憶する記憶手段（第
１，第２の記憶手段１３，１５）とを備えた。
【０００７】この第２の発明に係るキャッシュメモリ
は、図４で示すように、上記カウンタ手段によるキャッ
シュヒット数及びキャッシュミス数の計数を許可又は禁
止させるカウント許可・禁止手段１７とを備えた。
は、図４で示すように、上記カウンタ手段によるキャッ
シュヒット数及びキャッシュミス数の計数を許可又は禁
止させるカウント許可・禁止手段１７とを備えた。
【０００８】この第３の発明に係るキャッシュメモリ
は、図５で示すように、上記カウンタ手段によるキャッ
シュヒット数及びキャッシュミス数の計数が許可された
アドレス領域に入っているか否かを判断するアドレス領
域判定手段（アドレス比較器１９）と、このアドレス領
域判定手段に上記アドレス領域を設定するアドレス領域
設定手段１８とを備えた。
は、図５で示すように、上記カウンタ手段によるキャッ
シュヒット数及びキャッシュミス数の計数が許可された
アドレス領域に入っているか否かを判断するアドレス領
域判定手段（アドレス比較器１９）と、このアドレス領
域判定手段に上記アドレス領域を設定するアドレス領域
設定手段１８とを備えた。
【０００９】この第４の発明に係るキャッシュメモリは
図４，図５，図６で示すように、データのリプレース量
を制御するリプレース制御手段１６を備え、このリプレ
ース制御手段１６によって、上記記憶手段に記憶された
上記計数値にもとづいて、キャッシュヒットとキャッシ
ュミスにもとづくキャッシュヒット率を設定するように
した。
図４，図５，図６で示すように、データのリプレース量
を制御するリプレース制御手段１６を備え、このリプレ
ース制御手段１６によって、上記記憶手段に記憶された
上記計数値にもとづいて、キャッシュヒットとキャッシ
ュミスにもとづくキャッシュヒット率を設定するように
した。
【００１０】
【作用】この第１の発明によるキャッシュメモリでは、
制御部８の信号生成手段８Ａにより、キャッシュヒット
及びキャッシュミスに対応したキャッシュヒット信号及
びキャッシュミス信号を出力する。計数手段（第１，第
２のカウント手段１２，１４）は、上記キャッシュヒッ
ト信号及びキャッシュミス信号にもとづいて、キャッシ
ュヒット数及びキャッシュミス数を計数し、これらの計
数値を記憶手段（第１，第２の記憶手段１３，１５）に
記憶する。記憶されたキャッシュヒット数及びキャッシ
ュミス数の計数値は、ヒット率の算出等に使用される。
制御部８の信号生成手段８Ａにより、キャッシュヒット
及びキャッシュミスに対応したキャッシュヒット信号及
びキャッシュミス信号を出力する。計数手段（第１，第
２のカウント手段１２，１４）は、上記キャッシュヒッ
ト信号及びキャッシュミス信号にもとづいて、キャッシ
ュヒット数及びキャッシュミス数を計数し、これらの計
数値を記憶手段（第１，第２の記憶手段１３，１５）に
記憶する。記憶されたキャッシュヒット数及びキャッシ
ュミス数の計数値は、ヒット率の算出等に使用される。
【００１１】この第２の発明によるキャッシュメモリ
は、カウント許可・禁止手段１７によって上記計数手段
の計数を、一定の時間禁止したり、許可したりすること
によって、ある時間（期間）におけるキャッシュヒット
数やキャッシュミス数を計数手段に計数させる。
は、カウント許可・禁止手段１７によって上記計数手段
の計数を、一定の時間禁止したり、許可したりすること
によって、ある時間（期間）におけるキャッシュヒット
数やキャッシュミス数を計数手段に計数させる。
【００１２】この第３の発明によるキャッシュメモリ
は、アドレス領域判定手段（アドレス比較器１９）とア
ドレス領域判定手段（アドレス領域設定手段１８）によ
って、所定のアドレス領域内のデータにおけるキャッシ
ュヒット数やキャッシュミス数を上記計数手段に計数さ
せる。
は、アドレス領域判定手段（アドレス比較器１９）とア
ドレス領域判定手段（アドレス領域設定手段１８）によ
って、所定のアドレス領域内のデータにおけるキャッシ
ュヒット数やキャッシュミス数を上記計数手段に計数さ
せる。
【００１３】この第４の発明によるキャッシュメモリ
は、上記計数手段の計数値にもとづいて、リプレース制
御手段１６により、最もヒット率が高くなるようにリプ
レース量を決めて、そのリプレース量をリプレース制御
部９に設定する。
は、上記計数手段の計数値にもとづいて、リプレース制
御手段１６により、最もヒット率が高くなるようにリプ
レース量を決めて、そのリプレース量をリプレース制御
部９に設定する。
【００１４】
【実施例】次に、この発明の実施例を図について説明す
る。図１はこの第１の発明の実施例（第１の実施例）に
おけるキャッシュメモリの構成を示すブロック図であ
る。なお、従来例の図７と同じ機能のものには同一符号
を用い、その構成の説明を省略する。図１において、８
Ａは信号生成手段、１２はキャッシュヒット数の計数手
段としての第１のカウント手段、１３はキャッシュヒッ
ト数のカウント値（計数値）の記憶手段としての第１の
記憶手段、１４はキャッシュミス数の計数手段としての
第２のカウント手段、１５はキャッシュミス数のカウン
ト値の記憶手段としての第２の記憶手段である。
る。図１はこの第１の発明の実施例（第１の実施例）に
おけるキャッシュメモリの構成を示すブロック図であ
る。なお、従来例の図７と同じ機能のものには同一符号
を用い、その構成の説明を省略する。図１において、８
Ａは信号生成手段、１２はキャッシュヒット数の計数手
段としての第１のカウント手段、１３はキャッシュヒッ
ト数のカウント値（計数値）の記憶手段としての第１の
記憶手段、１４はキャッシュミス数の計数手段としての
第２のカウント手段、１５はキャッシュミス数のカウン
ト値の記憶手段としての第２の記憶手段である。
【００１５】信号生成手段８Ａは、制御部８内に設けら
れており、外部から要求されるデータがデータメモリ６
に存在すればキャッシュヒットとして上記データをデー
タメモリ６より読出して出力し、またデータがデータメ
モリ６内に存在しなければ、キャッシュミスとして主メ
モリよりこのデータを出力するようにした。そしてキャ
ッシュヒットに対応したキャッシュヒット信号と、キャ
ッシュミスに対応したキャッシュミス信号とを第１のカ
ウント手段１２と第２のカウント手段１４とに出力す
る。第１及び第２のカウント手段１２，１４は、それぞ
れキャッシュヒット数及びキャッシュミス数をカウント
（計数）し、それぞれのカウント値を第１及び第２の記
憶手段に記憶する。第１及び第２のカウント手段１３，
１５は、それぞれのカウント値を記憶する。これらのカ
ウント値は、キャッシュヒット数やキャッシュミス数の
そのままのデータとして利用するか、それらのカウント
値をキャッシュヒット率の算出に利用する。
れており、外部から要求されるデータがデータメモリ６
に存在すればキャッシュヒットとして上記データをデー
タメモリ６より読出して出力し、またデータがデータメ
モリ６内に存在しなければ、キャッシュミスとして主メ
モリよりこのデータを出力するようにした。そしてキャ
ッシュヒットに対応したキャッシュヒット信号と、キャ
ッシュミスに対応したキャッシュミス信号とを第１のカ
ウント手段１２と第２のカウント手段１４とに出力す
る。第１及び第２のカウント手段１２，１４は、それぞ
れキャッシュヒット数及びキャッシュミス数をカウント
（計数）し、それぞれのカウント値を第１及び第２の記
憶手段に記憶する。第１及び第２のカウント手段１３，
１５は、それぞれのカウント値を記憶する。これらのカ
ウント値は、キャッシュヒット数やキャッシュミス数の
そのままのデータとして利用するか、それらのカウント
値をキャッシュヒット率の算出に利用する。
【００１６】図２は図１の比較器７と制御部８内のヒッ
ト信号、ミス信号生成部分（信号生成手段８Ａ）の詳細
な回路図であり、図３はそのタイミング図である。図２
において、７−１，７−２は入力の信号、７−３は出力
の信号、７ａ，８ａ〜８ｃは論理積ゲート、７ｂは排他
的論理和ゲート、８−１はキャッシュヒット信号、８−
２はキャッシュミス信号、８−３，８−４はこれらの信
号のもととなる信号である。また、図３において、
（Ａ）はバスサイクルのキャッシュヒット，Ｉ／Ｏアク
セス，キャッシュミス等のサイクルを示す波形図、
（Ｂ）は図２の比較器７内の信号７−３の波形図、
（Ｃ）〜（Ｆ）は信号８−１〜８−４の波形図である。
図２において、比較器７はＴＡＧのビット数分の排他的
論理和ゲート７ｂと論理積ゲート７ａで構成され、また
制御部８内のヒット信号、ミス信号生成部分は論理積ゲ
ート８ａ〜８ｃで構成されている。アクセスアドレスの
ＴＡＧ部１０からのビットごとの信号７−１によって対
応する排他的論理和ゲート７ｂの一方に入力され、ま
た、アクセスアドレスのエントリ部１１とエントリデコ
ーダ５によって選択されたＴＡＧメモリ４内のＴＡＧは
信号７−２によって対応する排他的論理和ゲート７ｂの
もう一方に入力される。排他的論理和ゲート７ｂでは各
ビットで比較を行い同一であれば０を同一でなければ１
を論理積ゲート７ａに出力する。論理積ゲート７ａはす
べての入力が０であれば１を出力する。つまりＴＡＧの
すべてのビットが一致すれば比較器７は１を出力する。
この信号は信号線７−３によって制御部８に出力され
る。制御部８内のヒット信号、ミス信号生成部分では制
御部８内で生成される、ＣＰＵがキャッシュメモリ１を
アクセスしていることを示す信号８−３とＣＰＵバスサ
イクルごとのタイミング信号８−４によって、ヒットパ
ルス８−１またはミスパルス８−２を出力する。
ト信号、ミス信号生成部分（信号生成手段８Ａ）の詳細
な回路図であり、図３はそのタイミング図である。図２
において、７−１，７−２は入力の信号、７−３は出力
の信号、７ａ，８ａ〜８ｃは論理積ゲート、７ｂは排他
的論理和ゲート、８−１はキャッシュヒット信号、８−
２はキャッシュミス信号、８−３，８−４はこれらの信
号のもととなる信号である。また、図３において、
（Ａ）はバスサイクルのキャッシュヒット，Ｉ／Ｏアク
セス，キャッシュミス等のサイクルを示す波形図、
（Ｂ）は図２の比較器７内の信号７−３の波形図、
（Ｃ）〜（Ｆ）は信号８−１〜８−４の波形図である。
図２において、比較器７はＴＡＧのビット数分の排他的
論理和ゲート７ｂと論理積ゲート７ａで構成され、また
制御部８内のヒット信号、ミス信号生成部分は論理積ゲ
ート８ａ〜８ｃで構成されている。アクセスアドレスの
ＴＡＧ部１０からのビットごとの信号７−１によって対
応する排他的論理和ゲート７ｂの一方に入力され、ま
た、アクセスアドレスのエントリ部１１とエントリデコ
ーダ５によって選択されたＴＡＧメモリ４内のＴＡＧは
信号７−２によって対応する排他的論理和ゲート７ｂの
もう一方に入力される。排他的論理和ゲート７ｂでは各
ビットで比較を行い同一であれば０を同一でなければ１
を論理積ゲート７ａに出力する。論理積ゲート７ａはす
べての入力が０であれば１を出力する。つまりＴＡＧの
すべてのビットが一致すれば比較器７は１を出力する。
この信号は信号線７−３によって制御部８に出力され
る。制御部８内のヒット信号、ミス信号生成部分では制
御部８内で生成される、ＣＰＵがキャッシュメモリ１を
アクセスしていることを示す信号８−３とＣＰＵバスサ
イクルごとのタイミング信号８−４によって、ヒットパ
ルス８−１またはミスパルス８−２を出力する。
【００１７】次にこの第１実施例の動作について説明す
る。アプリケーションプログラムの実行が開始され、キ
ャッシュメモリ１に起動がかかると、制御部８は信号生
成手段８Ａから従来例と同様にキャッシュヒット，キャ
ッシュミスに応じてそれぞれデータの出力あるいはリプ
レース動作を行っていくが、この時、同時にキャッシュ
ヒット時には第１のカウント手段１２に、キャッシュミ
ス時には第２のカウント手段１４にそれぞれキャッシュ
ヒット信号８−１、キャッシュミス信号８−２を送る。
この後、第１及び第２のカウント手段１２，１４はこれ
らのキャッシュヒット信号８−１、キャッシュミス信号
８−２をそれぞれカウントする。そして第１及び第２の
記憶手段１３，１５は第１及び第２のカウント手段１
２，１４でカウントされたカウント値を記憶する。ここ
で第１及び第２の記憶手段１３，１５の情報（キャッシ
ュヒット数，キャッシュミス数）を単に読出すか、読出
した後に除算を行いキャッシュヒット率を算出するかは
プログラマーの自由である。
る。アプリケーションプログラムの実行が開始され、キ
ャッシュメモリ１に起動がかかると、制御部８は信号生
成手段８Ａから従来例と同様にキャッシュヒット，キャ
ッシュミスに応じてそれぞれデータの出力あるいはリプ
レース動作を行っていくが、この時、同時にキャッシュ
ヒット時には第１のカウント手段１２に、キャッシュミ
ス時には第２のカウント手段１４にそれぞれキャッシュ
ヒット信号８−１、キャッシュミス信号８−２を送る。
この後、第１及び第２のカウント手段１２，１４はこれ
らのキャッシュヒット信号８−１、キャッシュミス信号
８−２をそれぞれカウントする。そして第１及び第２の
記憶手段１３，１５は第１及び第２のカウント手段１
２，１４でカウントされたカウント値を記憶する。ここ
で第１及び第２の記憶手段１３，１５の情報（キャッシ
ュヒット数，キャッシュミス数）を単に読出すか、読出
した後に除算を行いキャッシュヒット率を算出するかは
プログラマーの自由である。
【００１８】図４は、この第２の発明の実施例（第２の
実施例）におけるキャッシュメモリの構成を示すブロッ
ク図である。図４において、１７はカウント許可・禁止
手段であり、他の部分は（ただし、後述のリプレース制
御手段６を除く。）は第１の実施例と同じであるので省
略する。上記の第１の実施例では、第１及び第２のカウ
ント手段１２，１４によるカウントはキャッシュメモリ
１の起動で開始しプログラムの終了まで続くが、この第
２の実施例ではカウント許可・禁止手段１７を設け、こ
れを制御することによって必要とする時間のキャッシュ
ヒット率を測定する。例えば、このカウント許可・禁止
手段１７を制御レジスタで構成することによって、プロ
グラムの中の特定部分のキャッシュヒット率を求める。
実施例）におけるキャッシュメモリの構成を示すブロッ
ク図である。図４において、１７はカウント許可・禁止
手段であり、他の部分は（ただし、後述のリプレース制
御手段６を除く。）は第１の実施例と同じであるので省
略する。上記の第１の実施例では、第１及び第２のカウ
ント手段１２，１４によるカウントはキャッシュメモリ
１の起動で開始しプログラムの終了まで続くが、この第
２の実施例ではカウント許可・禁止手段１７を設け、こ
れを制御することによって必要とする時間のキャッシュ
ヒット率を測定する。例えば、このカウント許可・禁止
手段１７を制御レジスタで構成することによって、プロ
グラムの中の特定部分のキャッシュヒット率を求める。
【００１９】図５はこの第３の発明の実施例（第３の実
施例）におけるキャッシュメモリの構成を示すブロック
図である。図５において、１８はアドレス領域設定手
段、１９はこのアドレス領域設定手段１８に設定された
アドレス領域内にアクセスされたアドレスのデータが入
っているかどうかを判定し、入っていれば第１及び第２
のカウンタ１２，１４のカウントを許可し、そうでなけ
れば禁止するためのアドレス比較器である。他の部分
（ただし、後述のリプレース制御手段６を除く。）につ
いては第１の実施例と同じであるので省略する。アドレ
ス領域設定手段１８は例えばレジスタ等で構成する。プ
ログラマはあらかじめヒット率の測定領域を、アドレス
領域設定手段１８に設定した後、プログラムを開始す
る。
施例）におけるキャッシュメモリの構成を示すブロック
図である。図５において、１８はアドレス領域設定手
段、１９はこのアドレス領域設定手段１８に設定された
アドレス領域内にアクセスされたアドレスのデータが入
っているかどうかを判定し、入っていれば第１及び第２
のカウンタ１２，１４のカウントを許可し、そうでなけ
れば禁止するためのアドレス比較器である。他の部分
（ただし、後述のリプレース制御手段６を除く。）につ
いては第１の実施例と同じであるので省略する。アドレ
ス領域設定手段１８は例えばレジスタ等で構成する。プ
ログラマはあらかじめヒット率の測定領域を、アドレス
領域設定手段１８に設定した後、プログラムを開始す
る。
【００２０】図６はこの第４の発明の実施例（第４の実
施例）におけるキャッシュメモリの構成を示すブロック
図である。図６において、１６はミス時のリプレース量
のリプレース制御手段であり、他の部分は第１の実施例
と同じであるので省略する。またヒット率向上に対する
リプレース量の効果は、アプリケーションにより異な
る。データのアドレス連続性が高いアプリケーションプ
ログラムでは、そのリプレース量を増やすと高いキャッ
シュヒット率を得ることができるが、データのアドレス
が離散的であればそのリプレース量を増やしてもヒット
率は向上しない。したがってアプリケーションプログラ
ムごとに最適なリプレース量の設定が必要である。この
第４の実施例では第１及び第２の記憶手段１３，１５の
情報からヒット率を測定し、そのリプレース制御手段１
６によって最もキャッシュヒット率の高くなるようなリ
プレース量を求める。リプレース制御手段１６における
リプレース量の設定は、例えば、制御レジスタを用い
る。
施例）におけるキャッシュメモリの構成を示すブロック
図である。図６において、１６はミス時のリプレース量
のリプレース制御手段であり、他の部分は第１の実施例
と同じであるので省略する。またヒット率向上に対する
リプレース量の効果は、アプリケーションにより異な
る。データのアドレス連続性が高いアプリケーションプ
ログラムでは、そのリプレース量を増やすと高いキャッ
シュヒット率を得ることができるが、データのアドレス
が離散的であればそのリプレース量を増やしてもヒット
率は向上しない。したがってアプリケーションプログラ
ムごとに最適なリプレース量の設定が必要である。この
第４の実施例では第１及び第２の記憶手段１３，１５の
情報からヒット率を測定し、そのリプレース制御手段１
６によって最もキャッシュヒット率の高くなるようなリ
プレース量を求める。リプレース制御手段１６における
リプレース量の設定は、例えば、制御レジスタを用い
る。
【００２１】なお、図示していないが、キャッシュヒッ
ト数とキャッシュミス数のカウントを第１〜第４の実施
例のように各々独立したカウンタ及び記憶手段で構成せ
ず、カウンタをアップダウンカウンタで構成し、キャッ
シュヒット時にはアップカウント、キャッシュミス時に
はダウンカウントさせることにより、カウンタ及び記憶
手段は各々一つで実現できる。
ト数とキャッシュミス数のカウントを第１〜第４の実施
例のように各々独立したカウンタ及び記憶手段で構成せ
ず、カウンタをアップダウンカウンタで構成し、キャッ
シュヒット時にはアップカウント、キャッシュミス時に
はダウンカウントさせることにより、カウンタ及び記憶
手段は各々一つで実現できる。
【００２２】ところで上記説明では、カウント値の記憶
手段は各々一つであるが、これを複数設けて、例えばア
ドレス領域ごとに別々にキャッシュヒット数やキャッシ
ュミス数をカウントし記憶することも可能である。
手段は各々一つであるが、これを複数設けて、例えばア
ドレス領域ごとに別々にキャッシュヒット数やキャッシ
ュミス数をカウントし記憶することも可能である。
【００２３】
【発明の効果】この第１〜第４の発明は、以上説明した
ように構成されているので、以下に記載されるような効
果がある。
ように構成されているので、以下に記載されるような効
果がある。
【００２４】１）この第１の発明では、キャッシュヒッ
ト数、キャッシュミス数の第１及び第２のカウント手
段、第１及び第２の記憶手段を内蔵することによって、
ヒット率測定用の外部回路を不要とし、キャッシュヒッ
ト率の測定が容易である。
ト数、キャッシュミス数の第１及び第２のカウント手
段、第１及び第２の記憶手段を内蔵することによって、
ヒット率測定用の外部回路を不要とし、キャッシュヒッ
ト率の測定が容易である。
【００２５】２）この第２，第３の発明では、第１の発
明の効果に加えて、アプリケーション上キャッシュヒッ
ト率を高くする必要のあるプログラム中の任意の期間あ
るいは任意の箇所のキャッシュヒット率が容易に観測で
きる。
明の効果に加えて、アプリケーション上キャッシュヒッ
ト率を高くする必要のあるプログラム中の任意の期間あ
るいは任意の箇所のキャッシュヒット率が容易に観測で
きる。
【００２６】３）この第４の発明では、第１の発明の効
果に加えて、キャッシュヒット率の測定が容易なため、
アプリケーションプログラムごとに最適なレプレース量
の設定を短時間で行うことができる。
果に加えて、キャッシュヒット率の測定が容易なため、
アプリケーションプログラムごとに最適なレプレース量
の設定を短時間で行うことができる。
【図１】この第１の発明の実施例を示すブロック図であ
る。
る。
【図２】図１のキャッシュメモリ内の比較器及び制御部
内の信号生成部分を省細に示す回路図である。
内の信号生成部分を省細に示す回路図である。
【図３】図２の各部の動作を示す波形図である。
【図４】この第２の発明の実施例を示すブロック図であ
る。
る。
【図５】この第３の発明の実施例を示すブロック図であ
る。
る。
【図６】この第４の発明の実施例を示すブロック図であ
る。
る。
【図７】従来例を示すブロック図である。
１ キャッシュメモリ ２ 信号線 ３ バスインターフェース部 ４ ＴＡＧメモリ ５ エントリデコーダ ６ データメモリ ７ 比較器 ８ 制御部 ８Ａ 信号生成手段 ９ リプレース制御部 １０ （アドレスの）ＴＡＧ部 １１ （アドレスの）エントリ部 １２ 第１のカウンタ １３ 第１の記憶手段 １４ 第２のカウンタ １５ 第２の記憶手段 １６ リプレース制御手段 １７ カウント許可・禁止手段 １８ アドレス領域設定手段 １９ アドレス比較器
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年９月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 キャッシュメモリ
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、キャッシュヒット率
の測定が容易なキャッシュメモリに関する。
の測定が容易なキャッシュメモリに関する。
【０００２】
【従来の技術】図７は従来のダイレクトマッピング方式
のキャッシュメモリの構成を示すブロック図である。図
７において、１はキャッシュメモリ、２は信号線、３は
バスインターフェース部、４はＴＡＧメモリ、５はエン
トリデコーダ、６はデータメモリ、７は比較器、８は制
御部、９はリプレース制御部、１０，１１は各々メモリ
アドレスの中のＴＡＧ部とエントリ部である。
のキャッシュメモリの構成を示すブロック図である。図
７において、１はキャッシュメモリ、２は信号線、３は
バスインターフェース部、４はＴＡＧメモリ、５はエン
トリデコーダ、６はデータメモリ、７は比較器、８は制
御部、９はリプレース制御部、１０，１１は各々メモリ
アドレスの中のＴＡＧ部とエントリ部である。
【０００３】次に動作について説明する。キャッシュメ
モリ１は、ＴＡＧメモリ４、エントリデコーダ５、デー
タメモリ６によって、主メモリ（図示せず）のデータを
その主メモリのアドレスとともに記憶する。ＣＰＵ（図
示せず）がバス動作を開始するとキャッシュメモリ１は
バスインターフェース部３を介してＣＰＵの出力するア
ドレスを取り込み、このアドレスのエントリ部１１に対
応するデータをエントリデコーダ５によってデータメモ
リ６の中から選択する。一方、そのアドレスのＴＡＧ部
１０とＴＡＧメモリ４内に記憶しているＴＡＧを比較器
７によって比較し、同一のものがあれば制御部８によっ
て上記選択されているデータをデータメモリ６からバス
インターフェース部３を介して出力する。ＣＰＵはこの
データを取り込み、また主メモリへのアクセスは行わな
い。この一連の動作を一般にキャッシュヒットしたと言
う。また比較器７によって比較した結果、同一のものが
なければ、制御部８はデータを出力せず、この場合ＣＰ
Ｕは主メモリからデータをリードする。この一連の動作
を一般にキャッシュミスしたと言う。この時、キャッシ
ュメモリ１は、ＣＰＵの次のバス動作を停止させ、リプ
レース制御部９によってＣＰＵがリードしたデータとこ
れにアドレスの連続したデータをある決まった量（リプ
レース量）だけアドレスとともにリードし、すでにある
ものとの入れ替えを行い次のアクセスに備える。すなわ
ち、この動作は一般にアクセスされた近傍のデータが再
びアクセスされる可能性が高いからである。このことか
ら、キャッシュメモリにおけるキャッシュヒットの確率
がキャッシュヒット率と言い、通常高いことが望まれ
る。
モリ１は、ＴＡＧメモリ４、エントリデコーダ５、デー
タメモリ６によって、主メモリ（図示せず）のデータを
その主メモリのアドレスとともに記憶する。ＣＰＵ（図
示せず）がバス動作を開始するとキャッシュメモリ１は
バスインターフェース部３を介してＣＰＵの出力するア
ドレスを取り込み、このアドレスのエントリ部１１に対
応するデータをエントリデコーダ５によってデータメモ
リ６の中から選択する。一方、そのアドレスのＴＡＧ部
１０とＴＡＧメモリ４内に記憶しているＴＡＧを比較器
７によって比較し、同一のものがあれば制御部８によっ
て上記選択されているデータをデータメモリ６からバス
インターフェース部３を介して出力する。ＣＰＵはこの
データを取り込み、また主メモリへのアクセスは行わな
い。この一連の動作を一般にキャッシュヒットしたと言
う。また比較器７によって比較した結果、同一のものが
なければ、制御部８はデータを出力せず、この場合ＣＰ
Ｕは主メモリからデータをリードする。この一連の動作
を一般にキャッシュミスしたと言う。この時、キャッシ
ュメモリ１は、ＣＰＵの次のバス動作を停止させ、リプ
レース制御部９によってＣＰＵがリードしたデータとこ
れにアドレスの連続したデータをある決まった量（リプ
レース量）だけアドレスとともにリードし、すでにある
ものとの入れ替えを行い次のアクセスに備える。すなわ
ち、この動作は一般にアクセスされた近傍のデータが再
びアクセスされる可能性が高いからである。このことか
ら、キャッシュメモリにおけるキャッシュヒットの確率
がキャッシュヒット率と言い、通常高いことが望まれ
る。
【０００４】
【発明が解決しようとする課題】上記のように構成され
ている従来のキャッシュメモリは、キャッシュヒット率
が重要な性能指標であるにもかかわらず、その測定手段
を何等備えておらず、外部に測定用回路を追加するなど
して対処する必要があった。また、キャッシュヒット率
が容易に測定できないため、リプレース量調整手段を備
えているにもかかわらず有効に活用されていなかった。
ている従来のキャッシュメモリは、キャッシュヒット率
が重要な性能指標であるにもかかわらず、その測定手段
を何等備えておらず、外部に測定用回路を追加するなど
して対処する必要があった。また、キャッシュヒット率
が容易に測定できないため、リプレース量調整手段を備
えているにもかかわらず有効に活用されていなかった。
【０００５】この発明は、この様な問題を解決するため
になされたものであり、キャッシュヒット率の測定が容
易なキャッシュメモリを提供することを目的としてい
る。
になされたものであり、キャッシュヒット率の測定が容
易なキャッシュメモリを提供することを目的としてい
る。
【０００６】
【課題を解決するための手段】この第１の発明に係るキ
ャッシュメモリは、図１で示すように、主メモリのデー
タを記憶するデータメモリ６と、制御部８とを備え、上
記制御部によって、外部から要求されるデータが上記デ
ータメモリに存在すれば、キャッシュヒットとして上記
データを上記データメモリより読出して出力し、存在し
なければ、キャッシュミスとして主メモリよりこのデー
タを出力するようにしたキャッシュメモリにおいて、上
記キャッシュヒット及びキャッシュミスに対応したキャ
ッシュヒット信号及びキャッシュミス信号を生成する信
号生成手段８Ａと、上記キャッシュヒット信号及びキャ
ッシュミス信号にもとづいてキャッシュヒット数及びキ
ャッシュミス数をカウント手段（第１，第２のカウント
手段１２，１４）と、上記計算値を記憶する記憶手段
（第１，第２の記憶手段１３，１５）とを備えた。
ャッシュメモリは、図１で示すように、主メモリのデー
タを記憶するデータメモリ６と、制御部８とを備え、上
記制御部によって、外部から要求されるデータが上記デ
ータメモリに存在すれば、キャッシュヒットとして上記
データを上記データメモリより読出して出力し、存在し
なければ、キャッシュミスとして主メモリよりこのデー
タを出力するようにしたキャッシュメモリにおいて、上
記キャッシュヒット及びキャッシュミスに対応したキャ
ッシュヒット信号及びキャッシュミス信号を生成する信
号生成手段８Ａと、上記キャッシュヒット信号及びキャ
ッシュミス信号にもとづいてキャッシュヒット数及びキ
ャッシュミス数をカウント手段（第１，第２のカウント
手段１２，１４）と、上記計算値を記憶する記憶手段
（第１，第２の記憶手段１３，１５）とを備えた。
【０００７】この第２の発明に係るキャッシュメモリ
は、図４で示すように、上記カウント手段によるキャッ
シュヒット数及びキャッシュミス数の計数を許可又は禁
止させるカウント許可・禁止手段１７とを備えた。
は、図４で示すように、上記カウント手段によるキャッ
シュヒット数及びキャッシュミス数の計数を許可又は禁
止させるカウント許可・禁止手段１７とを備えた。
【０００８】この第３の発明に係るキャッシュメモリ
は、図５で示すように、上記カウント手段によるキャッ
シュヒット数及びキャッシュミス数の計数が許可された
アドレス領域に入っているか否かを判断するアドレス領
域判定手段（アドレス比較器１９）と、このアドレス領
域判定手段に上記アドレス領域を設定するアドレス領域
設定手段１８とを備えた。
は、図５で示すように、上記カウント手段によるキャッ
シュヒット数及びキャッシュミス数の計数が許可された
アドレス領域に入っているか否かを判断するアドレス領
域判定手段（アドレス比較器１９）と、このアドレス領
域判定手段に上記アドレス領域を設定するアドレス領域
設定手段１８とを備えた。
【０００９】この第４の発明に係るキャッシュメモリは
図６で示すように、データのリプレース量を制御するリ
プレース制御手段１６を備え、このリプレース制御手段
１６によって、上記記憶手段に記憶された上記計数値に
もとづいて、キャッシュヒットとキャッシュミスにもと
づくキャッシュヒット率を設定するようにした。
図６で示すように、データのリプレース量を制御するリ
プレース制御手段１６を備え、このリプレース制御手段
１６によって、上記記憶手段に記憶された上記計数値に
もとづいて、キャッシュヒットとキャッシュミスにもと
づくキャッシュヒット率を設定するようにした。
【００１０】
【作用】この第１の発明によるキャッシュメモリでは、
制御部８の信号生成手段８Ａにより、キャッシュヒット
及びキャッシュミスに対応したキャッシュヒット信号及
びキャッシュミス信号を出力する。カウント手段（第
１，第２のカウント手段１２，１４）は、上記キャッシ
ュヒット信号及びキャッシュミス信号にもとづいて、キ
ャッシュヒット数及びキャッシュミス数を計数し、これ
らの計数値を記憶手段（第１，第２の記憶手段１３，１
５）に記憶する。記憶されたキャッシュヒット数及びキ
ャッシュミス数の計数値は、ヒット率の算出等に使用さ
れる。
制御部８の信号生成手段８Ａにより、キャッシュヒット
及びキャッシュミスに対応したキャッシュヒット信号及
びキャッシュミス信号を出力する。カウント手段（第
１，第２のカウント手段１２，１４）は、上記キャッシ
ュヒット信号及びキャッシュミス信号にもとづいて、キ
ャッシュヒット数及びキャッシュミス数を計数し、これ
らの計数値を記憶手段（第１，第２の記憶手段１３，１
５）に記憶する。記憶されたキャッシュヒット数及びキ
ャッシュミス数の計数値は、ヒット率の算出等に使用さ
れる。
【００１１】この第２の発明によるキャッシュメモリ
は、カウント許可・禁止手段１７によって上記カウント
手段の計数を、一定の時間禁止したり、許可したりする
ことによって、ある時間（期間）におけるキャッシュヒ
ット数やキャッシュミス数をカウント手段に計数させ
る。
は、カウント許可・禁止手段１７によって上記カウント
手段の計数を、一定の時間禁止したり、許可したりする
ことによって、ある時間（期間）におけるキャッシュヒ
ット数やキャッシュミス数をカウント手段に計数させ
る。
【００１２】この第３の発明によるキャッシュメモリ
は、アドレス領域判定手段（アドレス比較器１９）とア
ドレス領域判定手段（アドレス領域設定手段１８）によ
って、所定のアドレス領域内のデータにおけるキャッシ
ュヒット数やキャッシュミス数を上記カウント手段に計
数させる。
は、アドレス領域判定手段（アドレス比較器１９）とア
ドレス領域判定手段（アドレス領域設定手段１８）によ
って、所定のアドレス領域内のデータにおけるキャッシ
ュヒット数やキャッシュミス数を上記カウント手段に計
数させる。
【００１３】この第４の発明によるキャッシュメモリ
は、上記カウント手段の計数値にもとづいて、リプレー
ス制御手段１６により、最もヒット率が高くなるように
リプレース量を決めて、そのリプレース量をリプレース
制御部９に設定する。
は、上記カウント手段の計数値にもとづいて、リプレー
ス制御手段１６により、最もヒット率が高くなるように
リプレース量を決めて、そのリプレース量をリプレース
制御部９に設定する。
【００１４】
【実施例】次に、この発明の実施例を図について説明す
る。図１はこの第１の発明の実施例（第１の実施例）に
おけるキャッシュメモリの構成を示すブロック図であ
る。なお、従来例の図７と同じ機能のものには同一符号
を用い、その構成の説明を省略する。図１において、８
Ａは信号生成手段、１２はキャッシュヒット数のカウン
ト手段としての第１のカウント手段、１３はキャッシュ
ヒット数のカウント値（計数値）の記憶手段としての第
１の記憶手段、１４はキャッシュミス数のカウント手段
としての第２のカウント手段、１５はキャッシュミス数
のカウント値の記憶手段としての第２の記憶手段であ
る。
る。図１はこの第１の発明の実施例（第１の実施例）に
おけるキャッシュメモリの構成を示すブロック図であ
る。なお、従来例の図７と同じ機能のものには同一符号
を用い、その構成の説明を省略する。図１において、８
Ａは信号生成手段、１２はキャッシュヒット数のカウン
ト手段としての第１のカウント手段、１３はキャッシュ
ヒット数のカウント値（計数値）の記憶手段としての第
１の記憶手段、１４はキャッシュミス数のカウント手段
としての第２のカウント手段、１５はキャッシュミス数
のカウント値の記憶手段としての第２の記憶手段であ
る。
【００１５】信号生成手段８Ａは、制御部８内に設けら
れており、外部から要求されるデータがデータメモリ６
に存在すればキャッシュヒットとして上記データをデー
タメモリ６より読出して出力し、またデータがデータメ
モリ６内に存在しなければ、キャッシュミスとして主メ
モリよりこのデータを出力するようにした。そしてキャ
ッシュヒットに対応したキャッシュヒット信号と、キャ
ッシュミスに対応したキャッシュミス信号とを第１のカ
ウント手段１２と第２のカウント手段１４とに出力す
る。第１及び第２のカウント手段１２，１４は、それぞ
れキャッシュヒット数及びキャッシュミス数をカウント
（計数）し、それぞれのカウント値を第１及び第２の記
憶手段に記憶する。第１及び第２のカウント手段１３，
１５は、それぞれのカウント値を記憶する。これらのカ
ウント値は、キャッシュヒット数やキャッシュミス数の
そのままのデータとして利用するか、それらのカウント
値をキャッシュヒット率の算出に利用する。
れており、外部から要求されるデータがデータメモリ６
に存在すればキャッシュヒットとして上記データをデー
タメモリ６より読出して出力し、またデータがデータメ
モリ６内に存在しなければ、キャッシュミスとして主メ
モリよりこのデータを出力するようにした。そしてキャ
ッシュヒットに対応したキャッシュヒット信号と、キャ
ッシュミスに対応したキャッシュミス信号とを第１のカ
ウント手段１２と第２のカウント手段１４とに出力す
る。第１及び第２のカウント手段１２，１４は、それぞ
れキャッシュヒット数及びキャッシュミス数をカウント
（計数）し、それぞれのカウント値を第１及び第２の記
憶手段に記憶する。第１及び第２のカウント手段１３，
１５は、それぞれのカウント値を記憶する。これらのカ
ウント値は、キャッシュヒット数やキャッシュミス数の
そのままのデータとして利用するか、それらのカウント
値をキャッシュヒット率の算出に利用する。
【００１６】図２は図１の比較器７と制御部８内のヒッ
ト信号、ミス信号生成部分（信号生成手段８Ａ）の詳細
な回路図であり、図３はそのタイミング図である。図２
において、７−１，７−２は入力の信号、７−３は出力
の信号、７ａ，８ａ〜８ｃは論理積ゲート、７ｂは排他
的論理和ゲート、８−１はキャッシュヒット信号、８−
２はキャッシュミス信号、８−３，８−４はこれらの信
号のもととなる信号である。また、図３において、
（Ａ）はバスサイクルのキャッシュヒット，Ｉ／Ｏアク
セス，キャッシュミス等のサイクルを示す波形図、
（Ｂ）は図２の比較器７内の信号７−３の波形図、
（Ｃ）〜（Ｆ）は信号８−１〜８−４の波形図である。
図２において、比較器７はＴＡＧのビット数分の排他的
論理和ゲート７ｂと論理積ゲート７ａで構成され、また
制御部８内のヒット信号、ミス信号生成部分は論理積ゲ
ート８ａ〜８ｃで構成されている。アクセスアドレスの
ＴＡＧ部１０からのビットごとの信号７−１によって対
応する排他的論理和ゲート７ｂの一方に入力され、ま
た、アクセスアドレスのエントリ部１１とエントリデコ
ーダ５によって選択されたＴＡＧメモリ４内のＴＡＧは
信号７−２によって対応する排他的論理和ゲート７ｂの
もう一方に入力される。排他的論理和ゲート７ｂでは各
ビットで比較を行い同一であれば０を同一でなければ１
を論理積ゲート７ａに出力する。論理積ゲート７ａはす
べての入力が０であれば１を出力する。つまりＴＡＧの
すべてのビットが一致すれば比較器７は１を出力する。
この信号は信号線７−３によって制御部８に出力され
る。制御部８内のヒット信号、ミス信号生成部分では制
御部８内で生成される、ＣＰＵがキャッシュメモリ１を
アクセスしていることを示す信号８−３とＣＰＵバスサ
イクルごとのタイミング信号８−４によって、ヒットパ
ルス８−１またはミスパルス８−２を出力する。
ト信号、ミス信号生成部分（信号生成手段８Ａ）の詳細
な回路図であり、図３はそのタイミング図である。図２
において、７−１，７−２は入力の信号、７−３は出力
の信号、７ａ，８ａ〜８ｃは論理積ゲート、７ｂは排他
的論理和ゲート、８−１はキャッシュヒット信号、８−
２はキャッシュミス信号、８−３，８−４はこれらの信
号のもととなる信号である。また、図３において、
（Ａ）はバスサイクルのキャッシュヒット，Ｉ／Ｏアク
セス，キャッシュミス等のサイクルを示す波形図、
（Ｂ）は図２の比較器７内の信号７−３の波形図、
（Ｃ）〜（Ｆ）は信号８−１〜８−４の波形図である。
図２において、比較器７はＴＡＧのビット数分の排他的
論理和ゲート７ｂと論理積ゲート７ａで構成され、また
制御部８内のヒット信号、ミス信号生成部分は論理積ゲ
ート８ａ〜８ｃで構成されている。アクセスアドレスの
ＴＡＧ部１０からのビットごとの信号７−１によって対
応する排他的論理和ゲート７ｂの一方に入力され、ま
た、アクセスアドレスのエントリ部１１とエントリデコ
ーダ５によって選択されたＴＡＧメモリ４内のＴＡＧは
信号７−２によって対応する排他的論理和ゲート７ｂの
もう一方に入力される。排他的論理和ゲート７ｂでは各
ビットで比較を行い同一であれば０を同一でなければ１
を論理積ゲート７ａに出力する。論理積ゲート７ａはす
べての入力が０であれば１を出力する。つまりＴＡＧの
すべてのビットが一致すれば比較器７は１を出力する。
この信号は信号線７−３によって制御部８に出力され
る。制御部８内のヒット信号、ミス信号生成部分では制
御部８内で生成される、ＣＰＵがキャッシュメモリ１を
アクセスしていることを示す信号８−３とＣＰＵバスサ
イクルごとのタイミング信号８−４によって、ヒットパ
ルス８−１またはミスパルス８−２を出力する。
【００１７】次にこの第１実施例の動作について説明す
る。アプリケーションプログラムの実行が開始され、キ
ャッシュメモリ１に起動がかかると、制御部８は信号生
成手段８Ａから従来例と同様にキャッシュヒット，キャ
ッシュミスに応じてそれぞれデータの出力あるいはリプ
レース動作を行っていくが、この時、同時にキャッシュ
ヒット時には第１のカウント手段１２に、キャッシュミ
ス時には第２のカウント手段１４にそれぞれキャッシュ
ヒット信号８−１、キャッシュミス信号８−２を送る。
この後、第１及び第２のカウント手段１２，１４はこれ
らのキャッシュヒット信号８−１、キャッシュミス信号
８−２をそれぞれカウントする。そして第１及び第２の
記憶手段１３，１５は第１及び第２のカウント手段１
２，１４でカウントされたカウント値を記憶する。ここ
で第１及び第２の記憶手段１３，１５の情報（キャッシ
ュヒット数，キャッシュミス数）を単に読出すか、読出
した後に除算を行いキャッシュヒット率を算出するかは
プログラマーの自由である。
る。アプリケーションプログラムの実行が開始され、キ
ャッシュメモリ１に起動がかかると、制御部８は信号生
成手段８Ａから従来例と同様にキャッシュヒット，キャ
ッシュミスに応じてそれぞれデータの出力あるいはリプ
レース動作を行っていくが、この時、同時にキャッシュ
ヒット時には第１のカウント手段１２に、キャッシュミ
ス時には第２のカウント手段１４にそれぞれキャッシュ
ヒット信号８−１、キャッシュミス信号８−２を送る。
この後、第１及び第２のカウント手段１２，１４はこれ
らのキャッシュヒット信号８−１、キャッシュミス信号
８−２をそれぞれカウントする。そして第１及び第２の
記憶手段１３，１５は第１及び第２のカウント手段１
２，１４でカウントされたカウント値を記憶する。ここ
で第１及び第２の記憶手段１３，１５の情報（キャッシ
ュヒット数，キャッシュミス数）を単に読出すか、読出
した後に除算を行いキャッシュヒット率を算出するかは
プログラマーの自由である。
【００１８】図４は、この第２の発明の実施例（第２の
実施例）におけるキャッシュメモリの構成を示すブロッ
ク図である。図４において、１７はカウント許可・禁止
手段であり、他の部分は（ただし、後述のリプレース制
御手段６を除く。）は第１の実施例と同じであるので省
略する。上記の第１の実施例では、第１及び第２のカウ
ント手段１２，１４によるカウントはキャッシュメモリ
１の起動で開始しプログラムの終了まで続くが、この第
２の実施例ではカウント許可・禁止手段１７を設け、こ
れを制御することによって必要とする時間のキャッシュ
ヒット率を測定する。例えば、このカウント許可・禁止
手段１７を制御レジスタで構成することによって、プロ
グラムの中の特定部分のキャッシュヒット率を求める。
実施例）におけるキャッシュメモリの構成を示すブロッ
ク図である。図４において、１７はカウント許可・禁止
手段であり、他の部分は（ただし、後述のリプレース制
御手段６を除く。）は第１の実施例と同じであるので省
略する。上記の第１の実施例では、第１及び第２のカウ
ント手段１２，１４によるカウントはキャッシュメモリ
１の起動で開始しプログラムの終了まで続くが、この第
２の実施例ではカウント許可・禁止手段１７を設け、こ
れを制御することによって必要とする時間のキャッシュ
ヒット率を測定する。例えば、このカウント許可・禁止
手段１７を制御レジスタで構成することによって、プロ
グラムの中の特定部分のキャッシュヒット率を求める。
【００１９】図５はこの第３の発明の実施例（第３の実
施例）におけるキャッシュメモリの構成を示すブロック
図である。図５において、１８はアドレス領域設定手
段、１９はこのアドレス領域設定手段１８に設定された
アドレス領域内にアクセスされたアドレスのデータが入
っているかどうかを判定し、入っていれば第１及び第２
のカウンタ１２，１４のカウントを許可し、そうでなけ
れば禁止するためのアドレス比較器である。他の部分
（ただし、後述のリプレース制御手段６を除く。）につ
いては第１の実施例と同じであるので省略する。アドレ
ス領域設定手段１８は例えばレジスタ等で構成する。プ
ログラマはあらかじめヒット率の測定領域を、アドレス
領域設定手段１８に設定した後、プログラムを開始す
る。
施例）におけるキャッシュメモリの構成を示すブロック
図である。図５において、１８はアドレス領域設定手
段、１９はこのアドレス領域設定手段１８に設定された
アドレス領域内にアクセスされたアドレスのデータが入
っているかどうかを判定し、入っていれば第１及び第２
のカウンタ１２，１４のカウントを許可し、そうでなけ
れば禁止するためのアドレス比較器である。他の部分
（ただし、後述のリプレース制御手段６を除く。）につ
いては第１の実施例と同じであるので省略する。アドレ
ス領域設定手段１８は例えばレジスタ等で構成する。プ
ログラマはあらかじめヒット率の測定領域を、アドレス
領域設定手段１８に設定した後、プログラムを開始す
る。
【００２０】図６はこの第４の発明の実施例（第４の実
施例）におけるキャッシュメモリの構成を示すブロック
図であり、実施例１に適用した場合を示している。図６
において、１６はミス時のリプレース量のリプレース制
御手段であり、他の部分は第１の実施例と同じであるの
で省略する。またヒット率向上に対するリプレース量の
効果は、アプリケーションにより異なる。データのアド
レス連続性が高いアプリケーションプログラムでは、そ
のリプレース量を増やすと高いキャッシュヒット率を得
ることができるが、データのアドレスが離散的であれば
そのリプレース量を増やしてもヒット率は向上しない。
したがってアプリケーションプログラムごとに最適なリ
プレース量の設定が必要である。この第４の実施例では
第１及び第２の記憶手段１３，１５の情報からヒット率
を測定し、そのリプレース制御手段１６によって最もキ
ャッシュヒット率の高くなるようなリプレース量を求め
る。リプレース制御手段１６におけるリプレース量の設
定は、例えば、制御レジスタを用いる。当実施例は実施
例２および３に適用しても基本的に同じである。
施例）におけるキャッシュメモリの構成を示すブロック
図であり、実施例１に適用した場合を示している。図６
において、１６はミス時のリプレース量のリプレース制
御手段であり、他の部分は第１の実施例と同じであるの
で省略する。またヒット率向上に対するリプレース量の
効果は、アプリケーションにより異なる。データのアド
レス連続性が高いアプリケーションプログラムでは、そ
のリプレース量を増やすと高いキャッシュヒット率を得
ることができるが、データのアドレスが離散的であれば
そのリプレース量を増やしてもヒット率は向上しない。
したがってアプリケーションプログラムごとに最適なリ
プレース量の設定が必要である。この第４の実施例では
第１及び第２の記憶手段１３，１５の情報からヒット率
を測定し、そのリプレース制御手段１６によって最もキ
ャッシュヒット率の高くなるようなリプレース量を求め
る。リプレース制御手段１６におけるリプレース量の設
定は、例えば、制御レジスタを用いる。当実施例は実施
例２および３に適用しても基本的に同じである。
【００２１】なお、図示していないが、キャッシュヒッ
ト数とキャッシュミス数のカウントを第１〜第４の実施
例のように各々独立したカウンタ及び記憶手段で構成せ
ず、カウンタをアップダウンカウンタで構成し、キャッ
シュヒット時にはアップカウント、キャッシュミス時に
はダウンカウントさせることにより、カウンタ及び記憶
手段は各々一つで実現できる。
ト数とキャッシュミス数のカウントを第１〜第４の実施
例のように各々独立したカウンタ及び記憶手段で構成せ
ず、カウンタをアップダウンカウンタで構成し、キャッ
シュヒット時にはアップカウント、キャッシュミス時に
はダウンカウントさせることにより、カウンタ及び記憶
手段は各々一つで実現できる。
【００２２】ところで上記説明では、カウント値の記憶
手段は各々一つであるが、これを複数設けて、例えばア
ドレス領域ごとに別々にキャッシュヒット数やキャッシ
ュミス数をカウントし記憶することも可能である。
手段は各々一つであるが、これを複数設けて、例えばア
ドレス領域ごとに別々にキャッシュヒット数やキャッシ
ュミス数をカウントし記憶することも可能である。
【００２３】
【発明の効果】この第１〜第４の発明は、以上説明した
ように構成されているので、以下に記載されるような効
果がある。
ように構成されているので、以下に記載されるような効
果がある。
【００２４】１）この第１の発明では、キャッシュヒッ
ト数、キャッシュミス数の第１及び第２のカウント手
段、第１及び第２の記憶手段を内蔵することによって、
ヒット率測定用の外部回路を不要とし、キャッシュヒッ
ト率の測定が容易である。
ト数、キャッシュミス数の第１及び第２のカウント手
段、第１及び第２の記憶手段を内蔵することによって、
ヒット率測定用の外部回路を不要とし、キャッシュヒッ
ト率の測定が容易である。
【００２５】２）この第２，第３の発明では、第１の発
明の効果に加えて、アプリケーション上キャッシュヒッ
ト率を高くする必要のあるプログラム中の任意の期間あ
るいは任意の箇所のキャッシュヒット率が容易に観測で
きる。
明の効果に加えて、アプリケーション上キャッシュヒッ
ト率を高くする必要のあるプログラム中の任意の期間あ
るいは任意の箇所のキャッシュヒット率が容易に観測で
きる。
【００２６】３）この第４の発明では、第１の発明の効
果に加えて、キャッシュヒット率の測定が容易なため、
アプリケーションプログラムごとに最適なレプレース量
の設定を短時間で行うことができる。
果に加えて、キャッシュヒット率の測定が容易なため、
アプリケーションプログラムごとに最適なレプレース量
の設定を短時間で行うことができる。
【図面の簡単な説明】
【図１】この第１の発明の実施例を示すブロック図であ
る。
る。
【図２】図１のキャッシュメモリ内の比較器及び制御部
内の信号生成部分を省細に示す回路図である。
内の信号生成部分を省細に示す回路図である。
【図３】図２の各部の動作を示す波形図である。
【図４】この第２の発明の実施例を示すブロック図であ
る。
る。
【図５】この第３の発明の実施例を示すブロック図であ
る。
る。
【図６】この第４の発明の実施例を示すブロック図であ
る。
る。
【図７】従来例を示すブロック図である。
【符号の説明】 １ キャッシュメモリ ２ 信号線 ３ バスインターフェース部 ４ ＴＡＧメモリ ５ エントリデコーダ ６ データメモリ ７ 比較器 ８ 制御部 ８Ａ 信号生成手段 ９ リプレース制御部 １０ （アドレスの）ＴＡＧ部 １１ （アドレスの）エントリ部 １２ 第１のカウンタ １３ 第１の記憶手段 １４ 第２のカウンタ １５ 第２の記憶手段 １６ リプレース制御手段 １７ カウント許可・禁止手段 １８ アドレス領域設定手段 １９ アドレス比較器
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
Claims (4)
- 【請求項１】 主メモリのデータを記憶するデータメモ
リと、制御部とを備え、上記制御部によって、外部から
要求されるデータが上記データメモリに存在すれば、キ
ャッシュヒットとして上記データを上記データメモリよ
り読出して出力し、存在しなければ、キャッシュミスと
して主メモリよりこのデータを出力するようにしたキャ
ッシュメモリにおいて、上記キャッシュヒット及びキャ
ッシュミスに対応したキャッシュヒット信号およびキャ
ッシュミス信号を生成する信号生成手段と、上記キャッ
シュヒット信号及びキャッシュミス信号にもとづいてキ
ャッシュヒット数及びキャッシュミス数を計数する計数
手段と、上記計数値を記憶する記憶手段とを備えたこと
を特徴とするキャッシュメモリ。 - 【請求項２】 上記カウンタ手段によるキャッシュヒッ
ト数及びキャッシュミス数の計数を許可又は禁止させる
カウント許可・禁止手段とを備えたことを特徴とする請
求項第１項記載のキャッシュメモリ。 - 【請求項３】 上記カウンタ手段によるキャッシュヒッ
ト数及びキャッシュミス数の計数が許可されたアドレス
領域に入っているか否かを判断するアドレス領域判定手
段と、このアドレス領域判定手段に上記アドレス領域に
上記アドレス領域を設定するアドレス領域設定手段とを
備えることを特徴とする請求項第１項記載のキャッシュ
メモリ。 - 【請求項４】 データのリプレース量を制御するリプレ
ース制御手段を備え、このリプレース制御手段によっ
て、上記記憶手段に記憶された上記計数値にもとづい
て、キャッシュヒットとキャッシュミスにもとづくキャ
ッシュヒット率を設定するようにした請求項第１項，第
２項又は第３項記載のキャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086066A JPH05250264A (ja) | 1992-03-09 | 1992-03-09 | キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086066A JPH05250264A (ja) | 1992-03-09 | 1992-03-09 | キャッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250264A true JPH05250264A (ja) | 1993-09-28 |
Family
ID=13876332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4086066A Pending JPH05250264A (ja) | 1992-03-09 | 1992-03-09 | キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250264A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007206806A (ja) * | 2006-01-31 | 2007-08-16 | Matsushita Electric Ind Co Ltd | キャッシュ観測装置、プロセッサの解析方法およびキャッシュメモリ |
| JP2011048413A (ja) * | 2009-08-25 | 2011-03-10 | Fujitsu Ltd | 記録装置、記録方法、及び記録プログラム |
-
1992
- 1992-03-09 JP JP4086066A patent/JPH05250264A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007206806A (ja) * | 2006-01-31 | 2007-08-16 | Matsushita Electric Ind Co Ltd | キャッシュ観測装置、プロセッサの解析方法およびキャッシュメモリ |
| JP2011048413A (ja) * | 2009-08-25 | 2011-03-10 | Fujitsu Ltd | 記録装置、記録方法、及び記録プログラム |
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