KR970049431A - 멀티프로세서 시스템의 캐쉬(Cache) 응집 프로토콜 처리 방법 - Google Patents

멀티프로세서 시스템의 캐쉬(Cache) 응집 프로토콜 처리 방법 Download PDF

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Abstract

본 발명은 멀티 프로세서 시스템에서 캐쉬(Cache) 응집 프로토콜에 관한 것으로, 프로세서가 데이타 호출시 발생하는 의사 주기(Dummy Cycle)을 제거함으로서 시스템의 실행 능력을 향상시키고자 하는 것이다. 이와 같은 목적은 제1프로세서에서 어드레스를 구동하여 비교기에서 캐쉬(Cache)에 프로세서가 원하는 소스가 있는지를 판단하는 제1과정과, 캐쉬(Cache) 히트(태그 매치)일 경우 캐쉬(Cache)에 리드(Read), 라이트(Write)하는 제2과정과, 캐쉬(Cache) 미스(태그 미스매치)일 경우 시스템 버스를 통하여 메모리에 접근하여 메모리로부터 캐쉬(Cache)로 리드(Read),라이트(Write)하는 과정에서 다른 프로세서가 같은 어드레스로 접근하였을 경우 스누프 콘트롤러(SC)로 제어하는 제3과정으로 이루어진 것을 특징으로 하는 멀티프로세서 시스템의 캐쉬(Cache) 응집 프로토콜 처리 방법으로 이루어짐으로서 달성된다.

Description

멀티프로세서 시스템의 캐쉬(Cache) 응집 프로토콜 처리 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 종래 멀티 프로세서 시스템 캐쉬(Cache)의 리드(Read) 동작 신호 흐름도,
제4도는 본 발명의 멀티프로세서 시스템의 캐쉬(Cache) 응집 프로토콜의 상세 블록도,
제5도는 본 발명의 멀티 프로세서 시스템의 캐쉬(Cache) 응집 프로토콜 수행의 신호 흐름도.

Claims (3)

  1. 제1프로세서에서 어드레스를 구동하여 비교기에서 캐쉬(Cache)에 프로세서가 원하는 소스가 있는지를 판단하는 제1과정과, 캐쉬(Cache) 히트(태그 매치)일 경우 캐쉬(Cache)에 리드(Read), 라이트(Write)하는 제2과정과, 캐쉬(Cache) 미스(태그 미스매치)일 경우 시스템 버스를 통하여 메모리에 접근하여 메모리로부터 캐쉬 (Cache)로 리드(Read),라이트(Write)하는 과정에서 다른 프로세서가 같은 어드레스로 접근하였을 경우 스누프 콘트롤러(SC)로 제어하는 제3과정으로 이루어진 것을 특징으로 하는 멀티프로세서 시스템의 캐쉬(Cache) 응집 프로토콜 처리 방법.
  2. 제1항에 있어서, 상기 캐쉬(Cache)히트(Hit)시 처리과정은 캐쉬(Cache)에서 데이타를 읽어들이는 단계와, 라이트(Write)일 경우 캐쉬(Cache)의 상태를 D(Dirty)로 변경하는 단계와, 캐쉬(Cache)에 라이트(Write)하는 단계로 이루어진 것을 특징으로 하는 멀티프로세서 시스템의 캐쉬(Cache) 응집 프로토콜 처리방법.
  3. 제1항에 있어서, 상기 캐쉬(Cache) 미스(Miss)시 처리과정은 시스템 버스를 통하여 메모리에 접근하는 단계와, 상기 단계에서 제1프로세서의 스누프 컨트롤러 (SC)가 시스템 버스를 지켜보고 있다가 다른 프로세서가 데이타 호출을 위하여 구동한 어드레스가 자기가 구동한 어드레스와 동일한 경우 스낵 신호를 발생하여 다른 프로세서가 재시도 하도록 하고 리드(Read) 동작일 경우에는 스낵 신호를 동하여 다른 프로세서가 재시도를 하도록 하는 것이 아니라 공유신호를 발새하여 동일한 어드레스에 있는 데이타를 공유하도록 하고, 라이트(Write) 동작일 경우에만 스낵 신호를 구동하여 다른 프로세서가 재시도를 하도록 하는 단계와, 프로세서의 요구가 리드(Read)동작인지 라이트(Write) 동작인지를 판단하는 단계와, 리드(Read) 동작일 경우 알에프알(RFR)동작으로 메모리에서 캐쉬(Cache)로 데이타를 가져오는 단계와, 캐쉬(Cache) 스테이트를 S, V로 변경시키는 단계(S10)과, 라이트(Write) 동작일 경우 알에프더블류(RFW) 동작으로 메모리에서 캐쉬(Cache)로 데이타를 가져오는 단계와, 캐쉬(Cache)의 스테이트를 D(Dummy)로 변경하는 단계로 이루어진 것을 특징으로 하는 멀티프로세서 시스템의 캐쉬(Cache) 응집 프로토콜 처리방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100430561B1 (ko) * 2000-12-27 2004-05-10 주식회사 케이티 엑티브 네트워크 환경에서 웹 서버와 웹 캐쉬 서버간데이터 일치성 유지 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1229240B (it) * 1989-05-08 1991-07-26 Bull Hn Information Syst Memoria tampone e relativo protocollo di consistenza dati.
US5335335A (en) * 1991-08-30 1994-08-02 Compaq Computer Corporation Multiprocessor cache snoop access protocol wherein snoop means performs snooping operations after host bus cycle completion and delays subsequent host bus cycles until snooping operations are completed
EP0568231B1 (en) * 1992-04-29 1999-03-10 Sun Microsystems, Inc. Methods and apparatus for providing multiple outstanding operations in a cache consistent multiple processor computer system
KR960009659B1 (ko) * 1994-04-11 1996-07-23 김광호 멀티프로세서 시스템의 스누프회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100430561B1 (ko) * 2000-12-27 2004-05-10 주식회사 케이티 엑티브 네트워크 환경에서 웹 서버와 웹 캐쉬 서버간데이터 일치성 유지 방법

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