KR950020228A - 다중 프로세서 시스템의 메모리에 사용된 다단 입력큐의 제어방법 - Google Patents

다중 프로세서 시스템의 메모리에 사용된 다단 입력큐의 제어방법 Download PDF

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KR950020228A
KR950020228A KR1019930029351A KR930029351A KR950020228A KR 950020228 A KR950020228 A KR 950020228A KR 1019930029351 A KR1019930029351 A KR 1019930029351A KR 930029351 A KR930029351 A KR 930029351A KR 950020228 A KR950020228 A KR 950020228A
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박남진
한우종
윤석한
박경
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양승택
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox

Abstract

본 발명은 공유버스를 사용하는 다중 프로세서 시스템(multiprocessor system)의 메모리에 사용되는 다단 입력큐를 제어하는 방법에 관한 것으로, 버스를 기반으로 하는 다중 프로세서 시스템에서 다단으로 구성되는 메모리 장치(제2도)의 입력큐(4s, 5s, 6s)에 무효화될 정보가 입력되지 않게 하거나 이미 입력된 불필요한 정보를 무효화 할 수 있는 방법을 제공하여 메모리 시스템(1m,2m, …,nm)의 응답속도를 빠르게 하는 입력큐의 제어방법을 제공하는 것이다.

Description

다중 프로세서 시스템의 메모리에 사용된 다단 입력큐의 제어방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 공유버스를 사용하는 다중 프로세서 시스템의 구성도,
제2도는 큐를 사용한 메모리 시스템의 구성도.

Claims (1)

  1. 요청기들의 메모리 요청 요구(읽기, 단일쓰기, 블록쓰기)를 나타내는 버스 사의 정보 A-BUS*와 D-BUS*를 받는 버스 인터페이스(1s)와, 이 버스 인터페이스(1s)를 통해 들어온 어드레스와 데이터의 패리티를 검사하는 패리티검사기(2s)와, 패리티 검사의 결과에 따라서 다단 어드레스 큐(4s)와 다단 데이터 큐(5s) 및 정보 입력 큐(6s)에 각각 어드레스와 데이터와 ERR-cnt의 정보를 입력할 것인지를 제어하는 DRAM제어기(8s)를 포함하는 메모리장치를 갖고, 파이프 라인 프로토콜 버스를 기반으로 하는 다중처리기 시스템에서 상기 다단 입력 큐들을 제어하는 방법에 있어서, 무효화될 정보를 입력큐에 입력되지 않게 하거나 이미 입력된 불필요한 정보를 무효화시켜 상기 메모리 장치의 응답속도를 향상시키는 것을 특징으로 하는 다중 프로세서 시스템의 메모리에 사용된 다단 입력큐의 제어방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930029351A 1993-12-23 1993-12-23 다중 프로세서 시스템의 메모리에 사용된 다단 입력 큐의 제어 방법 KR0119905B1 (ko)

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