KR960014136B1 - 리프레쉬 사이클 발생 장치 - Google Patents

Abstract

내용 없음.

Description

리프레쉬 사이클 발생 장치

제1도는 메인 메모리 리프레쉬 시스템 로직의 블록 구성도.

제2도는 1MEG x 4 비트 패스트 페이지 로드 DRAM의 기능 블록구성도.

제3도는 본 발명의 실시예를 나타내는 상세 구성도.

* 도면의 주요부분에 대한 부호의 설명

31 : CPU 싸이클 탐색부 32 : 2레벨 캐쉬 히트 검출부

33 : 홀드 및 버스 조정부 34 : 리프레쉬 제어부

35 : DRAM 제어부 36 : 시스템 버스 제어부

본 발명은 마이크로 프로세서(microprocessor)의 메인 메모리(main memory )인 DRAM(Dynamic RAM)의 리프레쉬(refresh) 신호를 발생하기 위한 리프레쉬 싸이클 발생 장치에 관한 것이다.

오늘날 반도체의 급속한 발달로 개인용 컴퓨터(PC) 급에서도 마이크로 프로세서의 처리속도가 매우 빠르게 향상되고 있으며, 데이터 억세스 속도 또한 비약적으로 발달하여 15~25nS대에서 32비트 또는 64비트 데이터처리가 가능해짐에 따라 시스템 설계측면에서 고속 프로세서의 성능을 유지하면서 사용자에게 충분한 메모리를 제공한다는 것이 점차 어려워지고 있는 실정이다.

따라서 프로세서의 데이터 억세스 속도를 만족하면서 리프레쉬가 필요없는 SRAM(Static RAM)이 고려되었지만 현재까지는 SRAM은 DRAM에 비하여 가격이 다소 비싸면서도 그 크기에 비해 저장용량이 작아 시스템에서 차지하는 면적 또한 많이 요구하기 때문에 고속 시스템에서 메모리 인터페이스에 대한 연구의 필요성이 대두되었다.

메모리 인터페이스에 대한 연구의 결과로 페이지 모드 메모리 인터페이스 테크놀러지(Page Mode Memory Interface Technology), 뱅크 인터리브드 메모리 인터페이스 테크놀러지(Bank Interleaved Memory Interface Technology)가 개발되었으며, 메모리를 좀더 효율적으로 사용하기 위하여 리맵핑(Remapping), 섀도우(Shadow) RAM 테크놀러지의 개발과 더불어, 프로세서 억세스 속도에 비해 너무 떨어지는 메인 메모리(DRAM)의 억세스 속도를 해결하기 위한 방법으로 캐쉬 메모리 기술(Cache Memory Technology)가 개발되었다.

캐쉬 메모리 기술은 프로세서와 메인 메모리(DRAM) 사이에 고속 SRAM을 위치시켜 프로세서가 메인 메모리를 억세스하고자 할 때 캐쉬 메모리에 메인 메모리와 같은 내용의 데이터가 있다면 메인 메모리 대신 캐쉬 메모리에서 초고속으로 프로세서에 에이터를 전달하는 버퍼의 개념으로 설계된 것으로 이미 상용화되어 널리 사용되고 있다.

대표적인 예로 현재 디자인되는 PC/AT 호환 시스템에서 대부분의 프로세서가 내부접속 캐쉬를 내장하고 있으며, 2레벨의 캐쉬 메모리를 구현하고 있는데, 상기 2레벨 캐쉬 메모리는 휘발성이기 때문에 리프레쉬를 주기적으로 시켜 주어야 하는 DRAM과 프로세서 사이에 SRAM을 위치시켜 프로세서가 억세스 하려고 하는 데이터가 SRAM에 있다면 프로세서가 SRAM을 억세스 하도록 하여 전체적인 시스템 향상을 도모할 수 있지만, 속도가 빠르고 리프레쉬가 필요없는 SRAM의 경우는 전제한 바와 같이 용량이 작고 값이 비싸기 때문에 메인 메모리 전체를 SRAM으로 구현하기에는 많은 비용을 요구한다.

한편, 프로세서가 억세스하려는 데이터가 캐쉬 메모리에 있을 확률(Cache Hit Rate; 이하, '캐쉬 히트율'이라함)은 프로세서가 내부 접속 캐쉬 또는 2레벨 캐쉬가 구현되어 있는 시스템에서 캐쉬 히트율은 일반적으로 80% 이상이 된다.

그래서 프로세서가 어떤 응용 프로그램을 수행할 때 대부분의 데이타는 리프레쉬를 주기적으로 시켜주어야하는 DRAM이 아닌 SRAM에서 억세스하게 된다.

하지만 이 경우 현재 사용되고 있는 리프레쉬 방법을 사용한다면 DRAM은 항상 일정한 주기로 리프레쉬 싸이클을 수행해야 하므로 프로세서가 억세스하려고 하는 데이터가 캐쉬 히트일지라도 DRAM 리프레쉬 싸이클 동안은 프로세서가 홀드 상태가 되어 시스템의 성능이 크게 저하되는 등의 문제점이 있었다.

상기한 PC/AT 호환 시스템에서 사용하고 있는 DRAM 리프레쉬 방법에 대해, 일반적인 메인 메모리 리프레쉬 요구 신호 발생에 관련된 시스템 로직의 간략하게 메모리 리프레쉬 요구 신호 발생에 관련된 시스템 로직의 간략하게 나타낸 제1도와 1MEG x 4 비트 패스트 패이지 모드 DRAM의 기능 블록 구성도인 제2도를 참조하여 설명하면 다음과 같다.

PC/AT 호환 시스템에서는 메인 메모리(DRAM)의 데이터를 보존하기 위하여 메모리 셀의 각각의 열에 대하여 15㎲마다 한번씩 리프레쉬를 해주어야 한다.

따라서 메인 메모리(DRAM)의 리프레쉬 싸이클을 요구하는 프로그래머블 인터벌 타이머(1)의 카운터(리프레쉬 요구, 1a)는 클럭 14.31818MKHz를 입력으로 받아 12분주하여 1.193MHz를 클럭 소스로 하여 15㎲마다 시스템에 대하여 메모리 리프레쉬 요구 신호를 발생한다.

상기 카운터(la)에서 리프레쉬 요구 신호를 발생하면 리프레쉬 제어부()는 리프레쉬 요구 신호가 발생했음을 홀드 중재부(3)에 알리고 홀드 중재부(3)는 리프레쉬 싸이클(cycle) 수행을 위하여 프로세서(도면에 도시하지 않았음)에 홀드 요구 신호(HOLD)를 전송한다.

프로세서는 홀드 중재부(3)로부터 홀드 요구 신호를 수신하면 현재 수행중인 작업(cycle)을 완료한 후에 프로세서 홀드 요구 신호의 인지를 응답하는 홀드 요구 응답 신호(HLDA)를 리프레쉬 제어부(2)에 응답하고, 리프레쉬 제어부(2)는 홀드 요구 응답 신호가 전송되어 오면 버스 제어부(4)에 리프레쉬 싸이클 수행을 위한 버스 제어를 요구하는 한편 DRAM 제어부(5)에 리프레쉬 싸이클 수행을 요구한다.

따라서 버스 제어부(4)는 리프레쉬 싸이클 수행을 위한 시스템(리프레쉬) 버스 싸이클을 제어하고, DRAM제어부(5)는 어드레스 디코더(6)에 의해 디코딩된 CPU의 어드레스를 멀티플렉싱(multiplexing)하여 메모리 어드레스를 출력한다.

또한 상기 DRAM 제어부(5)는 리프레쉬 싸이클 수행(이하의 설명은, RAS 온리 리프레쉬 ; 리프레쉬 방법중 하나) 위한 행 어드레스 스트로브 신호(RAS) 및 리드(OE) 신호를 발생하여 행 어드레스 스트로브 신호의 제어에 의해 리프레쉬 제어부 내부의 리프레쉬 카운터로부터 메모리 어드레스 버스를 통하여 DRAM의 행어드레스 버퍼에 전달되어 리프레쉬 동작이 이루어 지게 된다.

그러나 상기한 종래 기술의 리프레쉬 방법은 DRAM 리프레쉬 싸이클이 15㎲마다 한번씩 발생할 때마다, 프로세서가 유휴상태 혹은 홀드상태이기 때문에 고속 시스템의 성능을 크게 저하시킨다.

즉, 메인 메모리를 DRAM을 사용하여 인터페이스할 경우, DRAM은 SRAM과는 달리 휘발성이기 때문에 DRAM의 내용을 보존하기 위해서는 항시 일정한 주기로 메모리셀의 내용을 리프레쉬 해주어야 하는 외부 로직이 필요하게 되고, 메모리셀을 리프레쉬하는 일반적인 방법은 프로세서를 홀드시키고 메모리 리프레쉬 싸이클을 수행하기 때문에, 항상 주기적으로 수행해야 하는 메모리 리프레쉬 싸이클은 고속 시스템의 성능을 크게 저하시킬 수 있는 문제점을 안고 있는 것이다.

상기 종래 기술에 대한 제반 문제점을 해결하기 위하여 안출된 본 발명은, 새로운 방법의 리프레쉬 방법을 도입하여 프로세서 싸이클과 메모리 리프레쉬 싸이클을 분리하여 부분적이고 독립적으로 각각의 싸이클을 수행하게끔 함으로써 고속시스템에서 시스템 전체의 성능을 개선할 수 있는 리프레쉬 싸이클 발생 장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 새로운 버스 싸이클이 시작될 때마다 현재 CPU의 상태와 버스 싸이클의 상태를 체크하는 CPU 싸이클 탐색수단(31), CPU 동작 싸이클이 시작될 때마다 캐쉬 히트를 체크하는 2레벨 캐쉬 히트 검출수단(32), 상기 CPU 싸이클 탐색부(31) 및 2레벨 캐쉬 히트 검출부(32)의 출력을 수신하여 CPU의 현재 상태와 캐쉬 히트 상태에 따라 호스트 버스 싸이클과 시스템 버스 싸이클이 독립적으로 수행되도록 제어하는 CPU 홀드 및 버스 조정 수단(33), 리프레쉬 요구 신호를 수신하면 상기 CPU 홀드 및 버스 조정부(33)에 리프레쉬 요구 신호가 입력되었음을 알리고 리프레쉬 싸이클 수행 준비가 완료되면 리프레쉬 싸이클을 수행을 제어한후 리프레쉬 싸이클의 수행이 완료되면 상기 CPU 홀드 및 버스 조정부(33)에 리프레쉬 싸이클의 완료를 알려주는 리프레쉬 제어수단(34), 상기 CPU 홀드 및 버스 조정 수단(33)으로부터 리프레쉬 싸이클 수행을 위한 버스 제어 요구 신호를 수신하면 CPU의 현재 상태와 캐쉬 히트 상태에 따라 호스트 버스 싸이클과 시스템 버스 싸이클이 독립적으로 수행되도록 제어하는 버스 제어 수단(36), 리프레쉬 싸이클 수행을 위한 리프레쉬 메모리 어드레스나 리프레쉬 카운트값과 리프레쉬 싸이클 수행을 위한 어드레스 스트로브 신호를 발생하는 DRAM 제어 수단(37)을 구비하여 구성함을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

일반적으로 486 CPU등과 같이 내부 접속 캐쉬를 사용하는 시스템이나 2레벨 캐쉬를 사용하는 시스템에서 CPU가 억세스하려고 하는 데이터가 메인 메모리(DRAM)과 캐쉬 메모리(SRAM)에 동시에 있을 확률(캐쉬 히트용)이 80% 이상이라고 할 때, 메모리에 대한 CPU의 데이터 억세스가 캐쉬 읽기/쓰기 히트라면(CPU가 메인 메모(DRAM)를 억세스하지 않고도 실행이 가능할 때), 시스템이 리프레쉬 싸이클을 수행하기 위하여 CPU에 대한 홀드 요구 신호(HOLD)를 발생하지 않고(또는, CPU를 대기 상태로 하지않고), 호스트 싸이클(CPU와 2레벨 캐쉬 같은 CPU 로컬 버스를 사용하는 호스트 서브 시스템)과 시스템 싸이클(CPU 싸이클에 의하여 발생 되어 시스템 코어칩(Corechip)에 의해 제어되는 호스트 싸이클을 제외한 싸이클)을 독립시켜 호스트 싸이클을 수행하면서 시스템 싸이클은 호스트 싸이클의 수행에 관계없이 메인 메모리(DRAM) 리프레쉬 싸이클을 수행하도록 하여 같은 환경내에서 효율적인 리프레쉬 싸이클을 수행할 수 있을 것이다.

이에 대해 본 발명의 실시예를 나타내는 제3도를 참조하여 상세히 설명한다.

도면에 도시한 바와 같이 본 발명은 버스 중재 신호를 수신하여 새로운 버스 싸이클이 시작될 때마다 현재 CPU의 상태와 버스 싸이클의 상태를 체크하는 CPU싸이클 탐색부(31), 상기 CPU 싸이클 탐색부(31)에 의해 CPU 동작 싸이클의 시작이 검출되면 CPU 인터널(internal) 캐쉬와 2레벨 캐쉬(도면에 도시하지 않았음)의 테크(tag) 어드레스를 검출하여 캐쉬 히트를 체크하는 2레벨 캐쉬 히트 검출부(32), 상기 CPU 싸이클 탐색부(31) 및 2레벨 캐쉬 히트 검출부(32)의 출력을 수신하여 CPU의 현재 상태와 캐쉬 히트 상태에 따라 호스트 버스 싸이클과 시스템 버스 싸이클이 독립적으로 수행되도록 하여 CPU 작업과 메인 메모리 리프레쉬 작업이 동시에 수행되도록 하거나, CPU의 작업과 메인 메모리 프로레쉬 작업중 현재 실행중인 작업 완료후에 나머지 작업이 수행될 수 있도록 제어하는 CPU 홀드 및 버스 조정부(33), 리프레쉬 요구 신호를 수신하면 상기 CPU 홀드 및 버스 조정부(33)에 리프레쉬 요구 신호가 입력되었음을 알리고 리프레쉬 싸이클 수행 준비가 완료되면 리프레쉬 싸이클 수행을 제어한 후 리프레쉬 싸이클의 수행이 완료되면 상기 CPU 홀드 및 버스 조정부(33)에 리프레쉬 싸이클의 완료를 알려주는 리프레쉬 제어부(34), 상기 CPU 홀드 및 버스 조정부(33)로부터 리프레쉬 싸이클 수행을 위한 버스 제어 요구 신호를 수신하면 CPU의 현재 상태와 캐쉬 히트 상태에 따라 호스트 버스 싸이클과 시스템 버스 싸이클이 독립적으로 수행되도록 하거나, 현재 실행 중인 시스템 버스 싸이클을 완료한 다음 리프레쉬 싸이클이 수행되도록 버스 싸이클을 제어하는 버스 제어부(36), CPU의 어드레스를 멀티플렉싱(multipexing)하여 리프레쉬 메모리 어드레스, 리프레쉬 카운트값과 리프레쉬 싸이클 수행을 위한 어드레스 스트로브 신호를 발생하는 DRAM 제어부(37)로 구성된다.

상기와 같이 구성된 본 발명의 실시예에 대한 동작 설명은 다음과 같다.

CPU 싸이클 탐색부(31)는 버스 중재 신호를 수신하여 새로운 버스 싸이클이 시작될 때마다 현재 CPU의 상태와 버스 싸이클의 상태를 체크하여 체크 결과를 상기 2레벨 캐쉬 히트 검출부(32)와 CPU 홀드 및 버스 조정부(33)에 전송하고 2레벨 캐쉬 히트 검출부(32)는 CPU 싸이클 탐색부(31)의 신호를 수신하여 CPU 동작 싸이클이 시작될 때마다 CPU 인터널 캐쉬의 상태와 2레벨 캐쉬의 테크(tag) 어드레스를 검출하여 캐쉬 히트를 체크한다.

즉 새로운 버스 싸이클이 시작될 때마다 체크된 CPU의 상태와 캐쉬 히트 상태를 이용하여 메인 메모리(DRAM)의 데이터를 보존하기 위하여 DRAM 리프레쉬 싸이클을 수행하려고 할 때, 먼저 CPU가 휴지 상태인지, 또는 시스템 버스 싸이클을 동반한 작업을 수행하고 있는 중인지를 체크하고 CPU 내부 접속 캐쉬, 2레벨 캐쉬가 캐쉬 히트 상태인지 또는 캐쉬 미스(miss) 상태인지를 체크하는 것이다.

상기 2레벨 캐쉬 히트 검출부(32)는 CPU 버스 싸이클 정의 신호(Difinition Signal)와 버스 싸이클 제어신호, 그리고 2레벨 캐쉬와 관련된 일부 신호를 사용하여 간단히 디자인 가능한 것으로, 현재의 CPU 상태와 캐쉬 히트 상태를 체크함으로써 CPU, 2레벨 캐쉬로 구성되는 호스트 서브시스템 싸이클과 CPU의 동작에 의하여 발생되어 시스템 제어로직에 의하여 동작하는 시스템 싸이클이 독립적으로 수행할 수 있을 지를 결정할 수 있게 된다.

상기와 같이 동작되고 있는 도중에 메인 메모리(DRAM) 리프레쉬를 위하여 15㎲, 또는 64㎲마다 리프레쉬 요구 신호가 발생되면 상기 CPU홀드 및 버스 조정부(33)는 CPU 싸이클 탐색부(31)와 2레벨 캐쉬 검출부(32)로부터 새로운 CPU 싸이클이 수행될 때마다 현재 클럭 또는 바로 다음 클럭에서 CPU의 상태와 캐쉬 히트 상태에 따라 리프레쉬 방법을 결정한다.

즉, CPU 싸이클이 시스템 버스 싸이클을 동반하거나 캐쉬 미스라면, CPU는 현재 명령을 수행하기 위하여 메인 메모리(DRAM)를 억세스하거나 시스템 버스 싸이클을 발생해야 하므로 상기 CPU 홀드 및 버스 조정부(33)는 종래와 마찬가지로 CPU를 홀드시킨후 리프레쉬 싸이클 동작을 수행하도록 제어한다.

그러나 CPU가 휴지 상태이거나, 캐쉬 히트 상태라면, 이 상태에서 CPU는 메인 메모리(DRAM)의 억세스 없이도 현재 싸이클을 수행할 수 있으므로 CPU 홀드 및 버스 조정부(33)는 버스 싸이클 발생을 위하여 시스템 버스 제어부(36)로 하여금 호스트 버스 싸이클과 시스템 버스 싸이클이 독립적으로 수행 되도록 한다.

따라서 CPU는 호스트 버스를 사용하여 CPU 자체의 동작을 수행하고, 메인 메모리(DRAM) 리프레쉬 싸이클은 시스템 버스에 의해 수행된다.

시스템 버스 제어부(36)는 상기 CPU 홀드 및 버스 조정부(33)로부터 리프레쉬 싸이클 수행을 위한 버스 제어 요구 신호를 수신하면 현재 실행 중인 시스템 버스 싸이클을 완료한 후 리프레쉬 싸이클의 수행을 위해 준비하고 준비가 완료되면 준비 완료 신호를 CPU 홀드 및 버스 조정부(33)에 전송하는 한편 리프레쉬 제어부(34)와 DRAM 제어부(35)에는 리프레쉬 싸이클 수행 신호를 전송한다.

CPU 홀드 및 버스 조정부(33)는 시스템 버스 제어부(36)로부터 리프레쉬 준비 완료 신호를 수신하면 모든 시스템 로직이 리프레쉬 싸이클을 수행할 준비가 완료되었다고 인식하고 리프레쉬 제어부(34)에 DRAM 리프레쉬의 수행 신호를 전송한다.

따라서 상기 DRAM 제어부(37)는 CPU의 어드레스를 멀티플렉싱(multiplexing)하여 리프레쉬 메모리 어드레스나 리프레쉬 카운트 값과 리프레쉬 싸이클 수행을 위한 어드레스 스트로브 신호를 발생하여 이를 출력하고 상기 리프레쉬 제어부(34)에 의해 리프레쉬 작업이 이루어진다.

한편, 리프레쉬 싸이클 수행 도중 CPU 동작에서 캐쉬 미스가 발생하거나 시스템 싸이클을 수행해야 하는 명령이 입력되면 CPU 홀드 및 버스 조정부(33)는 상기 CPU에 현재 시스템 싸이클이 리프레쉬 싸이클의 수행 중임을 알리고 리프레쉬 싸이클이 완료될 때까지 CPU가 대기하도록 한다.

DRAM 리프레쉬 싸이클의 수행이 완료되면 상기 리프레쉬 제어부(34)는 CPU 홀드 및 버스 조정기(33), 그리고 시스템 버스 제어부(36)에 리프레쉬 싸이클의 완료 신호를 전송하고 시스템 버스 제어기 (36)가 리프레쉬 싸이클 완료 신호를 수신하게 되면 리프레쉬 싸이클이 완료되었음을 인식한 후 리프레쉬 싸이클에 의하여 팬딩(PENDING)된 시스템 싸이클이 있다면, 팬딩(pending)된 싸이클을 수행하고 팬딩된 싸이클이 없을 경우 CPU 준비 신호를 활성화로 구동하여 필요한 경우 CPU가 시스템 버스 싸이클을 사용하여 다음 명령을 수행할 수 있도록 한다.

상기한 바와 같이 본 발명은 호스트 싸이클을 수행하면서 시스템 싸이클은 호스트 싸이클의 수행에 관계없이, (혹은 필요한 경우 서로 관련되어)메인 메모리(DRAM) 리프레쉬 싸이클을 수행하도록 하여 리프레쉬 싸이클에 대한 CPU의 대기 상태를 줄임으로써 고성능 시스템에서 시스템의 전반적인 성능을 향상시킬 수 있는 등의 효과가 있다.

Claims (1)

1. 새로운 버스 싸이클이 시작될 때마다 현재 CPU의 상태와 버스 싸이클의 상태를 체크하는 CPU 싸이클 탐색수단(31), CPU 동작 싸이클이 시작될 때마다 캐쉬 히트를 체크하는 2레벨 캐쉬 히트 검출수단(32), 상기 CPU 싸이클 탐색부(31) 및 2레벨 캐쉬 히트 검출부(32)의 출력을 수신하여 CPU의 현재 상태와 캐쉬 히트 상태에 따라 호스트 버스 싸이클과 시스템 버스 싸이클이 독립적으로 수행되도록 제어하는 CPU 홀드 및 버스 조정 수단(33), 리프레쉬 요구 신호를 수신하면 상기 CPU 홀드 및 버스 조정부(33)에 리프레쉬 요구 신호가 입력되었음을 알리고 리프레쉬 싸이클 수행 준비가 완료되면 리프레쉬 싸이클 수행을 제어한후 리프레쉬 싸이클의 수행이 완료되면 상기 CPU 홀드 및 버스 조정부(33)에 리프레쉬 싸이클의 완료를 알려주는 리프레쉬 제어수단(34), 상기 CPU 홀드 및 버스 조정 수단(33)으로부터 리프레쉬 싸이클 수행을 위한 버스 제어 요구 신호를 수신하면 CPU의 현재 상태와 캐쉬 히트 상태에 따라 호스트 버스 싸이클과 시스템 버스 싸이클이 독립적으로 수행되도록 제어하는 버스 제어 수단(36), 리프레쉬 싸이클 수행을 위한 리프레쉬 메모리 어드레스와 리프레쉬 싸이클 수행을 위한 어드레스 스트로브 신호를 발생하는 DRAM 제어 수단(37)을 구비하여 구성함을 특징으로 하는 리프레쉬 싸이클 발생장치.