JPS61150061A

JPS61150061A - プロセツサ結合方式

Info

Publication number: JPS61150061A
Application number: JP59275665A
Authority: JP
Inventors: Yasuo Shimizu; 康雄清水
Original assignee: Panafacom Ltd
Current assignee: Panafacom Ltd
Priority date: 1984-12-25
Filing date: 1984-12-25
Publication date: 1986-07-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、単一バスに接続された複数のプロセッサを具
備する情報処理システムにおいて、サブプロセッサが動
作中にメイン・プロセッサが所定のアドレス領域にアク
セスすると、サブプロセッサがメイン・プロセッサを停
止させるようにしたプロセッサ結合方式に関するもので
ある。

〔従来技術と問題点〕

従来のプロセッサ結合方式には、共有メモリを使用した
結合方式と、サブプロセッサを１つのＩ１０装置と見做
した方式とがある。共有メモリ方式はマイクロプロセッ
サのような小型で安価なシステムにはコスト面及びソフ
トウェアのオーバヘッドが大きいという面で問題がある
。後者のＩ１０結合方式では、サブプロセッサがメイン
・プロセッサから依頼された処理を終了すると、サブプ
ロセッサは割込みで以て処理終了をメイン・プロセッサ
に通知し、この通知を受は取るとメイン・プロセッサは
制御レジスタを参照して処理結果を読み取るが、サブプ
ロセッサの処理が終了しないのにメイン・プロセッサは
制御レジスタを参照して処理結果の読み取りを行おうと
することがある。

このような事態が発生すると、メイン・プロセッサは正
しい答を得ることが出来なくなる。

〔発明の目的〕

本発明は、上記の考察に基づくものであって、メイン・
プロセッサの処理に必要な答が出力されていない場合に
はメイン・プロセッサの動作をソフトウェアが関知せず
に停止出来るようになったプロセッサ結合方式を提供す
る−ことを目的としている。

〔目的を達成するための手段〕

そしてそのため本発明のプロセッサ結合方式は、複数の
プロセッサと、これら複数のプロセッサを接続する単一
ハスとを具備する情報処理システムにおいて、サブプロ
セッサが処理を行っている最中にメイン・プロセッサが
所定のアドレス領域をアクセスすると、上記メイン・プ
ロセッサを停止させる手段を設けたことを特徴としてい
る。

〔発明の実施例〕

以下、本発明を図面を参照しつつ説明する。第１図は本
発明の１実施例のブロック図、第２図はメモリ・マツプ
と制御レジスタの詳細を示す図である。図において、ｌ
はメイン・プロセッサ、２はサブプロセッサ、３はイン
クラブド・コントローラ、４はハス・コントローラ、５
はクロック発生回路、６はアドレス・ハス送受信回路、
７はデータ・バス送受信回路、８はＲＡＭ、９はＲＯＭ
、１０は制御レジスタ、１１はバス・インタフェース、
１２はアドレス・データ・ハス、１３はアドレス・バス
、１４はデータ・ハス、１５は同期信号線、１６はクロ
ック線、１７は割込信号線、１８はメイン・プロセッサ
停止制御線、１９は外部接続バスをそれぞれ示している
。

メイン・プロセッサ１、サブプロセッサ２、インクラブ
ド・コントローラ３及びバス・コントローラ４はアドレ
ス・データ・バス１２に接続されている。メイン・プロ
セッサ１は特定の処理、例えば浮動小数点演算について
はサブプロセッサ２に処理を依頼する。インタラブド・
コントローラ３は、割込み処理を行うものであって、割
込信号ｉＲＪがオンすると、対応する割込処理ルーチン
の先頭アドレスを用意し、メイン・プロセッサ１に割込
みをかける。バス・コントローラ４は、バス支配権の制
御を行うものである。クロック発生回路５は、メイン・
プロセッサ１及びサブプロセッサ２に対してクロックを
供給するものである。

アドレス・バス送受信回路６は、アドレス・データ・バ
ス１２上のアドレスをアドレス・バス１３に伝えるとと
もに、アドレス・バス１３上のアドレスをアドレス・デ
ータ・バス１２に伝えるものである。データ送受信回路
７は、アドレス・データ・バス１２上のデータをデータ
・バス１４に伝えると共に、データ・バス１４上のデー
タをアドレス・データ・バス１２に伝えるものである。

ＲＡＭ８は、作業領域やバッファ等として使用されるも
のである。ＲＯＭ９には、各種のプログラムが格納され
る。制御レジスタ１０は、第２図に示すように、状態表
示レジスタ、命令レジスタ、ソースレジスタ、ディステ
ィネーション・レジスタ等から構成されている。同期信
号線１５は、例えばメイン・プロセッサ１がサブプロセ
ッサ２を起動するために使用される。サブプロセンサ２
は、メイン・プロセッサ２から依頼された処理が完了す
ると、割込信号線１７の信号をオンする。第２図でアド
レスＫＫＫＫ−ＬＬＬＬはメイン・プロセッサ１のメモ
リ・マツプ上に割当てられたアドレス、ｎ　ｎ　ｎ　ｎ
−ｍｍｍｍはサブプロセッサ２からアクセス可能なアド
レスを示している。

メイン・プロセッサ１はサブプロセッサ２に処理（例え
ば浮動小数点演算）を依頼するとき、状態表示レジスタ
の内容を調ベサブブロセノサ２が動作中でない（ビジィ
でない）ことを確認した後、ソースレジスタにサブプロ
セッサ２が処理を行うために必要なパラメータが格納さ
れている領域のアドレスをセットし、ディスティネーシ
ョン・レジスタに処理結果を格納する領域のアドレスを
セットし、しかる後に命令レジスタに処理の内容を示す
コードをセットし、サブプロセッサ２を起動する。サブ
プロセッサ２は、起動されると、制御レジスタの内容を
読み込み、状態表示レジスタにビジィのフラグを立て、
依頼された処理を実行し、処理結果をディスティネーシ
ョン・レジスタで指定れた領域に書き込んだ後に、割込
信号線１７上の信号をオンする。

サブプロセッサ２が処理を実行している最中、即ちビジ
ィのときにメインプロセッサ１がアドレスＫＫＫＫ−Ｌ
ＬＬＬをアクセスすると、サブプロセッサ２はメイン・
プロセッサ停止制御線１８上の信号をオンとする。制御
線１８の信号は、アドレス・データ・バス１２上のアド
レスがＫＫＫＫ−ＬＬＬＬの時にオンを出力するデコー
ダの出力信号と、サブプロセッサ２のビジィ信号との論
理積を取ることにより得られる。このメイン・プロセッ
サ停止制御″ＩＦｆＡ１８はメイン・プロセッサ１のＨ
ＡＬＴ端子に接続されている。その後、サブプロセッサ
２はメイン・プロセッサ停止制御線１日上の信号をオフ
し、割込信号線１７上の信号をオンする。プロセッサの
中にはＨＡＬＴ信号（制御線１８の信号）がオフでも割
込みを受付は得るものがあるので、ＨＡＬＴ信号をオフ
せずにメイン・プロセッサ１に割込みをかけることも可
能である。上記の説明では、サブプロセッサが１個であ
ったが、勿論複数であっても良い。また、プロセ・ノサ
は８ビツト系、１６ビツト系、３２ビツト系の何れであ
っても良い。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、ソフ
トウェアに関係なくサブプロセッサとメインプロセッサ
の同期を取ることが出来、これによりメイン・プロセッ
サはサブプロセッサからの答を確実に受は取ることが出
来る。

【図面の簡単な説明】

第１図は本発明の１実施例のブロック図、第２図はメモ
リ・マツプと制御レジスタの詳細を示す図でる。１・・・メイン・プロセッサ、２・・・サブプロセッサ
、３・・・インクラブド・コントローラ、４・・・バス
・コントローラ、５・・・クロック発生回路、６・・・
アドレス・バス送受信回路、７・・・データ・バス送受
信回路、ｒ・・・ＲＡＭ、９・・・ＲＯＭ、１０・・・
制御レジスタ、１１・・・バス・インタフェース、１２
・・・アドレス・データ・バス、１３・・・アドレス・
バス、１４・・・データ・バス、１５・・・同期信号線
、１６・・・クロック線、１７・・・割込信号線、１８
・・・メイン・プロセッサ停止制御線、１９・・・外部
接続バス。

Claims

【特許請求の範囲】

複数のプロセッサと、これら複数のプロセッサを接続す
る単一バスとを具備する情報処理システムにおいて、サ
ブプロセッサが処理を行っている最中にメイン・プロセ
ッサが所定のアドレス領域をアクセスすると上記メイン
・プロセッサを停止させる手段を設けたことを特徴とす
るプロセッサ結合方式。