JPH01213749A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ベクトル処理装置に係り、特に、複数のリソ
ースを並列的に稼動させることを可能としたベクトル処
理装置に関する。

〔従来の技術〕

数値計算の厖大な計算需要に応えるためのベクトル処理
装置に関する従来技術として例えば、特開昭６０−３７
０６４号公報等に記載された技術が知られている。この
種従来技術によるベクトル処理装置は、主として配列に
関する演算を要素間の演算の独立性を利用して高速に処
理するものである。

しかし、数値計算には配列要素間の演算の独立性を利用
することができない場合も多く存在する。

例えば、ＤＯループ内で複雑な分岐が行われている場合
、データの参照関係が解析不能となって、ベクトル処理
ができなくなる場合がある。そして、非常に複雑なりｏ
ループでは、データの参照関係が人手によっても解析不
可能となることがある。

このような場合でも、プログラムを処理する手続き、ま
たは、最も外側のＯ０文のレベルで調査すると演算の独
立性を容易に判読できる場合がある。

この場合、ベクトル処理は不可能であっても、並列処理
は可能である。数値計算の多くのプログラムは、ベクト
ル処理可能な部分と、複数の手続き群間の並列処理可能
な部分とに区分することができる。１個のベクトルプロ
セッサは、前述の複数手続き間の並列処理を充分高速に
行うことはできないが、前記公報に記載された従来技術
によるベクトル処理装置は、並列処理が可能であり、そ
の並列度に見合うだけの性能を発揮することができるも
のである。

〔発明か解決しようとする課題〕

しかし、前述の従来技術は、手続き、または、外側のＤ
Ｏ小ループの並列性を利用する場合、ベクトル処理がで
きる確率が少なく、並列ベクトルプロセッサのハードウ
ェアを充分に使いきっていないという問題点を有する。

また、並列ベクトルプロセッサの並列度は、ベクトル処
理部を具備するためのコスト、電力設備の限界から、一
般に、数プロセッサから十数プロセッサであり、前述の
手続き群間の並列度が数千オーダとなる場合には、充分
にその効力を発揮することができない。

手続き群間の並列処理を、実現可能なハードウェアで効
率よく処理するため、プロセッサアレイをベクトル処理
装置または汎用計算機に付加して行う方法が知られてい
る。この方法は、ジョブステップ内の並列処理可能性の
相異によって、ベクトル処理装置内のベクトルプロセッ
サと、外部処理装置として接続されたプロセッサアレイ
との画処理部に負荷分散を行うことができ、ジョブステ
ップの処理効率を向上させることができる。

しかし、この方法は、Ｏ８がマルチジョブ環境で、かつ
、アドレス変換を行うように主記憶割付けを行っている
ような場合、プロセッサアレイの動作中、他のジョブス
テップへタスクスイッチすることが不可能であるという
問題点を有する。−般に、プロセッサアレイの処理は、
長大となる傾向があるので、前述したベクトル処理装置
に、外部装置としてプロセッサアレイを接続して並列処
理を行わせる方法は、マルチジョブ環境になじまないと
いう欠点を有している。

本発明の第１の目的は、前記従来技術の問題点を解決し
、ベクトル処理装置にプロセッサアレイを接続し、１個
のジョブの並列処理の相異によって、ベクトル処理部と
プロセッサアレイ部とに適切な負荷分散を行い処理効率
を向上させることのできるベクトル処理装置を提供する
ことにある。

前記本発明の第１の目的を実現するためには、プロセッ
サアレイとベクトル処理部との接続が、チャネルインタ
フェイスよりも密なものでなければならない。例えば、
プロセッサアレイから発行される主記憶参照要求が、ベ
クトル処理部から発行される主記憶参照要求と同等なも
のとして主記憶制御部で取扱われることが必要である。

このような、プロセッサアレイとベクトル処理部との密
−な接続は、プロセッサアレイからの主記憶参照要求に
、ベクトル処理部からの主記憶参照要求の場合と同様に
、アドレス変換、キー保護機構等を備える必要がある。

これらの機構が無い場合、前述のベクトル処理装置は、
マルチジョブ実行環境の中で、プロセッサアレイをあた
かも処理装置の１リソースとして取扱うことが困難とな
る。

従って、本発明の第２の目的は、前記第１の目的を達成
するために必要なプロセッサアレイから発行される主記
憶参照要求に対するアドレス変換。

キー保護機構を提供することにある。

〔課題を解決するための手段〕

本発明によれば、前記目的は、ベクトル処理装置を、処
理装置全体を制御するスカラ処理部と、ベクトル処理を
行うベクトル処理部と、プロセッサアレイと、プロセッ
サアレイの起動終結、プロセッサアレイが発行する主記
憶参照要求を管理するアレイコントローラ部と、スカラ
処理部、ベクトル処理部、アレイコントローラ部から発
行される主記憶参照要求間の優先順位を決定する主記憶
制御部と、主記憶部とにより構成し、アレイコントロー
ラ部にアドレス変換機構、キー記憶及びプログラム状態
語を設置することにより達成され、さらに、このような
構成の処理装置により処理する命令に、少くとも、ベク
トル処理及び並列処理を起動する命令、アレイコントロ
ーラ部内のアドレス変換機構及びキー記憶機構にデータ
を書込む命令を追加することによって達成される。また
、プロセッサアレイから発行される多くの主記憶参照要
求を遅延なくアドレス変換するために、アレイコントロ
ーラ部におくアドレス変換機構を、リロケーションレジ
スタ方式により構成し、リロケーションレジスタにデー
タを書込むＬ　ｏａｄ　Ｒｅｌｏｃａ−Ｌｉｏｎ　　Ｔ
ａｂｌｅ　　Ｅｎｔｒｙ　（以下ＬＲＴＥという）命令
、キー記憶に書込を行うＳ　ｅｔ　　Ｓ　ｔｏｒａｇｅ
　　Ｋ　ｅｙ（以下ＳＳＫという）命令、並列処理を起
動するＳ　ｔａｒｔ　　Ｐ　ａｒａｌｌｅｌ　　Ｐ　ｒ
ｏｃｅｓｓｉｎｇ　　（以下ＳＰＰという）命令を備え
ることにより達成される。

〔作　用〕

前述のように構成されたベクトル処理装置において、ス
カラ処理部は、主記憶部上に記憶されているプログラム
を主記憶制御部を介して読出して命令の解読を行う。

Ｏ８は、ユーザジョブの実行に先立ってユーザジョブの
空間を割当て、割当てた実空間を論理アドレスでアクセ
スできろように、リロケーションテーブルを主記憶部上
に生成し、この主記憶部上のテーブルを、ベクトル処理
部内のりロケーションテーブル、アレイコントローラ部
内のりロケーションテーブルにロードする。Ｏ８は、次
に、主記憶部の実空間に対応するキーの情報をベクトル
処理部及びアレイコントローラ部内のキー記憶部にセッ
トし、ユーザジョブに制御を渡す。

スカラ処理部は、ユーザジョブの実行中、ＳＰＰ命令が
スカラ処理部で実行されると、アレイコントローラに対
し、プロセッサアレイを起動し並列処理を開始させる制
御を行う。プロセッサアレイによる並列処理の実行中、
主記憶部を参照する場合、プロセッサアレイは、アレイ
コントローラ部へ主記憶参照要求を発行する。この主記
憶参照要求は、リロケーションテーブルによって、論理
アドレスが実アドレスに変換され、続いてキー記憶を参
照することによって実行されるが、キー記憶の参照の結
果、主記憶参照要求が不当でなければ、アレイコントロ
ーラ部は、主記憶制御部にこの主記憶参照要求を発行す
る。キー記憶の参照の結果、その主記憶参照要求が不当
な要求であった場合、その主記憶参照要求は取消され、
アレイコントローラ部は、スカラ処理部にその参照要求
が不当なものであったことを報告する。正当な主記憶参
照要求によって、主記憶部から読出されたデータは、主
記憶制御部からアレイコントローラ部を経由して、参照
要求の発行元のプロセッサアレイに転送される。

Ｏ８があるタイミングで他のジョブに制御を渡す場合、
プロセッサアレイの処理の終了を待って、アレイコント
ローラ部内のりロケーションテーブル等を書替えた後、
他のユーザジョブに制御を移行させる方法がある。しか
し、−ｉに、プロセッサアレイの処理は、ベクトル処理
に比較して、複数手続きの処理であるため、長時間を要
する。従って、数多くのユーザに対しサービスを提供す
るため、前述のプロセッサアレイの処理の完了を待つ方
法は、適切な方法とはいえない。本発明においては、Ｏ
８は、ジョブ切替えのタイミングでプロセッサアレイの
処理の完了を待つことなく、ベクトル処理部の処理が完
了した時点で、ベクトル処理部内のりロケーションテー
ブル、キー記憶を他のジョブ用に書替え、目的とするジ
ョブに制御を移行させるように動作する。

前述したように、本発明によれば、プロセッサアレイ専
用のアドレス変換機構と、ベクトル処理用のアドレス変
換機構とを別個に備えることにより、ベクトル処理と、
並列処理との並行実行が可能となる。

〔実施例〕

以下、本発明によるベクトル処理装置の一実施例を図面
により詳細に説明する。

第１図は本発明の一実施例のスカラ処理部、主記憶′＃
Ａ御部、主記憶部の概略ブロック図、第２図はベクトル
処理部のブロック図、第３図はアレイコントローラ部及
びプロセッサアレイのブロック図、第４図はプライオリ
ティ回路のブロック図である。第１図〜第４図において
、１は主記憶部、２は主記憶制御部、３．１０．１１は
スイッチング回路、４はアドレス変換回路、５はプログ
ラム状態語レジスタ、６は命令語レジスタ、７．１３は
レジスタ、８，１４はセレクタ、９，１５は加算器、１
２゜１６はデコーダ、１００．１０１はＲＡＭ、　１７
２．１７３．２１０゜２１１は論理回路、１７５はオー
ダ解読論理回路、２０１はプロセッサ要素、２０６はプ
ライオリティ回路である。

第１図において、プログラム状態語が格納されるプログ
ラム状態語レジスタ５の下位ビット部５ａには、次の命
令アドレスが格納されており、この次の命令アドレスは
、パス５０を介してアドレス変換回路４に入力される。

アドレス変換回路４は、命令アドレスの論理アドレスを
実アドレスに変換し、記憶保護キーを参照し、このアド
レスによるアクセスの正当性をチエツクする。この結果
、このアクセスによる主記憶参照要求が妥当なものであ
れば、アドレス変換回路４は、パス５１上にリクエスト
を送出する。このリクエストは、主記憶制御部２を経由
し゛Ｃ主記憶部ｌに送られる。アドレス変換回路４より
パス５１に送られるリクエストには、アドレス変換回路
４でタグが付与されており、このタグは、主記憶部ｌを
単に通過してスイッチング回路３に作用し、主記憶部１
から読出されたデータをソース先に送出する。

前述のパス５１上の命令読出しリクエストに対し、スイ
ッチング回路３から、パス５２．５３上にアドバンス、
続出データすなわち命令が送出され、その命令は、命令
レジスタに格納される。

以下、スカラ処理部に作用する命令のうち、ＬＲＴＥ命
令、ＳＳＫ命令、ＳＰＰ命令及びロード命令の動作につ
いて説明する。これらの命令は、オペレーションフィー
ルド、シンクレジスタフィールド、ペースレジスタフィ
ールド、デイスプレースメントより構成され、夫々命令
レジスタ６のフィールド６ａ〜６ｄに格納される。これ
らのフィールドのうち、フィールド６ｂ、６ｃは、レジ
スタ７を指定する。

命令レジスタ６に格納された命令が主記憶部１上のデー
タをオペランドフィールド６ｂ〜６ｄにより指示してい
るとき、ペースレジスタフィールド６ｃのデータは、セ
レクタ８を制御し、該フィールド６ｃで指示されたレジ
スタ７内のデータが、セレクタ８を介して加算器９に入
力される。このとき、ディスプレースメントロｄ内のデ
ータは、パス５４を通って加算器９に入力される。第１
図においては、レジスタ７は３個のみ示されているが、
レジスタ７の数は他の数であってもよい。加算器９は、
命令レジスタ６のディスブレースメントロｄのデータと
レジスタ７のデータとを加算することによって、オペラ
ンドアドレスを生成し、このオペランドアドレスをパス
５５を介してアドレス変換回路４に送出する。アドレス
変換回路４は、このオペランドアドレスを実アドレスに
変換して主記憶制御部２に送出する。この結果、主記憶
部１から読出されたオペランドデータと、そのアドバン
ス信号は、パス５６．５７を通ってスイッチング回路１
０、１１に入力される。スイッチング回路１０．１１は
、命令レジスタ６のシンクレジスタフィールド６ｂの情
報を選択情報として受け、レジスタ７を選択する。パス
５７トのアドバンス信号は、スイッチング回路１１を介
して選択されたレジスタ７にセット信号として与えられ
、パス５６上のオペランドデータは、このセット信号に
よって、シンクレジスタフィールド６ｂで指定されたレ
ジスタ７に格納される。

命令レジスタ６上のオペレーションフィールド６ａのデ
ータは、パス５８を介してデコーダ１２に与えられ、該
デコーダ１２で解読されその命令語長が決定される。レ
ジスタ１３は、命令語長が格納されている。第１図では
、レジスタ１３は２個のみ示しているが、命令語長の種
類に応じて、より多数のレジスタ１３が設けられてもよ
い。レジスタ１３内の命令語長は、デコーダ１２の出力
によってセレクタ１４により選択され、加算器１５に入
力される。加算器１５は、もう一方の入力として、パス
５０を介してプログラム状態語レジスタ５から次命令ア
ドレスが与えられており、このアドレスと、前記命令語
長の加算結果をパス５９を介して、プログラム状態語レ
ジスタ５に送出する。

デコーダ１６は、命令レジスタ６上のオペレーションフ
ィールド６ａのデータを解読し、命令の種類によって、
命令が解読されて直ちに完了するものと、命令実行状態
に入り処理装置の資源からの完了報告によって完了する
ものの２種類を識別する。デコーダ１６は、この識別の
結果が前者の場合、パス６１上に信号値“ｌ”を送出し
、後者の場合パス６０上に信号値“１″を送出する。パ
ス６０上の信号が１″となると、フリップフロップ１７
がセットされる。

いま、命令レジスタ６内の命令がロード系の命令である
とする。このとき、この命令の処理完了時、パス６２を
通してアドバンス信号がＡＮＤ回路１８に与えられるの
で、ＡＮＤ回路１８は、このアドバンス信号とフリップ
フロップ１７の出力信号との論理積をとる。この論理積
が“ｌ”となったとき、すなわち、フリップフロップ１
７がセットされていて、かつ、アドバンス信号が与えら
れたとき、ＡＮＤ回路１８の出力は、フリップフロップ
Ｉ７をリセットするとともに、ＯＲ回路１９に送られる
。ＯＲ回路１９は、パス６１上の信号とＡＮＤ回路１８
の出力信号との論理和をとり、命令完了を意味する信号
としてその論理和信号をパス６３上に送出する。このバ
ス６３上の信号は、プログラム状態語レジスタ５の次命
令アドレス部５ａのセット信号として利用される。

命令レジスタ６内の命令がＳＳＫ命令、またはＬＲＴＥ
系の命令の場合、レジスタ７内の記憶保護キーまたはり
ロケーションテーブルにセットすべきデータは、パス６
４を経由して、ベクトル処理部あるいはプロセッサアレ
イに、夫々パス６５．６６を介して送出される。一方、
この場合、デコーダ１６は、パス６７またはパス６８上
に夫々、コマンド信号、オーダ信号を送出する。これら
の信号は、ベクトル処理部、プロセッサアレイに送られ
る。

第２図に示すベクトル処理部において、論理回路１７３
は、アドレスリロケーションと記憶保護キーの参照を行
うための論理回路であり、ＲＡＭ１００は、リロケーシ
ョンテーブルを保持し、ＲＡＭｌ０Ｉは、記憶保護キー
を保持している。パス６７、６５を介して、第１図に示
すスカラ処理部から第２図に示すベクトル処理部のりロ
ケーションテーブル。

記憶保護キーに対して書込が行われる場合、１つのスカ
ラ命令に対して２種類のオーダ信号がパス６７、Ｆに送
出され、アドレスと書込データの２種類のデータがパス
６５とに送出されてくる。パス６７上のオーダ信号は、
オーダ解読論理部１７５内のデコーダ１０２によって解
読される。パス６５上のデータは、−旦、レジスタ１０
３にラッチされた後、デコーダ１０２の出力によって制
御されるスイッチング回路１０４により、そのデータが
アドレスか書込データかによって、夫々レジスタ１０５
．１０６に格納される。次に、これらのデータをリロケ
ーションテーブルに書込むのか、記憶保護キーに書込む
のかの区別が行われる。この区別は、デコーダ１０２に
よって行われ、この区別を行う出力信号がパス１５０上
に送出される。スイッチング回路１０７．１０８は、こ
のパス１５０上の信号により制御され、夫々、アドレス
及び書込データをパス１５１．１５２及びパス１５３゜
１５４上に送出する。

パス６７上のオーダがＬＲＴＥ命令の場合、デコーダ１
０２は、パス１５５上に信号値“１”を送出する。これ
により、セレクタ１０９、スイッチング回路１１０は、
夫々、パス１５１をＲＡＭ１００のアドレス端子に接続
し、パス１５３をＲＡＭ１００のデータ端子に接続し、
また、パス１５５上の信号によってＲＡＭ１００への書
込が指示されるので、リロケーションテーブルへのデー
タの書込が行われる。

パス６７上のオーダがＳＳＫ命令の場合、デコーダ１０
２は、パス１５６上に信号値“１”を送出する。

これにより、セレクタ１１１．スイッチング回路１１２
は、夫々、パス１５２をＲＡＭｌ０Ｉのアドレス端子に
接続し、パス１５４をＲＡＭｌ０Ｉのデータ端子に接続
し、またパス１５６上の信号によってＲＡＭＩＯｌへの
書込が指示されるので、記憶保護キーへのデータの書込
が行われる。

レジスタ１１３には、ベクトル処理部で処理すべきベク
トル命令が格納される。いま、レジスタ１１３に格納さ
れたベクトル命令をロード／ストア系の命令であるとし
て、次にその動作を説明する。ロード／ストア系以外の
命令では、リロケーションテーブル、記憶保護キーを参
照する必要がないので、その動作の説明を省略する。ロ
ード／ストア系命令は、主記憶部１上のベクトルデータ
がベース値とベクトル要素間のストライド値によって規
定され、このベース値とストライド値とは、ベクトル処
理の開始前に、夫々レジスタ１１４．１１５に格納され
ているものとする。これらのレジスタ１１４゜１１５に
対するベース値とストライド値のセットは、スカラ処理
部により行われる。このセットの方法は、公知であるが
、この発明には直接関係していないのでここでは、その
説明を省略する。ロード／ストア系のベクトル命令のオ
ペランドは、シンク（ロード時）、ソース（ストア時）
のレジスタ番号を指定するフィールド、ストライド値を
指定するフィールド及びベース値を指定するフィールド
により構成されている。ベクトル命令を格納するレジス
タ１１３では、夫々１１３ｂ、　１１３ｃ、　１１３ｄ
がこれらのフィールドに対応している。ベース値を指定
するフィールド１１３ｄの出力は、セレクタ１１６に作
用し、レジスタ１１４を選択することによって、命令の
指定したベース値をパス１６０上に送出する。

ストライド値を指定するフィールド１１３ｃの出力は、
セレクタ１１７に作用し、レジスタ１１５を選択するこ
とにより、命令の指定したストライド値をパス１６１上
に送出する。

ベクトル命令がレジスタ１１３にセットされるとき、第
１図に示すスカラ処理部のスイッチング回路３から、ア
ドバンス信号がパス７０上に送出される。このアドバン
ス信号は、アンプ回路１１８を経て、パス１６２上に出
力され、セレクタ１１９に作用する。セレクタ１１９は
、パス１６２上の信号値が“１“の場合にパス１６０を
選択して、このパス上のベース値を示すデータを加算器
１２０に送出する。

レジスタ１１３内の命令がロード／ストア系の命令の場
合、デコーダ１２１は、パス１６３上に信号値“１“を
送出する。パス１６３上の信号とパス１６２上の信号と
は、ＡＮＤ回路１２２により論理積がとられる。ＡＮＤ
回路１２２のこの論理積出力は、加算器１２０に作用し
て、パス１６４上のデータをスルーさせ、そのデータを
レジスタ１２３に格納する。

セレクタ１１９は、パス１６２上の信号値が“ｌ“とな
るとパス１６１　とパス１６４とを接続するので、ベク
トルデータのストライド値が加算器１２０へ入力される
ことになる。すなわち、前述の結果、加算器１２０は、
ベース値とストライド値を加算した値をレジスタ１２３
にセットする。このレジスタ１２３内のデータは、主記
憶部ｌのベクトルデータの論理アドレスを示している。

この論理アドレスは、セレクタ１０９を介してリロケー
ションテーブルを保持しているＲＡＭ１００のアドレス
端子に入力され、これによりＲＡＭ１００を引用して得
られた実アドレスは、パス１６５を介してレジスタ１２
４に格納される。

一方、このようにして得られた実アドレスは、レジスタ
１２４に格納されると同時に、セレクタ１１１を通って
ＲＡＭｌ０Ｉを引用するためにも用いられる。ＲＡＭｌ
０Ｉを引用した結果得られたアクセス領域の記憶保護キ
ーは、パス１６６上に得られる。

ユーザプログラムの記憶保護キーは、プログラム状Ｂ語
レジスタ５上の１つのフィールドに存在している。比較
回路１２６は、バス１６６上に得られた記憶保護キーと
、パス１７０上のユーザプログラムの記憶保護キーとを
比較し、両者が不一致の場合、主記憶部へのアクセスが
不可であると判断し、パス１６７上にアクセスキャンセ
ル信号を送出する。

レジスタ１１３内のフィールド１１３ｂには、主記憶部
から読出したベクトルデータを格納するベクトルレジス
タの番号が格納されており、このデータは、主記憶リク
エストに附随するタグの一種として、レジスタ１２８．
パス１６８を介して主記憶制御部２に送られる。比較回
路１２６の比較結果が一致した場合、このパス１６８上
の信号と、パス１６９上の実アドレスとは、アクセスの
有効な信号として主記憶制御部に送出される。

パス７０上にアドバンス信号が送られて（ると、このア
ドバンス信号は、アンプ回路１１Ｂを介してカウンタ１
３０をリセットする。カウンタ１３０は、このリセット
の後、マシンサイクルピッチでカウントアツプされ、そ
のカウント値がレジスタ１３１にセットされる。

レジスタ１３２には、スカラ処理部より図示しない手段
を用いてベクトルデータ長−１の値が格納されているも
のとする。このレジスタ１３２の値と、レジスタ１３１
のカウント値とは、比較回路１３３で比較され、比較回
路１３３は、両者が一致したとき、パス１７１上に信号
値“１“を送出する。

レジスタ１３４には、ベクトル命令語長が格納され、レ
ジスタ１３５には現在実行中であるベクトル命令の論理
アドレスが格納されている。この両者は、加算器１３６
によって加算され、次命令アドレスが生成される。この
次命令のアドレスは、論理回路１７２における、アドレ
スリロケーション及び記憶保護キーの参照のため、論理
回路１７２に入力される。この論理回路１７２は、すで
に説明した論理回路１７３と同様に構成され、アドレス
リロケーション及び記憶保護キーの参照を行う論理回路
であり、そのリロケーションチーフルと記憶保護キーの
内容は、論理回路１７３の場合と同一である。

従って、パス１５１〜１５６及びパス１７０上のデータ
は、そのまま論理回路１７２の入力として使用すること
ができる。また、論理回路１７２の出力は、論理回路１
７３の出力のパス１６７、１６９と同様に主記憶制御部
２に送出される。ベクトル命令読出しでは、ベクトルレ
ジスタへデータを書む場合のように、シンク側のレジス
タ番号を必要としないので、この場合、パス１６８に相
当するパスは不要である。

第３図に示すアレイコントローラ部及びプロセッサアレ
イ部において、フリップフロップ２００は、プロセッサ
アレイ部を構成する複数のプロセッサ要素２０１の夫々
にｌ対ｌ対応に備えられ、夫々のプロセッサ要素の状態
を保持する。プロセッサ要素２０１の状態は、そのプロ
セッサ要素２０１か内部のローカルメモリ上の命令を実
行している場合にビジー状態であるといい、プロセッサ
要素２０１がウェイト状態にある場合に空状態であると
いう。

プロセッサ２０１がビジー状態であるとき、対応するフ
リップフロップ２００の値は、６１′とされており、プ
ロセッサ２０１が空き状態であるとき、対応するフリッ
プフロップ２００の値は、′０′″とされている。

いま、第１図における命令レジスタ６にプロセッサアレ
イ部を起動する命令がセットされると、デコーダ１６は
、パス７３上に起動すべきプロセッサの番号を送出する
。このプロセッサの番号は、命令のオペランドによって
規定されるものであり、プロセッサアレイ部におけるプ
ロセッサに対する命令は、各プロセッサ要素内のローカ
ルストレージ内に格納されている。

パス７３上に処理を起動すべきプロセッサ要素の番号が
送出されてくると、第３図におけるデコーダ２０２は、
これを解読し、各プロセッサ要素に対応するパス２５０
〜２５２の指定されたパスに信号値１１“を送出する。

フリップフロップ２００の４Ｍは、インバータ２０３で
反転されてＡＮＤ回路２０４に入力されている。ＡＮＤ
回路２０４はデコーダ２０２からの信号値が“ｌ“で、
フリップフロップ２００の値が“０“の場合に“ｌ“を
出力し、指定されたプロセッサ要素２０１を起動すると
ともに、パス２５３〜２５５を介してフリップフロップ
２００をセットする。前述の動作により、パス７３を介
して指定されたプロセッサ要素２０１が空き状態の場合
に、そのプロセッサ要素２０１の起動が行われたことに
なる。

ＡＮＤ回路２０４の出力信号は、ＯＲ回路２０５によっ
て論理和かとられ、その結果がパス２５６上に送出され
、プロセッサ要素２０１の起動が完了したことを示す信
号としてスカラ処理部に与えられる。

プロセッサ要素２０１は、処理を完了してウェイト状態
となると、パス２５７を介して、夫々のプロセッサ要素
２０１に対応するフリップフロップ２００をリセットす
る。

プロセッサ要素２０１がその処理動作中、主記憶部への
リクエストを必要とする場合、そのリクエストは、パス
２５８上に送出される。これらのりりエストは、プライ
オリティ回路２０６でリクエスト送出のシリアライズが
なされ、パス２５９上に、順次リクエストが送出され、
同時に、そのリクエストに附随するタグがパス２６０上
に送出される。

論理回路２１０．２１１は、夫々、第２図ですでに説明
した論理回路１７５．１７３と同一に構成されており、
両輪連間のパス２６１〜２６６は、第２図に示すパス１
５１〜１５６に対応している。レジスタ２１２は、第１
図に示すプログラム状態語レジスタ５に相当するもので
あるが、スカラ処理部の処理と、プロセッサアレイ部の
処理は、相異るジョブである場合があり得るので、レジ
スタ２１２にセットされるプログラム状態語は、レジス
タ５にセットされるプログラム状態語とはその内容が異
なっている。レジスタ２１２上の記憶保護キー情報は、
パス２７０を介して論理回路２１１に送られる。このパ
ス２７０は、第２図に示すパス１７０に相当するもので
ある。論理回路２１１でアドレス変換された主記憶リク
エストのアドレス、タグ、キャンセルの各情報は、第２
図に示すパス１６９．１６８．１６７に相当するパス２
６９゜２６８．２６７を介して主記憶制御部２に送出さ
れる。

プライオリティ回路２０６の詳細なブロック図が第４図
に示されている。第４図では、図面の簡略化のため、３
個のリクエストまでのプライオリティ回路としたが、ｎ
個のリクエスト処理できるようにその論理を拡張するこ
とは容易である。このプライオリティ回路は、第１図に
示す主記憶制御部２内にも用いられる。

第４図において、プロセッサ要素からのリクエストは、
パス２５８ａ〜２５８Ｃを介して与えられ、キャンセル
リクエストは、パス２６７ａ〜２６７Ｃを介して与えら
れる。キャンセルリクエストに関する論理は、第３図に
示すプライオリティ回路２０６では不用であり、第１図
に示す主記憶制御部２内に備えられるプライオリティ回
路にのみ必要である。

パス２５８ａ上のリクエストは、パス２６７ａ上のキャ
ンセルリクエストの反転信号と、ＡＮＤ回路３００で論
理積がとられ、その結果がスイッチング回路３０１に入
力される。スイッチング回路３０１とセレクタ３０２と
は、同期して動作し、マシンサイクル毎に、その出力ま
たは入力のパスを切換える。いま、あるタイミングで、
バス２５８ａ上に送出されてきたリクエストがパス３５
０上に送出されたとする。

このとき、このリクエストは、セレクタ３０２を通って
パス３５１上に送出される。パス２５８ｂ上に、パス２
５８ａ上のリクエストと同時にリクエストが送出されて
いる場合、このパス２５８ｂ上のリクエストは、キャン
セルリクエストが発行されていない限り、パス３５２上
に送出されるが、ＡＮＤ回路３０３によって、パス３５
１上のパス２５８ａ上のリクエストにより抑止される。

プライオリティ回路は、前述のようにして、あるタイミ
ングでパス２５８ａ〜２５８Ｃ上のリクエストを、２５
８ａ　＞　２５８ｂ　＞　２５８ｃの優先順位で選択し
、次のタイミングでは、２５８ｃ　＞　２５８ｂ　＞　
２５８ａの優先順位で選択し、パス３５１，３５３，３
５４上に出力されるリクエストが、同時に２個存在しな
いように制御する。このパス３５１　、３５３．３５４
に出力されたリクエストは、ＯＲ回路３０５を介してパ
ス２５９ａ上に送出されるとともに、エンコーダ３０６
でコード化され、タグ情報に生成されてパス２６０上に
送出される。

パス３６０ａ〜３６０ｃ上には、リクエストアドレスが
送出されてきており、これらのアドレスは、セレクタ３
０７によって、プライオリティのとられたリクエスト対
応に選択され、パス２５９ｂ上に送出される。

プロセッサ要素からのリクエストがストアリクエストの
場合、ストアデータがパス３６１ａ〜３６１Ｃに送出さ
れてくるので、アドレス選択と同様に、このストアデー
タに対する選択処理を論理回路３０８で行い、選択した
ストアデータをパス２５９Ｃに送出する。

前述した本発明の実施例は、プロセッサアレイからの主
記憶参照要求のためのアドレス変換機構。

記憶保護キー及びプロセッサアレイを制御するプログラ
ム状態語をアレイコントローラ内に備えているとして説
明したが、これらを、主記憶制御部内に備えるように構
成してもよい。

前述した本発明の実施例は、ベクトル処理部及びアレイ
コントローラ部の夫々に、リロケーションレジスタ方式
のアドレス変換機構を備え、これにより、ベクトル処理
と、並列処理の並行実行を可能にでき、ベクトル処理装
置の負荷分散を適切に行い、処理効率を向上させること
ができる。

〔発明の効果〕

以上説明したように、本発明によれば、ベクトル処理装
置にプロセッサアレイを接続した構成のシステムにおい
て、ｌジョブ中のベクトル処理可能な部分と、並列処理
可能な部分とを、夫々ベクトル処理部とプロセッサアレ
イとに処理させる負荷分散を可能とし、かつ、負荷分散
を行うようなジョブを複数個同時に走行させることが可
能となる。

【図面の簡単な説明】

第１図は本発明の一実施例のスカラ処理部、主記憶制御
部、主記憶部の概略ブロック図、第２図はベクトル処理
部のブロック図、第３図はアレイコントローラ部及びプ
ロセッサアレイ部のブロック図、第４図はプライオリテ
ィ回路のブロック図である。 ｌ−・−・−主記憶部、２−−−−−一主記憶制御部、
３．１０゜１１・・−・−スイッチング回路、４−−−
−−−−アドレス変換回路、５−・・・−プログラム状
態語レジスフ、６−　命令語レジスタ、７．１３−　・
・・・−レジスタ、８，１４−・−・セレクタ、９．１
５−・・・加算器、１２．１６・・−・−一デコーダ、
１００　、１０１・・−・・・−ＲＡＭ、　１７２　、
１７３゜２１０．２１　−・・−論理回路、１７５−・
−オーダ解読論理回路、２０−・・−−−一−プロセッ
サ要素、２０−・−・−プライオリティ回路。 第１図 第３１図

Claims (1)

1. 【特許請求の範囲】 １、ベクトル処理装置において、該装置全体を制御する
   スカラ処理部と、ベクトル処理を行うベクトル処理部と
   、並列処理を行うプロセッサアレイと、プロセッサアレ
   イ中のプロセッサ要素の起動終結及び主記憶参照の管理
   を行うアレイコントローラ部と、スカラ処理部、ベクト
   ル処理部及びアレイコントローラ部から発行される主記
   憶参照要求間の優先順位を決定する主記憶制御部と、主
   記憶部とを備え、さらに、プロセッサアレイからの主記
   憶参照要求のために使用するアドレス変換機構、記憶保
   護キー及びプログラム状態語を具備し、これらの論理機
   構内のデータ保持部が前記スカラ処理部からアクセス可
   能であることを特徴とするベクトル処理装置。 ２、前記アドレス変換機構、記憶保護キー及びプログラ
   ム状態語は、前記アレイコントローラ部に備えられるこ
   とを特徴とする特許請求の範囲第１項記載のベクトル処
   理装置。 ３、前記アドレス変換機構、記憶保護キー及びプログラ
   ム状態語は、前記主記憶制御部に備えられることを特徴
   とする特許請求の範囲第１項記載のベクトル処理装置。