WO2021187027A1 - 情報処理装置及び情報処理方法 - Google Patents

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WO2021187027A1
WO2021187027A1 PCT/JP2021/006864 JP2021006864W WO2021187027A1 WO 2021187027 A1 WO2021187027 A1 WO 2021187027A1 JP 2021006864 W JP2021006864 W JP 2021006864W WO 2021187027 A1 WO2021187027 A1 WO 2021187027A1
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祥希 小林
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日本電気株式会社
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    • G06F9/355—Indexed addressing

Definitions

  • the present invention relates to an information processing device and an information processing method.
  • Patent Document 1 receives mask information associated with vector data, loads data elements acquired from storage positions corresponding to each address of a plurality of addresses as indicated by the mask information, and loads the storage positions thereof.
  • a processor that has the logic to reserve for subsequent operations provides vector instructions that enable efficient synchronization and reduction operations by performing atomic SIMD (Single-Instruction Multiple Data) operations.
  • SIMD Single-Instruction Multiple Data
  • a summation operation that includes the following indirect address references is called a list summation operation.
  • the list summation operation may not be possible in a device provided with a vector operation processing mechanism due to the duplication of the indirect reference addresses L (I). In this case, the vector processing unit cannot perform vector processing, and must perform processing by a large number of scalar processing and memory access.
  • An example of an object of the present invention is to provide an information processing device and an information processing method that solve the above-mentioned problems.
  • the information processing device includes a storage device including a plurality of banks which are independently readable and writable storage areas, and a processing device which can access the plurality of banks in parallel.
  • a loop unit in a loop control statement including an index array address and a generation means for generating a packet for storing an element of vector data, and each of a plurality of banks corresponds to the corresponding address in the packet unit.
  • a series of processing for reading data to be processed, arithmetic processing, and storing the value of the arithmetic result is performed atomically at the same time.
  • the information processing method is based on an information processing device including a storage device having a plurality of banks which are independently readable and writable storage areas, and a processing device having access to the plurality of banks in parallel.
  • An information processing method to be executed which is a loop unit in a loop control statement, a step of generating a packet for storing an index array address and an element of vector data, and a packet unit in each of the plurality of banks. It has a step of atomically performing a series of processing for reading the data corresponding to the corresponding address and performing the arithmetic processing for storing the value of the arithmetic result.
  • FIG. 1 is a diagram showing a configuration of an information processing device 100 according to the first embodiment.
  • the information processing apparatus 100 according to the first embodiment issues an LVA (List Vector Add) instruction to a vector register storing data to be subjected to arithmetic processing, and performs arithmetic in the cache memory 3 (an example of memory).
  • LVA List Vector Add
  • Atomic processing means that atomicity is maintained, that is, it is treated as either the processing defined as a series is completed or no processing is executed, and when the processing is completed, the moment when the processing is completed. It is assumed that a series of processes have been executed.
  • the information processing device 100 performs vector calculation processing.
  • the information processing apparatus 100 performs the arithmetic processing related to the loop control statement by the arithmetic unit 312 of the cache memory 3.
  • the information processing device 100 includes a core 1 and a cache memory 3.
  • Core 1 is an example of a processing device (an example of a processor).
  • the cache memory 3 is an example of a storage device.
  • the core 1 is a device provided in a CPU (Central Processing Unit) and performs arithmetic processing.
  • the information processing device 100 shown in FIG. 1 is a multi-core computer including a plurality of cores 1.
  • the information processing apparatus 100 may be a single-core computer having one core 1, a dual-core computer having two cores 1, or a quad-core computer having four cores 1.
  • the core 1 includes an instruction issuing unit 11, an address calculation unit 12, and a crossbar 13.
  • the instruction issuing unit 11 reads (fetches) a source program from a main storage device (not shown) connected to the core 1 and performs processing such as decoding, instruction issuance, and arithmetic processing.
  • the command issuing unit 11 includes a scalar control unit 111 and a vector control unit 112.
  • the vector x composed of the loop including the indirect reference is called the first vector.
  • a vector containing an indirect reference is an array whose subscript is specified by another array.
  • the vector y that does not include an indirect reference is called a second vector.
  • the vector l indicating the indirect reference address is an example of the index array.
  • the scalar control unit 111 issues an instruction to read the first vector data and the second vector data to be arithmetically processed from the main memory (not shown) connected to the core 1 before executing the LVA instruction. Issuance to.
  • the vector control unit 112 executes a VLD instruction (Vector Load) for acquiring the first vector data and the second vector data, respectively. By executing the VLD command, the vector control unit 112 acquires the first vector data and the value of the first vector data and the value of the second vector data from the main memory that stores the second vector data. And expand to different vector registers.
  • VLD instruction Vector Load
  • the vector control unit 112 accepts the LVA instruction issued by the scalar control unit 111, and starts processing the LVA instruction based on the vector data stored in the vector register used in the LVA instruction.
  • the vector control unit 112 sends the vector data stored in the vector register related to the LVA instruction to the address calculation unit 12.
  • the vector data stored in the vector register related to the LVA instruction is a value of the first vector data shown in FIG. 2 and a value of the second vector data.
  • the value of the first vector data and the value of the second vector data are stored in the vector register in advance before the arithmetic processing of the loop control statement.
  • the information processing apparatus 100 stores the value of the first vector data and the value of the second vector data in the vector register by the following operations.
  • the address calculation unit 12 accepts the value of the first vector data and the value of the second vector data from the vector control unit 112, and converts the value of the first vector data into a physical address. Further, the address calculation unit 12 generates a packet for storing the converted physical address of the first vector data, the first element, and the second element in the loop unit in the loop control statement, and applies the packet to the crossbar 13. Send a packet. At this time, the first element pointing to the same address is sent as a packet in the order of the elements, so that the order is guaranteed even if they are duplicated.
  • the address calculation unit 12 is an example of the generation means.
  • the first element is an element of the first vector data.
  • the second element is an element of the second vector data.
  • the crossbar 13 receives the packet sent by the address calculation unit 12, and simultaneously sends each packet to the corresponding bank 31 of the cache memory 3 based on the address included in the packet.
  • the crossbar 13 is an example of a sending means. For example, the crossbar 13 compares the bank information, which is the information associated with the preset address and the bank 31, with the address included in the packet sent by the address calculation unit 12, and the bank associated with the address. Identify 31. Further, the crossbar 13 sends a packet to the specified bank 31.
  • each address is associated with a different bank. That is, if the address is different, the bank 31 transmitted by the crossbar 13 is different. Further, the crossbar 13 is set so that packets related to the same address are not transmitted at the same time. That is, the crossbar 13 does not send a plurality of packets to the same bank 31 at the same time. For example, the crossbar 13 does not simultaneously send out a plurality of packets for overlapping addresses.
  • the crossbar 13 stores duplicate addresses in a buffer (not shown) included in the information processing apparatus 100, and sends out packets related to the addresses one by one at a fixed timing. When there are three overlapping packets at a specific address, the crossbar 13 sends out the packet three times for the specific bank 31 corresponding to the address.
  • the crossbar 13 sends out one by one, so that the bank 31 can perform arithmetic processing atomically. Further, in the information processing apparatus 100 according to the first embodiment, the core 1 and the cache memory 3 are connected by a wire by an output port. That is, the crossbar 13 sends a packet to the output port corresponding to the specified bank 31, and then sends the packet to the bank 31 corresponding to the packet.
  • the line connected between the core 1 and the cache memory 3 is the network between the core 1 and the cache memory 3, but the connection form does not matter.
  • the cache memory 3 is a high-speed small-capacity memory used to hide the delay of the main storage device when the CPU including the core 1 acquires information and to fill the performance difference between the CPU and the main storage device.
  • the cache memory 3 is a shared memory that can be accessed from a plurality of cores 1 included in the information processing apparatus 100.
  • the cache memory 3 includes a plurality of banks 31A, 31B, 31C, .... When banks 31A, 31B, 31C, ... Are not distinguished, they are referred to as bank 31.
  • the plurality of cores 1 included in the information processing apparatus 100 can access the cache memory 3 all at once, and can access the cache memory 3 at the same time by the number of banks 31 included in the cache memory 3.
  • Bank 31 is an independently readable and writable storage area. Core 1 can access a plurality of banks in parallel.
  • the bank 31 includes a data array 311A, 311B, 311C, ..., a calculation unit 312A, 312B, 312C, ..., And a control unit 313A, 313B, 313C, ....
  • a data array 311A, 311B, 311C, ... are not distinguished, it is referred to as a data array 311.
  • the calculation unit 312A, 312B, 312C, ... Are not distinguished it is referred to as the calculation unit 312.
  • the control units 313A, 313B, 313C, ... Are not distinguished the control unit 313 is referred to.
  • reading of the data array 311 by the control unit 313, arithmetic processing by the arithmetic unit 312, and storage of the data array 311 by the control unit 313 are performed atomically as an example process. Will be.
  • the control unit 313 is provided in each bank 31 of the cache memory 3, accesses the data array 311 based on the address, and reads the data corresponding to the address from the cache line of the data array 311. Further, the control unit 313 stores the read data corresponding to the first element and the value obtained by adding the second element in the cache line of the data array 311 again based on the same address.
  • the calculation unit 312 is provided in each bank 31 of the cache memory 3, receives a packet sent from the crossbar 13 of the core 1, and performs calculation processing in units of packets. The detailed operation of the calculation unit 312 will be described later.
  • FIG. 3 is a flowchart showing the operation of the information processing device 100.
  • the information processing device 100 executes a vector load instruction (VLD instruction) for acquiring the value of the first vector data and the value of the second vector data (step S1). As a result, the information processing apparatus 100 stores the value of the first vector data and the value of the second vector data in the vector register.
  • the scalar control unit 111 reads the LVA instruction from the main storage device and sends it to the vector control unit 112.
  • the vector control unit 112 receives the LVA instruction sent in step S1 and executes the LVA instruction (step S2).
  • the vector control unit 112 sends the vector data stored in the vector register related to the LVA instruction to the address calculation unit 12 (step S3).
  • the vector data stored in the vector register related to the LVA instruction is a value of the first vector data related to the vector load in step S1 and a value of the second vector data.
  • the address calculation unit 12 accepts the value of the first vector data and the value of the second vector data in step S3, and converts the value of the first vector data into a physical address. Further, the address calculation unit 12 generates a packet for storing the converted physical address of the first vector data and the element of the second vector data in the loop unit in the loop control statement, and sends the packet to the crossbar 13. Send (step S4).
  • the crossbar 13 receives the packet of step S4 and simultaneously sends each packet to the corresponding bank 31 of the cache memory 3 based on the address included in the packet (step S5).
  • the control unit 313 of each bank 31 determines whether or not the address is present in the data array 311 of the bank 31 based on the address included in the packet transmitted in step S5 (step S6). For example, the control unit 313 compares the address with the data array information, which is the information associated with the address and the data array 311, and determines whether or not the address is in the data array 311.
  • step S6 When the control unit 313 determines that the address of the packet sent out in step S5 is in the data array 311 (step S6: YES), the control unit 313 accesses the data array 311 based on the address to obtain the first vector data. Read the cache line containing the first element indicated by the element. After that, the control unit 313 extracts the first element from the address of the packet from the read cache line, and sends the first element together with the second element of the second vector data element to the calculation unit 312 (step S7).
  • step S7 the calculation unit 312 performs calculation processing based on the first element and the second element, which are the values sent in step S7 (step S8). That is, the calculation unit 312 performs an addition process of the data corresponding to the address which is the first element and the second element.
  • step S9 the control unit 313 determines that the address of the packet sent in step S8 does not exist in the data array 311 (step S6: NO)
  • the control unit 313 accesses the main storage device based on the address. Then, the data corresponding to the address is read out (step S9).
  • the control unit 313 stores the data read from the main storage device in the cache line, and again determines the comparison and match of the addresses.
  • the control unit 313 reads the data corresponding to the address from the cache line. After that, the control unit 313 extracts the first element from the address of the packet from the read cache line, and sends the first element together with the second element to the calculation unit 312 (step S7).
  • step S9 the calculation unit 312 performs calculation processing based on the value sent in step S9 (step S8). That is, the calculation unit 312 performs an addition process of the data corresponding to the address which is the first element and the second element.
  • the control unit 313 stores the value obtained by the arithmetic processing in step S8 in the data array 311 based on the packet address (step S10).
  • the information processing apparatus 100 can prevent the address to be the target of the LVA instruction from being rewritten by a subsequent store or the like.
  • the embodiment of the present invention is not limited to the above-mentioned specific embodiment, and a predetermined vector instruction or the like is not omitted by performing arithmetic processing atomically in a plurality of banks of the cache memory 3. However, the main memory access can be reduced and the arithmetic processing can be speeded up.
  • the crossbar 13 identifies the bank 31 based on the address and sends out the packet, when the arithmetic processing related to the same address is performed, the arithmetic processing in the arithmetic unit 312 of the same bank 31 and the data array 311. Is stored. Even in such a case, packets are waited for in the buffer of the cache memory 3 related to the same bank 31, and arithmetic processing is sequentially performed.
  • an information processing device having a configuration different from that of the above embodiment includes overlapping addresses, it is necessary for the scalar control unit to perform memory access to the bank a plurality of times, the scalar control unit to perform addition, and to write to the bank.
  • addition including overlapping addresses is completed by one LVA instruction. Further, the information processing apparatus 100 according to the first embodiment only closes to the bank 31 and executes addition a plurality of times, so that the number of memory accesses from the core 1 can be reduced.
  • each core 1 sends a packet related to a unique address to each bank 31, the arithmetic unit 312 of each bank 31 can perform arithmetic processing in parallel, reducing memory access related to arithmetic processing. Can be done.
  • the storage device in the above embodiment is the cache memory 3
  • the storage device may be the main memory.
  • the address calculation unit 12 guarantees the packet transmission order for the duplicated addresses to enable continuous execution.
  • the compiler identifies the loop including the duplicated addresses in advance and duplicates the packets. Efficiency can also be improved by issuing LVA instructions a plurality of times as many times as the number of addresses to be issued.
  • the cache memory 3 in the above embodiment is connected to the core 1, the cache memory 3 may be provided in the core 1. That is, the storage device included in the information processing device 100 may be the cache memory included in the core 1.
  • the information processing device 100 includes a storage device including a plurality of banks 31 which are independently readable and writable storage areas, and a processing device which can access the plurality of banks in parallel.
  • the processing device includes an index array address and a generation means for generating a packet for storing an element of vector data, which is a loop unit in a loop control statement, and each of the plurality of banks 31 corresponds to a packet unit.
  • a series of processing for reading the data corresponding to the address to be processed, performing arithmetic processing, and storing the value of the arithmetic result is performed atomically at the same time.
  • the information processing device 100 atomically performs arithmetic processing and storage in packet units in a plurality of banks 31 of the storage device. As a result, the user of the information processing apparatus 100 can reduce the memory access related to the arithmetic processing of the list vector including the indirect reference whose value is duplicated.
  • the processing device of the information processing device 100 is provided with a transmission means for identifying a bank 31 to transmit the packet based on the address of the index array stored in the packet and transmitting the packet to the bank 31.
  • the bank 31 receives the transmitted packet and performs arithmetic processing.
  • the information processing device 100 identifies a bank 31 that sends a packet based on an address.
  • the information processing device 100 performs arithmetic processing in packet units in the specified bank 31.
  • the user of the information processing apparatus 100 can reduce the memory access related to the arithmetic processing of the vector including the indirect reference whose value is duplicated.
  • the storage device of the information processing device 100 is connected to the processing device by wire or wirelessly. As a result, even in the information processing device 100 in which the processing device and the storage device are separated, the user of the information processing device 100 reduces the memory access related to the arithmetic processing of the vector including the indirect reference whose value is duplicated. be able to.
  • the storage device of the information processing device 100 is provided inside the processing device. As a result, even if the storage device is the information processing device 100 provided inside the processing device, the user of the information processing device 100 can reduce the memory access related to the arithmetic processing of the vector including the indirect reference whose value is duplicated. Can be done.
  • the storage device of the information processing device 100 is the cache memory 3.
  • the user of the information processing apparatus 100 can reduce the memory access related to the addition processing of the vector including the indirect reference whose value is duplicated by using the plurality of banks 31 of the cache memory 3.
  • the information processing method includes information including a storage device including a plurality of banks 31 which are independently readable and writable storage areas, and a processing device which can access the plurality of banks 31 in parallel.
  • the information processing method it is possible to perform arithmetic processing in packet units in a plurality of banks 31 of the storage device. As a result, the user of the information processing method can reduce the memory access related to the arithmetic processing of the vector including the indirect reference whose value is duplicated.
  • the information processing apparatus 100 in the above embodiment performs arithmetic processing in each bank 31, but even if each bank 31 is provided with a buffer area in which packets can be waited for, the packet arithmetic processing can be performed in a plurality of banks 31. good. In this case, the information processing apparatus 100 can perform packet arithmetic processing using the other arithmetic units 312 without waiting for the arithmetic processing of the arithmetic unit 312 in each bank 31, and further performance improvement can be realized.
  • each bank 31 may perform packet arithmetic processing by the SIMD (Single Thread Multi-Threads) method or the SIMD (Single Instruction Multiple Data) method.
  • SIMD Single Thread Multi-Threads
  • SIMD Single Instruction Multiple Data
  • the information processing device 100 may be provided with a DMU (Direct Memory Unit) instead of the core 1. That is, the information processing device 100 may perform packet arithmetic processing using a plurality of banks 31 provided in the cache memory 3 connected to the DMU, which is a unit that controls DMA (Direct Memory Access).
  • DMU Direct Memory Unit
  • the arithmetic unit 312 in the above embodiment is an adder
  • the arithmetic unit 312 may be another arithmetic unit.
  • a multiplier is provided in addition to an adder, and by adding an LVM (List Vector Multiply) instruction, it is possible to speed up multiplication by replacing the above embodiment with multiplication.
  • LVM List Vector Multiply
  • FIG. 4 is a schematic block diagram showing a basic configuration of the information processing apparatus 100.
  • the configuration shown in FIG. 1 has been described as an embodiment of the information processing device 100, but the basic configuration of the information processing device 100 is as shown in FIG. That is, the configuration of the information processing device 100 according to the basic configuration is a configuration that does not include the crossbar 13 from the configuration of the information processing device 100 according to the first embodiment.
  • the information processing device 100 includes a storage device including a plurality of banks 31 which are independently readable and writable storage areas, and a processing device which can access the plurality of banks in parallel.
  • a loop unit in a loop control statement including an index array address and a generation means for generating a packet for storing an element of vector data, and each of the plurality of banks 31 performs arithmetic processing and arithmetic in the packet unit.
  • a series of processes for storing the resulting value are performed atomically at the same time.
  • the information processing device 100 atomically performs arithmetic processing and storage in packet units in a plurality of banks 31 of the storage device. As a result, the user of the information processing apparatus 100 can reduce the memory access related to the arithmetic processing of the vector including the indirect reference whose value is duplicated.
  • Each aspect of the present invention may be applied to an information processing device and an information processing method.

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Abstract

情報処理装置は、独立して読み書き可能な記憶領域である複数のバンクを備える記憶装置と、複数のバンクに並行してアクセス可能な処理装置と、を備え、処理装置は、ループ制御文におけるループの単位で、インデックス配列のアドレスと、ベクトルデータの要素を格納するパケットを生成する生成手段と、を備え、複数のバンクのそれぞれは、パケットの単位で該当するアドレスに対応するデータの読み出しと演算処理と演算結果の値を格納する一連の処理を原子的に同時に行う。

Description

情報処理装置及び情報処理方法
　本発明は、情報処理装置及び情報処理方法に関する。
　特許文献１には、ベクトルデータに関連付けられたマスク情報を受け取り、当該マスク情報によって示されるように複数のアドレスの各アドレスに対応する記憶位置から取得されたデータ要素をロードし、それらの記憶位置をその後の動作のためにリザーブする論理を有するプロセッサが、原子的な（ａｔｏｍｉｃ）ＳＩＭＤ（Ｓｉｎｇｌｅ－Ｉｎｓｔｒｕｃｔｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ｄａｔａ）動作を実行することにより、効率的な同期およびリダクション演算を可能にするベクトル命令を提供する技術が開示されている。
日本国特開２０１４－０９９１９４号公報
　次のような間接アドレス参照を含む総和演算のことをリスト総和演算と呼ぶ。
　ＤＯ　Ｉ　＝　１，　Ｎ
　　　Ｘ（Ｌ（Ｉ））　＝　Ｘ（Ｌ（Ｉ））　＋　Ｙ（Ｉ）
　ＥＮＤＤＯ
　リスト総和演算は、ベクトル演算処理の機構を備える装置において、間接参照のアドレスＬ（Ｉ）が重複することによりベクトル演算できない場合がある。この場合、ベクトル処理部ではベクトル処理できず、多数のスカラ処理とメモリアクセスによって処理せざるを得ない。
　本発明の目的の一例は、上述した課題を解決する情報処理装置及び情報処理方法を提供することにある。
　本発明の態様に係る情報処理装置は、独立して読み書き可能な記憶領域である複数のバンクを備える記憶装置と、複数のバンクに並行してアクセス可能な処理装置と、を備え、処理装置は、ループ制御文におけるループの単位で、インデックス配列のアドレスと、ベクトルデータの要素を格納するパケットを生成する生成手段と、を備え、複数のバンクのそれぞれは、パケットの単位で該当するアドレスに対応するデータの読み出しと演算処理と演算結果の値を格納する一連の処理を原子的に同時に行う。
　本発明の態様に係る情報処理方法は、独立して読み書き可能な記憶領域である複数のバンクを備える記憶装置と、複数のバンクに並行してアクセス可能な処理装置と、を備える情報処理装置によって実行される情報処理方法であって、ループ制御文におけるループの単位で、インデックス配列のアドレスと、ベクトルデータの要素を格納するパケットを生成するステップと、前記複数のバンクのそれぞれにおいて、パケットの単位で該当するアドレスに対応するデータの読み出しと演算処理を演算結果の値を格納する一連の処理を原子的に行うステップを有する。
　上記態様のうち少なくとも１つの態様によれば、値が重複する間接参照を含むリストベクトルの演算処理に係るメモリアクセスと命令発行数を減らすことができる。
一実施形態に係る情報処理装置の構成を示す図である。 一実施形態に係るループ制御文の一例を示す図である。 一実施形態に係る情報処理装置の動作を示すフローチャートである。 基本構成に係る情報処理装置の構成を示す図である。
〈第１の実施形態〉
《情報処理装置の構成》
　以下、図面を参照しながら実施形態について詳しく説明する。
　図１は、第１の実施形態に係る情報処理装置１００の構成を示す図である。
　第１の実施形態に係る情報処理装置１００は、演算処理の対象となるデータを格納したベクトルレジスタに対し、ＬＶＡ（Ｌｉｓｔ　Ｖｅｃｔｏｒ　Ａｄｄ）命令を発行し、キャッシュメモリ３（メモリの一例）において、演算処理の対象のデータを原子的に処理する装置である。原子的に処理するとは、アトミック性が保たれる、つまり、一連のものとして定義された処理が完了したか１つも実行されないかのどちらかとして扱われ、処理が完了した場合には完了した瞬間に一連の処理が実行されたものとすることである。
　情報処理装置１００はベクトル演算処理を行う。情報処理装置１００は、演算処理の対象にループ制御文が含まれる場合に、キャッシュメモリ３の演算部３１２により当該ループ制御文に係る演算処理を行う。
　情報処理装置１００は、コア１と、キャッシュメモリ３と、を備える。コア１は処理装置（プロセッサの一例）の一例である。キャッシュメモリ３は記憶装置の一例である。
《コアの構成》
　以下、コア１の構成について説明する。
　コア１はＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）に設けられ、演算処理を行う装置である。図１に示す情報処理装置１００はコア１を複数個備えるマルチコア計算機である。例えば、情報処理装置１００は、コア１を１つ備えるシングルコア計算機、コア１を２つ備えるデュアルコア計算機、コア１を４個備えるクアッドコア計算機であっても良い。
　コア１は、命令発行部１１と、アドレス計算部１２と、クロスバ１３と、を備える。
　命令発行部１１は、コア１と接続している主記憶装置（図示しない）からソースプログラムを読み込み（フェッチ）、デコード、命令発行、演算処理等の処理を行う。
　命令発行部１１は、スカラ制御部１１１と、ベクトル制御部１１２と、を備える。
　図２のようなループ制御文において、間接参照を含むループによって構成されるベクトルｘを第１ベクトルと呼ぶ。間接参照を含むベクトルとは、別の配列によって添字を指定される配列をいう。また、図２のようなループ制御文において間接参照を含まないベクトルｙを第２ベクトルと呼ぶ。また、図２のようなループ制御文において間接参照アドレスを示すベクトルｌはインデックス配列の一例である。
　スカラ制御部１１１は、ＬＶＡ命令実行の前に、コア１と接続している主記憶装置（図示しない）から演算処理の対象となる第１ベクトルデータ、第２ベクトルデータを読み込む命令をベクトル制御部に対し発行する。
　ベクトル制御部１１２は、第１ベクトルデータと、第２ベクトルデータを、それぞれ取得するＶＬＤ命令（Ｖｅｃｔｏｒ　Ｌｏａｄ）を実行する。ベクトル制御部１１２は、ＶＬＤ命令を実行することにより、第１ベクトルデータと、第２ベクトルデータを記憶している主記憶装置から第１ベクトルデータの値と第２ベクトルデータの値とを取得してそれぞれ別のベクトルレジスタに展開する。
　ベクトル制御部１１２は、スカラ制御部１１１が発行したＬＶＡ命令を受け入れて、当該ＬＶＡ命令で使用するベクトルレジスタに格納されたベクトルデータに基づいてＬＶＡ命令の処理を開始する。
　ベクトル制御部１１２は、当該ＬＶＡ命令に関わるベクトルレジスタに格納されたベクトルデータをアドレス計算部１２に送出する。上記ＬＶＡ命令に関わるベクトルレジスタに格納されたベクトルデータとは、図２に示す第１ベクトルデータの値と、第２ベクトルデータの値である。
　第１ベクトルデータの値と、第２ベクトルデータの値は、ループ制御文の演算処理の前に予めベクトルレジスタに格納される。
　例えば、情報処理装置１００は以下の動作により第１ベクトルデータの値と、第２ベクトルデータの値とを、ベクトルレジスタに格納する。
　アドレス計算部１２は、ベクトル制御部１１２から第１ベクトルデータの値と第２ベクトルデータの値とを受け入れて、第１ベクトルデータの値を物理アドレスに変換する。また、アドレス計算部１２はループ制御文におけるループの単位で、変換された第１ベクトルデータの物理アドレスと、第１要素と、第２要素とを格納するパケットを生成して、クロスバ１３に当該パケットを送出する。この際、同一アドレスを指し示す第１要素は要素順にパケットとして送出されることで、重複していても順序が保証される。アドレス計算部１２は生成手段の一例である。第１要素とは、第１ベクトルデータの要素である。第２要素とは、第２ベクトルデータの要素である。
　クロスバ１３はアドレス計算部１２が送出したパケットを受け入れて、パケットに含まれたアドレスに基づいて、各パケットをキャッシュメモリ３の対応するバンク３１に同時に送出する。クロスバ１３は送出手段の一例である。
　例えば、クロスバ１３は、予め設定されたアドレスとバンク３１とを関連付けた情報であるバンク情報に、アドレス計算部１２が送出したパケットに含まれたアドレスを照らし合わせて、当該アドレスに関連付けられたバンク３１を特定する。また、クロスバ１３は、特定されたバンク３１にパケットを送出する。
　バンク情報において、各アドレスは異なるバンクと関連付けられる。すなわち、アドレスが異なると、クロスバ１３により送出されるバンク３１が異なる。
　また、クロスバ１３は同一アドレスに係るパケットを同時に送出することはないように設定される。すなわち、クロスバ１３は、同じバンク３１宛に同時に複数のパケットを送出しない。例えば、クロスバ１３は、重複するアドレスにかかる複数のパケットを同時に送出しない。クロスバ１３は、重複するアドレスを情報処理装置１００が備えるバッファ（図示しない）に格納させ、一定のタイミングに当該アドレスにかかるパケットを１つずつ送出する。特定のアドレスにおいて重複するパケットが３つ存在する場合、クロスバ１３は、当該アドレスに対応する特定のバンク３１について、３回のパケットの送出を行う。重複するアドレスに係るパケットが存在する場合でも、クロスバ１３が１つずつ送出するため、バンク３１は原子的に演算処理をすることができる。
　また、第１の実施形態における情報処理装置１００は、出力ポートにより、コア１とキャッシュメモリ３とが有線で接続される。すなわち、クロスバ１３は特定されたバンク３１に対応する出力ポートにパケットを送出することにより、当該パケット対応するバンク３１に当該パケットを送出する。
　図１において、コア１と、キャッシュメモリ３との間で接続されている線はコア１とキャッシュメモリ３間のネットワークであるが、接続形態は問わない。
《キャッシュメモリの構成》
　以下、キャッシュメモリ３の構成について説明する。
　キャッシュメモリ３は、コア１を備えるＣＰＵが情報を取得する際に主記憶装置の遅延を隠蔽し、ＣＰＵと主記憶装置の性能差を埋めるために用いる高速小容量メモリである。キャッシュメモリ３は、情報処理装置１００が備える複数個のコア１からアクセス可能な共有メモリである。
　図１に示すように、キャッシュメモリ３は複数個のバンク３１Ａ、３１Ｂ、３１Ｃ、・・・を備える。バンク３１Ａ、３１Ｂ、３１Ｃ、・・・を区別しない場合には、バンク３１という。情報処理装置１００が備える複数個のコア１は、一斉にキャッシュメモリ３に対しアクセスすることができ、キャッシュメモリ３が備えるバンク３１の数の分だけ同時にアクセスすることができる。バンク３１は独立して読み書き可能な記憶領域である。コア１は、複数のバンクに並行してアクセス可能である。
　バンク３１は、データアレイ３１１A、３１１Ｂ、３１１Ｃ、・・・と、演算部３１２Ａ、３１２Ｂ、３１２Ｃ、・・・と、コントロール部３１３Ａ、３１３Ｂ、３１３Ｃ、・・・と、を備える。なお、データアレイ３１１A、３１１Ｂ、３１１Ｃ、・・・を区別しない場合には、データアレイ３１１という。また、演算部３１２Ａ、３１２Ｂ、３１２Ｃ、・・・を区別しない場合には、演算部３１２という。また、コントロール部３１３Ａ、３１３Ｂ、３１３Ｃ、・・・を区別しない場合には、コントロール部３１３という。キャッシュメモリ３が備える複数のバンク３１のそれぞれは、コントロール部３１３によるデータアレイ３１１の読み出し、演算部３１２による演算処理と、コントロール部３１３によるデータアレイ３１１の格納は、一例の処理として原子的に行われる。
　コントロール部３１３は、キャッシュメモリ３の各バンク３１に設けられ、アドレスに基づいてデータアレイ３１１にアクセスし、当該アドレスに対応するデータをデータアレイ３１１のキャッシュラインから読み出す。また、コントロール部３１３は、読み出した第１要素に対応するデータと第２要素を加算した値を再度同じアドレスに基づいてデータアレイ３１１のキャッシュラインに格納する。
　演算部３１２は、キャッシュメモリ３の各バンク３１に設けられ、コア１のクロスバ１３から送出されたパケットを受け入れて、パケットの単位で演算処理を行う。
　演算部３１２の詳細な動作については後述する。
《情報処理装置の動作》
　以下、情報処理装置１００の動作について説明する。
　図３は、情報処理装置１００の動作を示すフローチャートである。
　情報処理装置１００は、第１ベクトルデータの値と、第２ベクトルデータの値とを、取得するベクトルロード命令（ＶＬＤ命令）を実行する（ステップＳ１）。これにより、情報処理装置１００は、第１ベクトルデータの値と、第２ベクトルデータの値とを、ベクトルレジスタに格納する。スカラ制御部１１１は、主記憶装置からＬＶＡ命令を読み込み、ベクトル制御部１１２に送出する。
　ベクトル制御部１１２はステップＳ１で送出されたＬＶＡ命令を受け入れて、当該ＬＶＡ命令を実行する（ステップＳ２）。
　ベクトル制御部１１２は、ＬＶＡ命令に関わるベクトルレジスタに格納されたベクトルデータをアドレス計算部１２に送出する（ステップＳ３）。上記ＬＶＡ命令に関わるベクトルレジスタに格納されたベクトルデータとは、ステップＳ１のベクトルロードに係る第１ベクトルデータの値と、第２ベクトルデータの値である。
　アドレス計算部１２は、ステップＳ３の第１ベクトルデータの値と第２ベクトルデータの値とを受け入れて、第１ベクトルデータの値を物理アドレスに変換する。また、アドレス計算部１２はループ制御文におけるループの単位で、変換された第１ベクトルデータの物理アドレスと、第２ベクトルデータの要素とを格納するパケットを生成して、クロスバ１３に当該パケットを送出する（ステップＳ４）。
　クロスバ１３はステップＳ４のパケットを受け入れて、パケットに含まれたアドレスに基づいて、各パケットをキャッシュメモリ３の対応するバンク３１に同時に送出する（ステップＳ５）。
　各バンク３１のコントロール部３１３は、ステップＳ５で送出されたパケットに含まれるアドレスに基づいて、当該バンク３１のデータアレイ３１１に当該アドレスはあるか否かを判定する（ステップＳ６）。例えば、コントロール部３１３はアドレスを、アドレスとデータアレイ３１１とが関連付けられた情報であるデータアレイ情報に照らし合わせて、当該アドレスがデータアレイ３１１にあるか否かを判定する。
　コントロール部３１３が、ステップＳ５で送出されたパケットのアドレスが、データアレイ３１１にあると判定した場合（ステップＳ６：ＹＥＳ）、当該アドレスに基づいてデータアレイ３１１にアクセスして、第１ベクトルデータの要素が示す第１要素を含むキャッシュラインを読み出す。その後、コントロール部３１３は、読み出したキャッシュラインから、パケットのアドレスから第１要素を抽出し、第２ベクトルデータの要素第２要素と共に第１要素を演算部３１２に送出する（ステップＳ７）。
　ステップＳ７の後、演算部３１２は、ステップＳ７で送出された値である第１要素と第２要素に基づいて演算処理を行う（ステップＳ８）。すなわち、演算部３１２は第１要素であるアドレスに対応するデータと第２要素との加算処理を行う。
　他方、コントロール部３１３が、ステップＳ８で送出されたパケットのアドレスが、データアレイ３１１に無いと判定した場合（ステップＳ６：ＮＯ）、コントロール部３１３は、当該アドレスに基づいて主記憶装置にアクセスして、アドレスに対応するデータを読み出す（ステップＳ９）。コントロール部３１３は、主記憶装置から読み出したデータをキャッシュラインに格納し、再度アドレスの比較一致の判定を行う。コントロール部３１３は、キャッシュラインからアドレスに対応するデータを読み出す。その後、コントロール部３１３は、読み出したキャッシュラインから、パケットのアドレスから第１要素を抽出し、第２要素と共に第１要素を演算部３１２に送出する（ステップＳ７）。
　ステップＳ９の後、演算部３１２はステップＳ９で送出された値に基づいて演算処理を行う（ステップＳ８）。すなわち、演算部３１２は第１要素であるアドレスに対応するデータと第２要素との加算処理を行う。
　コントロール部３１３は、ステップＳ８の演算処理により得られた値を、パケットのアドレスに基づいてデータアレイ３１１に格納する（ステップＳ１０）。
　ステップＳ７でデータアレイ３１１の読み出しが発生し、ステップＳ１０においてデータアレイ３１１への格納がある間、当該データアレイ３１１への他のアクセスは生じさせない原子的な操作、つまりこれ以上分けることのできない操作とすることで、情報処理装置１００は、ＬＶＡ命令の対象となるアドレスに対する後続のストア等による書き換えを防ぐことができる。本発明の実施形態は、上記の具体的な実施形態に限定されるものでなく、キャッシュメモリ３の複数のバンクにおいて原子的に演算処理を行うことにより、所定のベクトル命令などを省略しなくても、メインメモリアクセスを減らして、演算処理を高速化できる。
　また、クロスバ１３は、アドレスに基づいてバンク３１を特定してパケットを送出するため、同一アドレスに係る演算処理が行われる場合、同一のバンク３１の演算部３１２での演算処理とデータアレイ３１１への格納が行われる。このような場合であっても、同一のバンク３１に係るキャッシュメモリ３のバッファでパケットを待ち合わせて、順次的に演算処理が行われる。上記の実施形態と異なる構成の情報処理装置は、重複するアドレスを含む場合、バンクに対しスカラ制御部が複数回メモリアクセスを行い、スカラ制御部で加算を行い、バンクに書き込む必要がある。これに対し、第１の実施形態に係る情報処理装置１００によれば、重複するアドレスを含む加算が１度のＬＶＡ命令で完了する。また、第１の実施形態に係る情報処理装置１００は、バンク３１に閉じて加算を複数回実行するのみであり、コア１からのメモリアクセス回数を削減することができる。
　他方、各コア１が重複の無いアドレスに係るパケットを各バンク３１に送出した場合、各バンク３１の演算部３１２は並列して演算処理を行うことができ、演算処理に係るメモリアクセスを減らすことができる。
　また、上記の実施形態における記憶装置はキャッシュメモリ３であるが、記憶装置はメインメモリであっても良い。
　また、上記の実施形態においては、重複するアドレスに対しアドレス計算部１２がパケットの送出順序を保証することで連続実行を可能としたが、コンパイラによって重複するアドレスを含むループをあらかじめ特定し、重複するアドレスの数だけ複数回のＬＶＡ命令を発行することでも効率を高めることができる。
　また、上記の実施形態におけるキャッシュメモリ３はコア１と接続されているが、キャッシュメモリ３はコア１に設けられても良い。すなわち、情報処理装置１００が備える記憶装置は、コア１が備えるキャッシュメモリであっても良い。
《作用・効果》
　本発明の実施形態に係る情報処理装置１００は、独立して読み書き可能な記憶領域である複数のバンク３１を備える記憶装置と、複数のバンクに並行してアクセス可能な処理装置と、を備え、処理装置は、ループ制御文におけるループの単位で、インデックス配列のアドレスと、ベクトルデータの要素を格納するパケットを生成する生成手段と、を備え、複数のバンク３１のそれぞれは、パケットの単位で該当するアドレスに対応するデータの読み出しと演算処理と演算結果の値を格納する一連の処理を原子的に同時に行う。
　情報処理装置１００は、記憶装置の複数のバンク３１にてパケットの単位で演算処理と格納を原子的に行う。これにより、情報処理装置１００のユーザは、値が重複する間接参照を含むリストベクトルの演算処理に係るメモリアクセスを減らすことができる。
　また、情報処理装置１００の処理装置は、パケットに格納されたインデックス配列のアドレスに基づいて、当該パケットを送出するバンク３１を特定し、当該パケットを当該バンク３１に送出する送出手段、を備え、バンク３１は、送出されたパケットを受け入れて演算処理を行う。
　情報処理装置１００は、アドレスに基づいてパケットを送出するバンク３１を特定する。情報処理装置１００は、特定されたバンク３１にてパケットの単位で演算処理を行う。これにより、情報処理装置１００のユーザは、値が重複する間接参照を含むベクトルの演算処理に係るメモリアクセスを減らすことができる。
　また、情報処理装置１００の記憶装置は、処理装置と有線又は無線で接続される。
　これにより、処理装置と記憶装置とが分離された状態の情報処理装置１００であっても、情報処理装置１００のユーザは、値が重複する間接参照を含むベクトルの演算処理に係るメモリアクセスを減らすことができる。
　また、情報処理装置１００の記憶装置は、処理装置の内部に設けられる。
　これにより、記憶装置が処理装置の内部に設けられた情報処理装置１００であっても、情報処理装置１００のユーザは、値が重複する間接参照を含むベクトルの演算処理に係るメモリアクセスを減らすことができる。
　また、情報処理装置１００の記憶装置は、キャッシュメモリ３である。
　これにより、情報処理装置１００のユーザは、キャッシュメモリ３の複数のバンク３１を用いて、値が重複する間接参照を含むベクトルの加算処理に係るメモリアクセスを減らすことができる。
　本発明の実施形態に係る情報処理方法は、独立して読み書き可能な記憶領域である複数のバンク３１を備える記憶装置と、複数のバンク３１に並行してアクセス可能な処理装置と、を備える情報処理装置において、ループ制御文におけるループの単位で、インデックス配列のアドレスと、ベクトルデータの要素を格納するパケットを生成するステップと、複数のバンク３１のそれぞれにおいて、パケットの単位で該当するアドレスに対応するデータの読み出しと演算処理と演算結果の値を格納する一連の処理を原子的に同時に行うステップを有する。
　情報処理方法を用いると、記憶装置の複数のバンク３１にてパケットの単位で演算処理を行うことができる。これにより、情報処理方法のユーザは、値が重複する間接参照を含むベクトルの演算処理に係るメモリアクセスを減らすことができる。
〈他の実施形態〉
　以上、図面を参照して一実施形態について詳しく説明してきたが、具体的な構成は上述のものに限られることはなく、様々な設計変更等をすることが可能である。
　上記の実施形態における情報処理装置１００は、各バンク３１において演算処理を行うが、各バンク３１にパケットの待ち合わせが可能なバッファ領域を設けて、複数のバンク３１でパケットの演算処理を行っても良い。この場合、情報処理装置１００は各バンク３１における演算部３１２の演算処理を待たずに、他の演算部３１２を用いてパケットの演算処理を行うことができ、さらなる性能向上を実現できる。
　また、各バンク３１の演算部３１２は、ＳＩＭＴ（Ｓｉｎｇｌｅ　Ｉｎｓｔｒｕｃｔｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ｔｈｒｅａｄｓ）方式やＳＩＭＤ（Ｓｉｎｇｌｅ　Ｉｎｓｔｒｕｃｔｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ｄａｔａ）方式で、パケットの演算処理を行っても良い。
　また、情報処理装置１００は、コア１の代わりにＤＭＵ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ｕｎｉｔ）を備えても良い。すなわち、情報処理装置１００は、ＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）を制御するユニットであるＤＭＵに接続されたキャッシュメモリ３に複数設けられたバンク３１を用いて、パケットの演算処理を行っても良い。
　また、上記の実施形態における演算部３１２は加算器であるが、演算部３１２は別の演算器でも良い。例えば、加算器に加え乗算器も備え、ＬＶＭ（Ｌｉｓｔ　Ｖｅｃｔｏｒ　Ｍｕｌｔｉｐｌｙ）命令を追加することで、上記の実施形態を乗算に置き換えた乗算の高速化も可能である。
〈基本構成〉
　図４は、情報処理装置１００の基本構成を示す概略ブロック図である。
　上述した実施形態では、情報処理装置１００の一実施形態として図１に示す構成について説明したが、情報処理装置１００の基本構成は、図４に示すとおりである。
　すなわち、基本構成に係る情報処理装置１００の構成は、第１の実施形態に係る情報処理装置１００の構成から、クロスバ１３を備えない構成である。
　基本構成に係る情報処理装置１００は、独立して読み書き可能な記憶領域である複数のバンク３１を備える記憶装置と、複数のバンクに並行してアクセス可能な処理装置と、を備え、処理装置は、ループ制御文におけるループの単位で、インデックス配列のアドレスと、ベクトルデータの要素を格納するパケットを生成する生成手段と、を備え、複数のバンク３１のそれぞれは、パケットの単位で演算処理と演算結果の値を格納する一連の処理を原子的に同時に行う。
　情報処理装置１００は、記憶装置の複数のバンク３１にてパケットの単位で演算処理と格納を原子的に行う。これにより、情報処理装置１００のユーザは、値が重複する間接参照を含むベクトルの演算処理に係るメモリアクセスを減らすことができる。
　この出願は、２０２０年３月１８日に出願された日本国特願２０２０－０４７４８８号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明の各態様は、情報処理装置及び情報処理方法に適用してもよい。
　１　コア
　３　キャッシュメモリ
　１１　命令発行部
　１２　アドレス計算部
　１３　クロスバ
　３１　バンク
　１１１　スカラ制御部
　１１２　ベクトル制御部
　３１１　データアレイ
　３１２　演算部
　３１３　コントロール部

Claims (6)

  1. 　独立して読み書き可能な記憶領域である複数のバンクを備える記憶装置と、
    　複数の前記バンクに並行してアクセス可能な処理装置と、
    　を備え、
    　前記処理装置は、ループ制御文におけるループの単位で、インデックス配列のアドレスと、ベクトルデータの要素を格納するパケットを生成する生成手段と、を備え、複数の前記バンクのそれぞれは、前記パケットの単位で該当する前記アドレスに対応するデータの読み出しと演算処理と演算結果の値を格納する一連の処理を原子的に同時に行う
    　情報処理装置。
  2. 　前記処理装置は、前記パケットに格納された前記インデックス配列のアドレスに基づいて、当該パケットを送出する前記バンクを特定し、当該パケットを当該バンクに送出する送出手段、を備え、
    　前記バンクは、送出された前記パケットを受け入れて前記演算処理を行う
    　請求項１に記載の情報処理装置。
  3. 　前記記憶装置は、前記処理装置と有線又は無線で接続される
    　請求項１又は請求項２に記載の情報処理装置。
  4. 　前記記憶装置は、前記処理装置の内部に設けられる
    　請求項１又は請求項２に記載の情報処理装置。
  5. 　前記記憶装置は、キャッシュメモリである
    　請求項１から請求項４の何れか１項に記載の情報処理装置。
  6. 　独立して読み書き可能な記憶領域である複数のバンクを備える記憶装置と、
    　複数の前記バンクに並行してアクセス可能な処理装置と、
    　を備える情報処理装置によって実行される情報処理方法であって、
    　ループ制御文におけるループの単位で、インデックス配列のアドレスと、ベクトルデータの要素を格納するパケットを生成するステップと、
    　複数の前記バンクのそれぞれにおいて、前記パケットの単位で該当する前記アドレスに対応するデータの読み出しと演算処理と演算結果の値を格納する一連の処理を原子的に同時に行うステップと、
    　を有する情報処理方法。
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