JPH0619957A - ベクトルデータ処理装置 - Google Patents
ベクトルデータ処理装置Info
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- JPH0619957A JPH0619957A JP4156637A JP15663792A JPH0619957A JP H0619957 A JPH0619957 A JP H0619957A JP 4156637 A JP4156637 A JP 4156637A JP 15663792 A JP15663792 A JP 15663792A JP H0619957 A JPH0619957 A JP H0619957A
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Abstract
(57)【要約】
【目的】間接アドレス型ベクトルロードの機能を有する
ベクトルデータ処理装置において、間接アドレス型ベク
トルロードの処理を行う際に、バンク衝突による主記憶
のサイクルタイムの待ち合わせ時間を短縮し、リストベ
クトルロードにかかる時間を短縮する。 【構成】リストベクトルロード命令で主記憶２３から読
み出されたデータと主記憶２３中でのアドレスの対を複
数個記憶する記憶装置１６を設け、一度主記憶からロー
ドしたデータをアドレスとともに記憶装置１６に保存
し、同一アドレスへの二度目以降のアクセスは主記憶２
３ヘアクセスせず記憶装置１６からデータをロードする
ことにより、バンク衝突による主記憶２３のサイクルタ
イムの待ち合わせ時間を短縮し、リストベクトルロード
にかかる時間を短縮する。
ベクトルデータ処理装置において、間接アドレス型ベク
トルロードの処理を行う際に、バンク衝突による主記憶
のサイクルタイムの待ち合わせ時間を短縮し、リストベ
クトルロードにかかる時間を短縮する。 【構成】リストベクトルロード命令で主記憶２３から読
み出されたデータと主記憶２３中でのアドレスの対を複
数個記憶する記憶装置１６を設け、一度主記憶からロー
ドしたデータをアドレスとともに記憶装置１６に保存
し、同一アドレスへの二度目以降のアクセスは主記憶２
３ヘアクセスせず記憶装置１６からデータをロードする
ことにより、バンク衝突による主記憶２３のサイクルタ
イムの待ち合わせ時間を短縮し、リストベクトルロード
にかかる時間を短縮する。
Description
【０００１】
【産業上の利用分野】本発明は、リストベクトルロード
の処理を行うベクトルデータ処理装置に関する。
の処理を行うベクトルデータ処理装置に関する。
【０００２】リストベクトルロードとは、複数のベクト
ルレジスタの１つに格納されたベクトルデータを主記憶
のアドレス情報として主記憶に送出し、このアドレスに
対応するデータを主記憶から読み出して上述のベクトル
レジスタの１つに格納する間接アドレス型ベクトルロー
ドのことをいう。
ルレジスタの１つに格納されたベクトルデータを主記憶
のアドレス情報として主記憶に送出し、このアドレスに
対応するデータを主記憶から読み出して上述のベクトル
レジスタの１つに格納する間接アドレス型ベクトルロー
ドのことをいう。
【０００３】
【従来の技術】従来のこの種のベクトルデータ処理装置
では、プロセッサと主記憶は直接接続されており、通
常、主記憶は多数のバンクに分割され、インタリーブ方
式でアクセスされる。また、各バンクでは、主記憶のア
ドレスが、バンク数おきにつけられる。
では、プロセッサと主記憶は直接接続されており、通
常、主記憶は多数のバンクに分割され、インタリーブ方
式でアクセスされる。また、各バンクでは、主記憶のア
ドレスが、バンク数おきにつけられる。
【０００４】メモリインタリーブ方式は、主記憶のサイ
クルタイムをＴac、バンク数をＢとすると、バンク競合
のない理想的な場合には、Ｔac／Ｂごとに主記憶アクセ
スが可能となる。従って、連続ベクトルや、バンク競合
の起きない間隔の等間隔ベクトルのロードには適してい
る。
クルタイムをＴac、バンク数をＢとすると、バンク競合
のない理想的な場合には、Ｔac／Ｂごとに主記憶アクセ
スが可能となる。従って、連続ベクトルや、バンク競合
の起きない間隔の等間隔ベクトルのロードには適してい
る。
【０００５】
【発明が解決しようとする課題】上述した従来のベクト
ルデータ処理装置では、プロセッサが主記憶に連続して
アクセスする場合、主記憶がインタリーブされていて
も、同一アドレス、あるいは同一バンクへのアクセスが
連続すると、後から発行されたメモリアクセスは、メモ
リサイクル分だけ待たなければならず、一つ前のメモリ
アクセスが終了するまでは実行不可能である。
ルデータ処理装置では、プロセッサが主記憶に連続して
アクセスする場合、主記憶がインタリーブされていて
も、同一アドレス、あるいは同一バンクへのアクセスが
連続すると、後から発行されたメモリアクセスは、メモ
リサイクル分だけ待たなければならず、一つ前のメモリ
アクセスが終了するまでは実行不可能である。
【０００６】リストベクトリロードの処理では、同一の
アドレスに連続してアクセスするようなアクセスパター
ンが一般に非常に多く、プロセッサの処理速度を向上さ
せても、メモリアクセスにかかる時間がボトルネックと
なり、情報処理装置全体としての処理速度を向上させる
ことが困難となる。
アドレスに連続してアクセスするようなアクセスパター
ンが一般に非常に多く、プロセッサの処理速度を向上さ
せても、メモリアクセスにかかる時間がボトルネックと
なり、情報処理装置全体としての処理速度を向上させる
ことが困難となる。
【０００７】また、スカラ処理装置であれば、キャッシ
ュメモリを主記憶とプロセッサの中間におくことによ
り、主記憶の同一アドレスへのアクセス回数を低減させ
る事ができる。しかし、ベクトル処理装置とスカラ処理
装置が主記憶を共有するような場合、ベクトル処理装置
とスカラ処理装置が共有のキャッシュメモリを使用する
と、次のような問題がある。
ュメモリを主記憶とプロセッサの中間におくことによ
り、主記憶の同一アドレスへのアクセス回数を低減させ
る事ができる。しかし、ベクトル処理装置とスカラ処理
装置が主記憶を共有するような場合、ベクトル処理装置
とスカラ処理装置が共有のキャッシュメモリを使用する
と、次のような問題がある。
【０００８】すなわち、スカラ処理装置があるプロセス
を実行後、ベクトル処理装置が別のプロセスを実行する
とき、ベクトル処理装置が一度に扱うデータ量がスカラ
処理装置より多いため、キャッシュメモリ中のスカラデ
ータのエントリーの多くがベクトルデータに置換されて
しまう。このことにより、ベクトル処理装置のプロセス
が終了した後、再びスカラ処理装置がメモリアクセスを
行うとキャッシュミスの頻度が大きくなり、キャッシュ
メモリの利点が損なわれてしまう。本発明の目的は、メ
モリアクセスにかかる時間を短縮し、リストベクトルロ
ードを効率的に行うことができる情報処理装置を提供す
ることにある。
を実行後、ベクトル処理装置が別のプロセスを実行する
とき、ベクトル処理装置が一度に扱うデータ量がスカラ
処理装置より多いため、キャッシュメモリ中のスカラデ
ータのエントリーの多くがベクトルデータに置換されて
しまう。このことにより、ベクトル処理装置のプロセス
が終了した後、再びスカラ処理装置がメモリアクセスを
行うとキャッシュミスの頻度が大きくなり、キャッシュ
メモリの利点が損なわれてしまう。本発明の目的は、メ
モリアクセスにかかる時間を短縮し、リストベクトルロ
ードを効率的に行うことができる情報処理装置を提供す
ることにある。
【０００９】
【課題を解決するための手段】本発明の装置は、リスト
ベクトルロード機能を有するベクトルデータ処理装置に
おいて、ベクトルレジスタ群のうちの、命令で指定され
た第１のベクトルレジスタの内容を読み出す第１の読出
手段と、リストベクトルロード命令で主記憶から読み出
されたデータと主記憶中での該データのアドレスの対を
複数個記憶する記憶手段と、前記第１の読出手段によっ
て前記第１のベクトルレジスタから読み出された内容と
前記対のうちのアドレス部を比較する比較手段と、前記
比較手段によって、一致が検出されたとき、該対のうち
のデータを読み出す第２の読出手段と、前記比較手段に
よって一致が検出されなかったときには、該アドレスの
データを主記憶から読み出す第３の読出手段と、該主記
憶から読み出したデータをその読出アドレスとともに前
記記憶手段に登録する手段と、前記第２の読出手段また
は前記第３の読出手段によって、前記記憶手段または前
記主記憶から読み出されたデータを、前記ベクトルレジ
スタ群のうちで命令で指定された第２のベクトルレジス
タの、前記第１のベクトルレジスタに対応するエントリ
ーに書き込む手段とを有することを特徴とする。
ベクトルロード機能を有するベクトルデータ処理装置に
おいて、ベクトルレジスタ群のうちの、命令で指定され
た第１のベクトルレジスタの内容を読み出す第１の読出
手段と、リストベクトルロード命令で主記憶から読み出
されたデータと主記憶中での該データのアドレスの対を
複数個記憶する記憶手段と、前記第１の読出手段によっ
て前記第１のベクトルレジスタから読み出された内容と
前記対のうちのアドレス部を比較する比較手段と、前記
比較手段によって、一致が検出されたとき、該対のうち
のデータを読み出す第２の読出手段と、前記比較手段に
よって一致が検出されなかったときには、該アドレスの
データを主記憶から読み出す第３の読出手段と、該主記
憶から読み出したデータをその読出アドレスとともに前
記記憶手段に登録する手段と、前記第２の読出手段また
は前記第３の読出手段によって、前記記憶手段または前
記主記憶から読み出されたデータを、前記ベクトルレジ
スタ群のうちで命令で指定された第２のベクトルレジス
タの、前記第１のベクトルレジスタに対応するエントリ
ーに書き込む手段とを有することを特徴とする。
【００１０】
【作用】本発明においては、リストベクトルロードの処
理を行う際に、リストベクトルの一要素を主記憶からロ
ードしたとき、この要素の値とこの要素の主記憶中での
アドレスを対にして記憶手段に記憶し、その後上述の要
素と同一アドレスの要素をロードするときは主記憶へア
クセスせずに記憶手段からロードする。これにより実際
に主記憶へアクセスする回数が減少するので、主記憶の
サイクルタイムの待て合わせ時間が短縮され、リストベ
クトルロードにかかる時間が短縮される。
理を行う際に、リストベクトルの一要素を主記憶からロ
ードしたとき、この要素の値とこの要素の主記憶中での
アドレスを対にして記憶手段に記憶し、その後上述の要
素と同一アドレスの要素をロードするときは主記憶へア
クセスせずに記憶手段からロードする。これにより実際
に主記憶へアクセスする回数が減少するので、主記憶の
サイクルタイムの待て合わせ時間が短縮され、リストベ
クトルロードにかかる時間が短縮される。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】本発明の第１の実施例を示す図１を参照す
ると、図１において、１０と１１は命令によって選択さ
れたベクトルレジスタであり、１２はベクトルレジスタ
１０の読出アドレスカウンタ、１３はベクトルレジスタ
１１の書込アドレスカウンタである。１４、１５、２８
はｍビット幅のレジスタ、１６はリストベクトルロード
処理によって主記憶からロードされたデータをアドレス
と対にして記憶する記憶装置、１７は記憶装置１６のア
ドレス部、１８は記憶装置１６のデータ部、１９は記憶
装置１６の無効化ビットである。
ると、図１において、１０と１１は命令によって選択さ
れたベクトルレジスタであり、１２はベクトルレジスタ
１０の読出アドレスカウンタ、１３はベクトルレジスタ
１１の書込アドレスカウンタである。１４、１５、２８
はｍビット幅のレジスタ、１６はリストベクトルロード
処理によって主記憶からロードされたデータをアドレス
と対にして記憶する記憶装置、１７は記憶装置１６のア
ドレス部、１８は記憶装置１６のデータ部、１９は記憶
装置１６の無効化ビットである。
【００１３】２０、２１、２２はそれぞれ記憶装置１６
のアドレス部１７、データ部１８、無効化ビット１９の
読出レジスタである。２３は主記憶、２４はｍビットの
比較器、２７、３６は切換器、２９、３０はフリップフ
ロップである。３２は命令発行制御装置、３３はリスト
ベクトルロード終了検出装置、３４は記憶装置クリア装
置である。
のアドレス部１７、データ部１８、無効化ビット１９の
読出レジスタである。２３は主記憶、２４はｍビットの
比較器、２７、３６は切換器、２９、３０はフリップフ
ロップである。３２は命令発行制御装置、３３はリスト
ベクトルロード終了検出装置、３４は記憶装置クリア装
置である。
【００１４】また、５０はデータ検出信号、５１は主記
憶のリプライ信号、５２はデータ転送線、５３は記憶装
置クリア信号である。
憶のリプライ信号、５２はデータ転送線、５３は記憶装
置クリア信号である。
【００１５】記憶装置１６の各エントリは、アドレスの
下位ｎビットで選択される。即ち、下位のｎビットが一
致するアドレスのデータは、記憶装置１６の同一のエン
トリに登録される。
下位ｎビットで選択される。即ち、下位のｎビットが一
致するアドレスのデータは、記憶装置１６の同一のエン
トリに登録される。
【００１６】リストベクトルロードの処理が開始される
と、読出アドレスカウンタ１２及び書込アドレスカウン
タ１３が初期設定され、ベクトルレジスタ１０から最初
のデータが読出レジス１４に読み出される。
と、読出アドレスカウンタ１２及び書込アドレスカウン
タ１３が初期設定され、ベクトルレジスタ１０から最初
のデータが読出レジス１４に読み出される。
【００１７】読み出しレジスタ１４のうちの下位のｎビ
ットが記憶装置１６のアドレス部１７に転送され、アド
レス下位ｎビットが一致するデータとこのデータのアド
レスとこのデータの無効化ビットがそれぞれデータ部２
１とアドレス部２０と読出レジスタ２２の各々に転送さ
れる。また、読出レジスタ１４の値はレジスタ１５に転
送される。
ットが記憶装置１６のアドレス部１７に転送され、アド
レス下位ｎビットが一致するデータとこのデータのアド
レスとこのデータの無効化ビットがそれぞれデータ部２
１とアドレス部２０と読出レジスタ２２の各々に転送さ
れる。また、読出レジスタ１４の値はレジスタ１５に転
送される。
【００１８】比較器２４はアドレス部２０に転送された
アドレス情報とレジスタ１５に保持されているアドレス
を比較し、ＡＮＤゲート２５はこの比較結果と読出レジ
スタ２２に保持されている無効化ビットとの論理積を生
成しデータ検出信号５０を出力する。
アドレス情報とレジスタ１５に保持されているアドレス
を比較し、ＡＮＤゲート２５はこの比較結果と読出レジ
スタ２２に保持されている無効化ビットとの論理積を生
成しデータ検出信号５０を出力する。
【００１９】データ検出信号５０は、“１”のときは、
データ部１８にレジスタ１５に保持されているアドレス
のデーアが記憶されていて、かつこのデータが有効であ
ったことを示し、“０”のときは、データ部１８にレジ
スタ１５に保持されているアドレスのデータが記憶され
ていなかったか、記憶されていても無効であったことを
示す。
データ部１８にレジスタ１５に保持されているアドレス
のデーアが記憶されていて、かつこのデータが有効であ
ったことを示し、“０”のときは、データ部１８にレジ
スタ１５に保持されているアドレスのデータが記憶され
ていなかったか、記憶されていても無効であったことを
示す。
【００２０】データ検出信号が“０”のとき、即ちデー
タ部１８にデータが登録されていなかった場合は、デー
タ検出信号４０がインバータ３５を経由し、主記憶２３
にリードアクセス要求として入力される。主記憶２３は
リードアクセス要求を受けてレジスタ１５に保持されて
いるアドレスのデータをデータ転送線５２に送出し、リ
プライ信号５１を出力する。
タ部１８にデータが登録されていなかった場合は、デー
タ検出信号４０がインバータ３５を経由し、主記憶２３
にリードアクセス要求として入力される。主記憶２３は
リードアクセス要求を受けてレジスタ１５に保持されて
いるアドレスのデータをデータ転送線５２に送出し、リ
プライ信号５１を出力する。
【００２１】切換器２７には、データ部２１の値とデー
タ転送線５２が接続されており、これらをリプライ信号
５１によって切り換える。即ち、データ検出信号５０が
“０”のときは主記憶２３のリプライ信号５１が“１”
となり、データ転送線５２の値を選択してレジスタ２８
に転送し、またデータ検出信号５０“１”の時は記憶装
置１６にデータが登録されていたことを示すので、主記
憶２３にリードアクセスが行われずリプライ信号５１が
“０”のままとなってデータ部２１の値を選択しレジス
タ２８に転送する。
タ転送線５２が接続されており、これらをリプライ信号
５１によって切り換える。即ち、データ検出信号５０が
“０”のときは主記憶２３のリプライ信号５１が“１”
となり、データ転送線５２の値を選択してレジスタ２８
に転送し、またデータ検出信号５０“１”の時は記憶装
置１６にデータが登録されていたことを示すので、主記
憶２３にリードアクセスが行われずリプライ信号５１が
“０”のままとなってデータ部２１の値を選択しレジス
タ２８に転送する。
【００２２】データ検出信号５０とリプライ信号５１
は、それぞれフリップフロップ２９とフリップフロップ
３０を経由してＯＲゲート３１に入力されて論理和が生
成され、この論理和は書込アドレスレジスタ１３をイン
クリメントし、またこの論理和はレジスタ２８のデータ
をベクトルレジスタ１１に記憶するためのストローブ信
号としてベクトルレジスタ１１に入力される。
は、それぞれフリップフロップ２９とフリップフロップ
３０を経由してＯＲゲート３１に入力されて論理和が生
成され、この論理和は書込アドレスレジスタ１３をイン
クリメントし、またこの論理和はレジスタ２８のデータ
をベクトルレジスタ１１に記憶するためのストローブ信
号としてベクトルレジスタ１１に入力される。
【００２３】ここで、ＯＲゲート３１による論理和は、
記憶装置１６にデータが登録されていることを検出した
時点、または記憶装置１６にデータが登録されておらず
主記憶へアクセスしてリプライ信号５１が“１”になっ
た時点で“１”になった信号が上述のように、フリップ
フロップ２９又はフリップフロップ３０を経由した後に
生成され、ストローブ信号とすることでベクトルレジス
タ１１に書き込むデータとのタイミングを合わせてい
る。
記憶装置１６にデータが登録されていることを検出した
時点、または記憶装置１６にデータが登録されておらず
主記憶へアクセスしてリプライ信号５１が“１”になっ
た時点で“１”になった信号が上述のように、フリップ
フロップ２９又はフリップフロップ３０を経由した後に
生成され、ストローブ信号とすることでベクトルレジス
タ１１に書き込むデータとのタイミングを合わせてい
る。
【００２４】記憶装置１６のデータ部１８にもレジスタ
２８の値が入力されている。また、切換器３６は通常
“１”を選択して無効化ビット１９に“１”を入力して
いる。更にアドレス部１７にはレジスタ１５に接続読出
アドレスが入力されている。
２８の値が入力されている。また、切換器３６は通常
“１”を選択して無効化ビット１９に“１”を入力して
いる。更にアドレス部１７にはレジスタ１５に接続読出
アドレスが入力されている。
【００２５】ここで前述のように、リプライ信号５０を
フリップフロップ３０を経由して、記憶装置１６へのス
トローブ信号として入力することにより、主記憶２３か
ら読み出したデータを記憶装置１６に登録することがで
きる。以上によりリストベクトルロードの１要素分の処
理が終了する。
フリップフロップ３０を経由して、記憶装置１６へのス
トローブ信号として入力することにより、主記憶２３か
ら読み出したデータを記憶装置１６に登録することがで
きる。以上によりリストベクトルロードの１要素分の処
理が終了する。
【００２６】ＯＲゲート２６によってリプライ信号５１
とデータ検出信号５０の論理和を生成して読出アドレス
レジスタ１２に入力し、読出アドレスレジスタ１２をイ
ンクリメントして次の要素のアドレスを読出アドレスレ
ジスタ１４に読み出すことにより、次の要素をロードす
る処理が開始される。
とデータ検出信号５０の論理和を生成して読出アドレス
レジスタ１２に入力し、読出アドレスレジスタ１２をイ
ンクリメントして次の要素のアドレスを読出アドレスレ
ジスタ１４に読み出すことにより、次の要素をロードす
る処理が開始される。
【００２７】リストベクトルロード終了検出装置３３
は、命令発行制御装置３２を監視し、リストベクトルロ
ードの処理が終了したことを検出すると、リストベクト
ルロード終了検出信号を記憶装置クリア装置３４に送信
する。記憶装置クリア装置３４はリストベクトルロード
終了検出信号を受信すると、記憶装置クリア信号５３を
送出して切換器３６を“０”を選択するように切り換
え、記憶装置１６の無効化ビット１９を全て強制的に
“０”にし、記憶装置１６に登録されているデータを全
て無効化する。
は、命令発行制御装置３２を監視し、リストベクトルロ
ードの処理が終了したことを検出すると、リストベクト
ルロード終了検出信号を記憶装置クリア装置３４に送信
する。記憶装置クリア装置３４はリストベクトルロード
終了検出信号を受信すると、記憶装置クリア信号５３を
送出して切換器３６を“０”を選択するように切り換
え、記憶装置１６の無効化ビット１９を全て強制的に
“０”にし、記憶装置１６に登録されているデータを全
て無効化する。
【００２８】図１におけるリストベクトルロード終了検
出装置３３をストア命令検出装置に置き換えることによ
って、本発明の第２の実施例を容易に実現できる。本実
施例では、その他の部分の構成や動作は第１の実施例と
全く変わらないので動作の説明へ省略する。
出装置３３をストア命令検出装置に置き換えることによ
って、本発明の第２の実施例を容易に実現できる。本実
施例では、その他の部分の構成や動作は第１の実施例と
全く変わらないので動作の説明へ省略する。
【００２９】ストア命令検出装置３８は命令発行制御装
置３２を監視し、主記憶２３へデータを格納する命令が
発行されたことを検出すると、ストア命令検出信号を記
憶装置クリア装置３４に送信する。記憶装置クリア装置
３４はストア命令検出信号を受信すると、記憶装置クリ
ア信号５３を送出して切り換え器３６が“０”を選択す
るように切り換え、記憶装置１６の無効化ビット１９を
全て強制的に“０”にし、記憶装置１６に登録されてい
るデータを全て無効化する。
置３２を監視し、主記憶２３へデータを格納する命令が
発行されたことを検出すると、ストア命令検出信号を記
憶装置クリア装置３４に送信する。記憶装置クリア装置
３４はストア命令検出信号を受信すると、記憶装置クリ
ア信号５３を送出して切り換え器３６が“０”を選択す
るように切り換え、記憶装置１６の無効化ビット１９を
全て強制的に“０”にし、記憶装置１６に登録されてい
るデータを全て無効化する。
【００３０】本実施例では、一度主記憶２３からロード
して記憶装置１６に登録したデータをそれ以後のリスト
ベクトルロード命令でも使用できる可能性があり、第１
の実施例よりも主記憶２３へアクセスする回数が減少す
ると考えられるので、第１の実施例に対し性能向上が期
待できる。
して記憶装置１６に登録したデータをそれ以後のリスト
ベクトルロード命令でも使用できる可能性があり、第１
の実施例よりも主記憶２３へアクセスする回数が減少す
ると考えられるので、第１の実施例に対し性能向上が期
待できる。
【００３１】次に、本発明の第３の実施例を図２に示
す。本実施例は、第２の実施例と比べて、切換器３７を
追加してリストベクトルロード処理時にのみ、ベクトル
レジスタ１０が選択されるようにしたこと、および記憶
装置１６の無効化手法が異なっている。従って、リスト
ベクトルロードの処理についての動作は第１の実施例及
び第２の実施例と全く変わらないので動作の説明は省略
する。
す。本実施例は、第２の実施例と比べて、切換器３７を
追加してリストベクトルロード処理時にのみ、ベクトル
レジスタ１０が選択されるようにしたこと、および記憶
装置１６の無効化手法が異なっている。従って、リスト
ベクトルロードの処理についての動作は第１の実施例及
び第２の実施例と全く変わらないので動作の説明は省略
する。
【００３２】ストア命令検出装置３８は命令発行制御装
置３２を監視し、主記憶２３へデータを格納する命令が
発行されらことを検出すると、ストア命令検出信号５４
を出力する。
置３２を監視し、主記憶２３へデータを格納する命令が
発行されらことを検出すると、ストア命令検出信号５４
を出力する。
【００３３】切換器３７はこのストア命令検出信号５４
によって切り換えられたストアアドレスを選択する。ス
トアアドレスは読出レジスタ１４に読み出され、このア
ドレスのデータが記憶装置１６に登録されているか否か
がリストベクトルロード処理時と同様の手順で調べられ
る。
によって切り換えられたストアアドレスを選択する。ス
トアアドレスは読出レジスタ１４に読み出され、このア
ドレスのデータが記憶装置１６に登録されているか否か
がリストベクトルロード処理時と同様の手順で調べられ
る。
【００３４】記憶装置クリア装置３４は、ＡＮＤゲート
２５からのデータ検出信号５０とストア命令検出装置３
８からのストア命令検出信号を受信し、ストア命令が実
行され、かつストアアドレスと同一のデータが記憶装置
１６に登録されているとき、記憶装置クリア信号５３を
送出して切り換え器３６を“０”を選択するように切り
換える。
２５からのデータ検出信号５０とストア命令検出装置３
８からのストア命令検出信号を受信し、ストア命令が実
行され、かつストアアドレスと同一のデータが記憶装置
１６に登録されているとき、記憶装置クリア信号５３を
送出して切り換え器３６を“０”を選択するように切り
換える。
【００３５】また、記憶装置１６のアドレス部１７に
は、レジスタ１５からストアアドレスが入力されてお
り、記憶装置クリア信号５３によってストアアドレスの
無効化ビット１９に“０”を書き込み、記憶装置１６に
登録されているストアアドレスのデータを無効化する。
は、レジスタ１５からストアアドレスが入力されてお
り、記憶装置クリア信号５３によってストアアドレスの
無効化ビット１９に“０”を書き込み、記憶装置１６に
登録されているストアアドレスのデータを無効化する。
【００３６】本実施例では、一度主記憶２３からロード
して記憶装置１６に登録したデータを、同一アドレスへ
のストアが実行されない限り、それ以後のリストベクト
ルロード命令でも使用できる可能性があり、第１の実施
例及び第２の実施例よりも主記憶２３へアクセスする回
数が減少すると考えられるので、さらに性能向上が期待
できる。
して記憶装置１６に登録したデータを、同一アドレスへ
のストアが実行されない限り、それ以後のリストベクト
ルロード命令でも使用できる可能性があり、第１の実施
例及び第２の実施例よりも主記憶２３へアクセスする回
数が減少すると考えられるので、さらに性能向上が期待
できる。
【００３７】本発明の第４の実施例を示す図３を参照す
ると、本実施例は、第３の実施例に比べ記憶装置クリア
装値３４を省略したことが異なっている。よってリスト
ベクトルロードの処理についての動作はこれまで述べた
全ての実施例と全く変わらないので動作の説明は省略す
る。
ると、本実施例は、第３の実施例に比べ記憶装置クリア
装値３４を省略したことが異なっている。よってリスト
ベクトルロードの処理についての動作はこれまで述べた
全ての実施例と全く変わらないので動作の説明は省略す
る。
【００３８】ストア命令検出装置３８は命令発行制御装
置３２を監視し、主記憶２３へデータを格納する命令が
発行されたことを検出すると、ストア命令検出信号５４
を出力する。切換器３６はストア命令検出信号５４によ
って切り換えられ“０”を選択する。切換器３７とスト
ア命令検出信号５４によって切り換えられストアアドレ
スを選択する。
置３２を監視し、主記憶２３へデータを格納する命令が
発行されたことを検出すると、ストア命令検出信号５４
を出力する。切換器３６はストア命令検出信号５４によ
って切り換えられ“０”を選択する。切換器３７とスト
ア命令検出信号５４によって切り換えられストアアドレ
スを選択する。
【００３９】記憶装置１６のアドレス部１７にはレジス
タ１５からストアアドレスが入力され、記憶装置１６の
無効化ビット１９には“０”が入力されている。このと
き、ストア命令検出信号５４が２つのフリップフロップ
４０，４１を経由して記憶装置１６にストローブ信号と
して与えられこのアドレスに対応するエントリの無効化
ビット１９に“０”が書き込まれる。これによりストア
アドレスと一部が一致するアドレスのデータを無効化す
る。
タ１５からストアアドレスが入力され、記憶装置１６の
無効化ビット１９には“０”が入力されている。このと
き、ストア命令検出信号５４が２つのフリップフロップ
４０，４１を経由して記憶装置１６にストローブ信号と
して与えられこのアドレスに対応するエントリの無効化
ビット１９に“０”が書き込まれる。これによりストア
アドレスと一部が一致するアドレスのデータを無効化す
る。
【００４０】本実施例では、一度主記憶２３からロード
して記憶装置１６に登録したデータを、一部が一致する
アドレスへのストアが実行されない限り、それ以後のリ
ストベクトルロード命令でも使用できる可能性があり、
第１の実施例及び第２の実施例よりも主記憶２３へアク
セスする回数が減少すると考えられるので、さらに性能
向上が期待できる。
して記憶装置１６に登録したデータを、一部が一致する
アドレスへのストアが実行されない限り、それ以後のリ
ストベクトルロード命令でも使用できる可能性があり、
第１の実施例及び第２の実施例よりも主記憶２３へアク
セスする回数が減少すると考えられるので、さらに性能
向上が期待できる。
【００４１】また、第３の実施例と比較すれば、一度登
録したデータが無効化される可能性が高いので性能はや
や劣ると考えられるが、実行するアプリケーションによ
っては第３に実施例に対する性能低下はほとんど問題に
ならない可能性がある。また第３の実施例よりもハード
ウェア量を少なくすることができる。
録したデータが無効化される可能性が高いので性能はや
や劣ると考えられるが、実行するアプリケーションによ
っては第３に実施例に対する性能低下はほとんど問題に
ならない可能性がある。また第３の実施例よりもハード
ウェア量を少なくすることができる。
【００４２】
【発明の効果】本発明によれば、リストベクトルロード
の処理を行う際に、リストベクトルの一要素を主記憶か
らロードしたとき、この要素の値とこの要素の主記憶中
でのアドレスを対にして記憶装置に記憶し、その後、こ
の要素と同一アドレスの要素をロードするときは主記憶
へアクセスせずに記憶装置からロードすることにより、
実際に主記憶へアクセスする回数が減少するので、バン
ク衝突による主記憶のサイクルタイムの待ち合わせ時間
が短縮され、リストベクトルロードにかかる時間が短縮
される。
の処理を行う際に、リストベクトルの一要素を主記憶か
らロードしたとき、この要素の値とこの要素の主記憶中
でのアドレスを対にして記憶装置に記憶し、その後、こ
の要素と同一アドレスの要素をロードするときは主記憶
へアクセスせずに記憶装置からロードすることにより、
実際に主記憶へアクセスする回数が減少するので、バン
ク衝突による主記憶のサイクルタイムの待ち合わせ時間
が短縮され、リストベクトルロードにかかる時間が短縮
される。
【００４３】このため、リストベクトルロードの処理が
高速化され、リストベクトルロードの機能を持つ情報処
理装置の処理速度を向上させることができるという著し
い効果がある。
高速化され、リストベクトルロードの機能を持つ情報処
理装置の処理速度を向上させることができるという著し
い効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第３の一実施例のブロック図である。
【図３】本発明の第４の一実施例のブロック図である。
１０，１１ ベクトルレジスタ １２ 読出アドレスカウンタ １３ 書込アドレスカウンタ １４，１５，２８ レジスタ １６ 記憶装置 １７，２０ アドレス部 １８，２１ データ部 １９ 無効化ビット ２２ 読出レジスタ ２３ 主記憶 ２４ 比較器 ２５ ＡＮＤゲート ２６，３１，３９ ＯＲゲート ２７，３６，３７ 切換器 ２９，３０，４０，４１ フリップフロップ ３２ 命令発行制御装置 ３３ リストベクトルロード検出装置 ３４ 記憶装置クリア装置 ３５ インバータ ３８ ストア命令検出手段
Claims (5)
- 【請求項１】 リストベクトルロード機能を有するベク
トルデータ処理装置において、 ベクトルレジスタ群のうちの、命令で指定された第１の
ベクトルレジスタの内容を読み出す第１の読出手段と、 リストベクトルロード命令で主記憶から読み出されたデ
ータと主記憶中での該データのアドレスの対を複数個記
憶する記憶手段と、 前記第１の読出手段によって前記第１のベクトルレジス
タから読み出された内容と前記対のうちのアドレス部を
比較する比較手段と、 前記比較手段によって、一致が検出されたとき、該対の
うちのデータを読み出す第２の読出手段と、 前記比較手段によって一致が検出されなかったときに
は、該アドレスのデータを主記憶から読み出す第３の読
出手段と、 該主記憶から読み出したデータをその読出アドレスとと
もに前記記憶手段に登録する手段と、 前記第２の読出手段または前記第３の読出手段によっ
て、前記記憶手段または前記主記憶から読み出されたデ
ータを、前記ベクトルレジスタ群のうちで命令で指定さ
れた第２のベクトルレジスタの、前記第１のベクトルレ
ジスタに対応するエントリーに書き込む手段とを有する
ことを特徴とするベクトルデータ処理装置。 - 【請求項２】 前記リストベクトルロードの処理が終了
したことを検出するリストベクトルロード終了検出手段
と、該リストベクトルロード終了検出手段によって前記
リストベクトルロードの処理が終了したことを検出した
時点で、前記記憶手段を無効化する手段とを設けたこと
を特徴とする請求項１記載のベクトルデータ処理装置。 - 【請求項３】 前記リストベクトルロードの処理の終了
後、前記主記憶装置へのデータ格納処理が実行されるこ
とを検出する主記憶格納処理検出手段と、 該主記憶格納処理検出手段によって主記憶へのデータ格
納処理が実行されたことを検出した時点で、前記記憶手
段を無効化する手段とを設けたことを特徴とする請求項
１記載のベクトルデータ処理装置。 - 【請求項４】 前記リストベクトルロードの処理の終了
後、前記主記憶装置へのデータ格納処理が実行されるこ
とを検出する主記憶格納処理検出手段と、 該主記憶格納処理検出手段によって主記憶へのデータ格
納が検出された際に、該データの格納される主記憶中で
のアドレスと、前記記憶手段のアドレス部分の比較する
格納アドレス比較手段と、 該格納アドレス比較手段によってアドレスの一致が検出
された前記記憶手段中のデータとアドレスの対を無効化
する手段とを設けたことを特徴とする請求項１記載のベ
クトルデータ処理装置。 - 【請求項５】 前記リストベクトルロードの処理の終了
後、前記主記憶装置へのデータ格納処理が実行されるこ
とを検出する主記憶格納処理検出手段と、 該主記憶格納処理検出手段によって主記憶へのデータ格
納が検出された際に、該データの格納される主記憶中で
のアドレスと、前記記憶手段のアドレス部分を比較する
格納アドレス比較手段と、 該格納アドレス比較手段によってアドレスの一部の一致
が検出された前記記憶手段中のデータとアドレスの対を
無効化する手段とを設けたことを特徴とする請求項１記
載のベクトルデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156637A JP2946942B2 (ja) | 1992-06-16 | 1992-06-16 | ベクトルデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156637A JP2946942B2 (ja) | 1992-06-16 | 1992-06-16 | ベクトルデータ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0619957A true JPH0619957A (ja) | 1994-01-28 |
| JP2946942B2 JP2946942B2 (ja) | 1999-09-13 |
Family
ID=15632026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4156637A Expired - Lifetime JP2946942B2 (ja) | 1992-06-16 | 1992-06-16 | ベクトルデータ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2946942B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507894B1 (en) | 1998-12-10 | 2003-01-14 | Nec Corporation | Information processing apparatus and process |
| WO2021187027A1 (ja) * | 2020-03-18 | 2021-09-23 | 日本電気株式会社 | 情報処理装置及び情報処理方法 |
-
1992
- 1992-06-16 JP JP4156637A patent/JP2946942B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507894B1 (en) | 1998-12-10 | 2003-01-14 | Nec Corporation | Information processing apparatus and process |
| WO2021187027A1 (ja) * | 2020-03-18 | 2021-09-23 | 日本電気株式会社 | 情報処理装置及び情報処理方法 |
| JP7006858B1 (ja) * | 2020-03-18 | 2022-01-24 | 日本電気株式会社 | 情報処理装置及び情報処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2946942B2 (ja) | 1999-09-13 |
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