JP2000099496A

JP2000099496A - キャッシュ記憶装置

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Publication number: JP2000099496A
Application number: JP10265550A
Authority: JP
Inventors: Takeshi Shimizu; 剛清水
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-09-18
Filing date: 1998-09-18
Publication date: 2000-04-07
Anticipated expiration: 2018-09-18
Also published as: JP4060960B2

Abstract

(57)【要約】【課題】キャッシュ記憶装置における有効データの格
納率を低下させることなく、スカラ処理装置とベクトル
処理装置とを１つのチップ上に集積化できるようにす
る。【解決手段】一つの命令で一つ又は一対のデータを処
理するスカラ処理装置１０及び一つの命令で同一の演算
を多数要素からなるデータの組に施すベクトル処理装置
３と各種データを記憶する主記憶装置９との間に介装さ
れ、主記憶装置９に記憶された前記データをコピーして
格納する記憶部２を有してなるキャッシュ記憶装置１で
あって、記憶部２が、スカラ処理装置１０用のスカラ処
理データを格納するとともに、ベクトル処理装置３用の
ベクトル処理データを格納するためのベクトルレジスタ
としての機能を有し、記憶部２に、ベクトルレジスタと
して用いられる領域を分散して割り当て、記憶部２に分
散して割り当てたベクトルレジスタの領域にベクトル処
理データを格納するように制御する制御部４をそなえる
ように構成する。

Description

【発明の詳細な説明】

【０００１】（目次）発明の属する技術分野従来の技術発明が解決しようとする課題課題を解決するための手段発明の実施の形態・（ａ）本発明のアスペクト説明（図１〜図８）・（ｂ）一実施形態の説明（図９〜図２０）発明の効果

【０００２】

【発明の属する技術分野】本発明は、高性能な電子計算
機にそなえられるキャッシュ記憶装置に関し、特に、高
スループット演算を実現するためのベクトル処理機能を
含むキャッシュ記憶装置に関するものである。キャッシ
ュ記憶装置は、プログラムを実行して処理を行なう際に
参照する各種データの局所性に基づき、処理の高速化を
実現するための高速，少容量の一時記憶装置である。

【０００３】一方、ベクトル処理方式は、多数のデータ
を組にしてベクトル処理データとし、それに対して同一
の演算（ベクトル演算）を施すことにより、処理の高速
化を実現するものである。

【０００４】

【従来の技術】従来より、データ処理の高速化を可能と
するデータ処理方式として、ベクトル処理方式がある。
初期のベクトル処理装置は、主記憶装置（メモリ）に記
憶されるベクトル処理データに対するメモリ−メモリ間
での演算を基本とした命令体系を有していたが、このベ
クトル処理装置には、メモリアクセスに付随する遅延の
ため、命令の発行から実際に演算が開始されるまでの遅
延時間が長いという課題があった。

【０００５】そこで、現在のベクトル処理装置において
は、主記憶装置からベクトル処理データをベクトルレジ
スタに読み出し、レジスタ−レジスタ間でのベクトル処
理を行なった後に、処理結果を主記憶装置に書き戻すロ
ード・ストア方式が主流となっている。一方、ベクトル
演算以外の汎用演算であるスカラ演算（スカラ処理) を
高速に行なうために、キャッシュ記憶装置が用いられて
いる。

【０００６】ここで、キャッシュ記憶装置は、演算に必
要な各種データ（命令データやオペランド等）を保持し
うる高速，少容量の一時記憶装置であり、主記憶装置へ
のアクセス時間を短縮するためのものである。従って、
処理対象データのうち、並列処理可能なデータについて
はベクトル処理を施し、それ以外のデータについてはス
カラ処理を施せば、処理の高速化を更に図ることができ
るため、キャッシュ記憶装置を有するスカラ処理装置と
ベクトル処理装置とを組み合わせて使用することがより
好ましい。

【０００７】そして、従来は、以下のようにして、スカ
ラ処理装置とベクトル処理装置とを組み合わせて使用し
ていた。（１）スカラ処理装置とベクトル処理装置とは、それぞ
れ独立に主記憶装置にアクセスするようにする。そし
て、ベクトル処理装置は、主記憶装置から読み出したベ
クトル処理データをベクトルレジスタに格納し、このベ
クトルレジスタとの間で、直接ベクトル処理データのや
りとりを行なう。（２）ベクトル処理装置は、スカラ処理装置用のキャッ
シュ記憶装置を介して主記憶装置にアクセスするように
する。ここで、主記憶装置へのアクセスはキャッシュ記
憶装置が行ない、ベクトル処理装置は、キャッシュ記憶
装置が主記憶装置から読み出したベクトル処理データを
ベクトルレジスタに格納し、このベクトルレジスタとの
間で、ベクトル処理データのやりとりを行なう。

【０００８】

【発明が解決しようとする課題】しかしながら、上記
（１）の方法では、主記憶装置からのデータ転送路とし
て、スカラ処理装置用のデータ転送路とベクトル処理装
置用のデータ転送路とが多重化して設けられているた
め、データ転送路として使用される物理的な信号線の数
が多くなり、スカラ処理装置とベクトル処理装置とを１
つのチップ上に集積することが困難になるという課題が
ある。

【０００９】また、上記（２）の方法では、連続領域に
ないベクトル処理データに対してベクトル処理を行なう
際に、ベクトル処理データがキャッシュ記憶装置上に疎
に展開されることがあり、このときには、キャッシュ記
憶装置における有効データの格納率が著しく低下するた
め、スカラ処理の効率が大きく低下するという課題があ
る。なお、従来の高速なスカラ処理装置が単独でベクト
ル処理に相当する計算を行なう場合でも、連続領域に配
置されていないベクトル処理データに対しては、やはり
同様にキャッシュ記憶装置を有効に利用することはでき
ない。

【００１０】さらに、上記（１），（２）いずれの場合
にも、キャッシュ記憶装置及びベクトルレジスタという
二種類の記憶装置をそれぞれ別個に必要とするため、こ
れら記憶装置及びその周辺装置の占有面積が大きくな
り、やはりスカラ処理装置及びベクトル処理装置の集積
化が困難になるという課題がある。本発明は、このよう
な課題に鑑み創案されたもので、キャッシュ記憶装置に
おける有効データの格納率を低下させることなく、スカ
ラ処理装置とベクトル処理装置とを１つのチップ上に集
積化できるようにした、キャッシュ記憶装置を提供する
ことを目的とする。

【００１１】

【課題を解決するための手段】このため、本発明のキャ
ッシュ記憶装置は、一つの命令で一つ又は一対のデータ
を処理するスカラ処理装置及び一つの命令で同一の演算
を多数要素からなるデータの組に施すベクトル処理装置
と各種データを記憶する主記憶装置との間に介装され、
該主記憶装置に記憶された前記データをコピーして格納
する記憶部を有してなるキャッシュ記憶装置であって、
該記憶部が、該スカラ処理装置用のスカラ処理データを
格納するとともに、該ベクトル処理装置用のベクトル処
理データを格納するためのベクトルレジスタとしての機
能を有し、該記憶部に、該ベクトルレジスタとして用い
られる領域を分散して割り当て、該記憶部に分散して割
り当てた該ベクトルレジスタの領域に該ベクトル処理デ
ータを格納するように制御する制御部をそなえて構成さ
れたことを特徴としている（請求項１）。

【００１２】そして、本発明のキャッシュ記憶装置は、
該記憶部における該ベクトルレジスタの領域に関する割
当情報を保持するテーブルをそなえ、該制御部が、該テ
ーブルを参照し、前記割当情報に基づいて該記憶部に該
ベクトル処理データを分散して格納するように制御する
ことを特徴としている（請求項２）。このとき、該記憶
部において該ベクトルレジスタの領域を動的に割り当て
てもよい（請求項３）。

【００１３】また、該記憶部において該ベクトルレジス
タとして割り当てられた領域以外の領域を、該スカラ処
理データを格納する領域として割り当てることができる
（請求項４）。さらに、該記憶部における該ベクトルレ
ジスタと該ベクトル処理装置との間でベクトル処理デー
タの送受を行なう（請求項５）。

【００１４】また、該ベクトルレジスタを用いた該ベク
トル処理装置による処理を終了すると、該制御部が、該
記憶部において該ベクトルレジスタとして割り当てられ
た領域を解放してもよい（請求項６）。具体的には、該
ベクトルレジスタを用いた該ベクトル処理装置による処
理を終了すると、該制御部が、該テーブルに保持された
前記割当情報を無効化することにより、該記憶部におい
て該ベクトルレジスタとして割り当てられた領域を解放
してもよい（請求項７）。

【００１５】

【発明の実施の形態】（ａ）本発明のアスペクト説明まず、図面を参照して本発明のアスペクトを説明する。
図１は本発明のキャッシュ記憶装置の構成のアスペクト
を示すブロック図である。

【００１６】本発明のキャッシュ記憶装置１Ａは、図１
に示すように、一つの命令（スカラ処理命令）を実行し
て一つ又は一対のデータを処理するスカラ処理装置１０
及び演算器群（ベクトル処理装置；Vector Pipeline ）
３と、各種データを記憶する主記憶装置９との間に介装
されている。なお、図１には、キャッシュ記憶装置１Ａ
及び演算器群３が、１つのチップ１上に集積化された例
が示されている。また、図１では図示していないが、キ
ャッシュ記憶装置１Ａと主記憶装置９との間に、下位の
キャッシュ記憶装置（２次キャッシュ記憶装置や３次キ
ャッシュ記憶装置等）を介装してもよい。

【００１７】そして、このキャッシュ記憶装置１Ａは、
図１に示すように、データメモリ（記憶部；N-way Set-
associative Cache Data Array）２，ベクトルアクセス
制御装置（制御部）４，マッピングテーブル５，外部ア
クセス制御装置（External Data-Array Access Control
ler ）７及びインタフェース部８をそなえて構成されて
いる。

【００１８】ここで、中核となるのは、データメモリ
２，演算器群３，マッピングテーブル５，ベクトルアク
セス制御装置４，データメモリ２と演算器群３を結合す
る結合網である。演算器群３は、複数の演算器３ａから
なり、これら演算器３ａを用いて、一つの命令（ベクト
ル処理命令）を実行して、同一の演算を多数要素からな
るデータの組（ベクトル処理データ）に施すベクトル処
理（ベクトル演算）を行なうものである。

【００１９】また、データメモリ２は、複数のバンク２
ａからなり、主記憶装置９に記憶された前記データをコ
ピーして格納するものである。なお、図１に示すキャッ
シュ記憶装置１Ａでは、データメモリ２として、バンク
２ａ当たり１リードポート，１ライトポートを持つもの
を用いているが、ポート数が多いバンクからなるデータ
メモリを用いることもできる。

【００２０】そして、データメモリ２は、スカラ処理装
置１０が処理を行なう際に必要となるデータ（スカラ処
理データ）を格納する機能を有するとともに、演算器群
３が処理を行なう際に必要となるデータ（ベクトル処理
データ）を格納するための仮想的なベクトルレジスタ
（以下、単にベクトルレジスタということがある）とし
ての機能を有するものである。

【００２１】即ち、データメモリ２は、ベクトル処理を
行なう際に用いるベクトルレジスタとスカラ処理を行な
う際に用いるキャッシュとが統合された、キャッシュ兼
用のデータメモリとして構成されている。ここで、ベク
トルレジスタは、例えば図２に示すように、ウェイ（wa
y ）及びライン（line）を使用したインターリーブ方式
によって、データメモリ２のバンク２ａの管理単位（ラ
イン）上に割り当てられている。

【００２２】ここで、図２は、ウェイ数５，ライン数８
のバンク２ａ上に仮想的に割り当てられたベクトルレジ
スタを示すものであり、この図２には、ベクトルレジス
タの一例として、要素（演算要素）ＶＲ０−０，ＶＲ０
−１，…，ＶＲ０−４からなる要素数５のベクトルレジ
スタＶＲ０と、要素ＶＲ１−０，ＶＲ１−１，…，ＶＲ
１−３からなる要素数４のベクトルレジスタＶＲ１とが
示されている。なお、以下では、ベクトルレジスタをＶ
Ｒ，Ｖ，ＶＶＲと表記することがある。

【００２３】さらに、マッピングテーブル５は、データ
メモリ２のバンク２ａにおいて、ベクトルレジスタとし
て機能させる領域（以下、ベクトルレジスタの領域とい
う）の位置を指定するためのマッピング情報（割当情
報）を保持するものである。ここで、マッピング情報
は、例えば各ベクトルレジスタ毎に記述され、この場合
には以下の（１）〜（４）に示すような情報から構成さ
れている。なお、これらの情報は、エントリあたり３２
〜６４ビットあれば表現が可能である。（１）始点情報〔ウェイ−ライン〕各ベクトルレジスタの領域の始点を示す情報である。例
えば、図２に示す例では、ベクトルレジスタＶＲ０の場
合には、要素ＶＲ０−０の位置を示す〔０−０〕が始点
情報に相当し、ベクトルレジスタＶＲ１の場合には、要
素ＶＲ１−０の位置を示す〔１−３〕が始点情報に相当
する。（２）インタリーブ・ファクター（増分情報）〔ウェイ
−ライン〕各ベクトルレジスタの領域を形成する要素の配置間隔を
示す情報であり、上記ベクトルレジスタＶＲ０，ＶＲ１
ともに、各要素の配置間隔〔１−１〕がインタリーブ・
ファクターに相当する。（３）長さ情報各ベクトルレジスタの長さを示す情報であり、上記ベク
トルレジスタＶＲ０の場合には、〔５〕が長さ情報に相
当し、ベクトルレジスタＶＲ１の場合には、〔４〕が長
さ情報に相当する。（４）コントロール・ビット各ベクトルレジスタの型情報〔精度（Precision ）〕
や、バリッド（Valid ）情報等を示す情報である。な
お、型情報はどの精度の情報を格納するかを示すもので
あり、バリッド情報はマッピング情報が有効か否かを示
すものである。

【００２４】ここで、ベクトル処理を行なう場合には、
スカラ処理装置１０のプロセッサ（図示せず）が、演算
に必要となるベクトルレジスタの数に応じ、当該ベクト
ルレジスタについてのマッピング情報をマッピングテー
ブル５へ書き込むようになっている。なお、各ベクトル
レジスタに対応したマッピングテーブル５を動的且つ柔
軟に管理すれば、データメモリ２においてベクトルレジ
スタを動的且つ柔軟に割り当てることができる。

【００２５】また、ベクトルアクセス制御装置４は、マ
ッピングテーブル５を参照し、前記マッピング情報に基
づいて、データメモリ２に、ベクトルレジスタとして用
いられる領域を分散して割り当て、データメモリ２に分
散して割り当てた当該ベクトルレジスタの領域に、上記
ベクトル処理データを格納するように制御するものであ
る。

【００２６】そして、データメモリ２においては、当該
ベクトルレジスタとして割り当てられた領域以外の領域
は、スカラ処理データを格納する領域として割り当てら
れるようになっている。さらに、ベクトルアクセス制御
装置４は、ベクトルレジスタを用いた演算器群３による
処理を終了すると、マッピングテーブル５に保持された
前記マッピング情報を無効化する（具体的には、前記バ
リッド情報をＯＦＦにする）ことにより、データメモリ
２においてベクトルレジスタとして割り当てられた領域
を解放する機能を有している。

【００２７】また、このベクトルアクセス制御装置４
は、データメモリ２と演算器群３とを結合する結合網中
に存在し、データメモリ２におけるベクトルレジスタと
演算器群３との間でベクトル処理データの送受を行なえ
るようにするために、当該結合網を動的に切替えて、デ
ータメモリ２と各演算器３ａとの間のベクトル処理デー
タの流れを生成する機能も有している。

【００２８】このとき、ベクトルアクセス制御装置４で
は、クロスバースイッチ（又は多段スイッチ) の結合を
動的に切替えて〔即ち、マッピング情報を利用して、例
えばクロスバースイッチを切り替えて演算器３ａとデー
タメモリ２との接続を規則的に制御して〕、効率良くベ
クトル処理データの流れを生成するようになっている。
ここで、クロスバー結合は、Ｍ個の入力ポートとＮ個の
出力ポートとをつなぐ方式の一つであり、例えば、Ｍ本
の横線とＮ本の縦線を格子状に交わらせて、Ｍ×Ｎ個の
格子点のそれぞれにスイッチを配置したものと考えるこ
とができる。そして、入力ポートは一つのスイッチを経
由して出力ポートに到達するようになっている。

【００２９】また、多段結合は、このような回線交換器
を多段でつなぐものであり、入力ポートは複数のスイッ
チを経由して出力ポートに到達するようになっている。
ある演算を実行するときに、演算器群３の入力側では、
Ｍ本の入力ポートがデータメモリ２のバンク２ａのリー
ドポートに接続され（即ち、ウエイ数が５ならＭ＝
５）、Ｎ本の出力ポートがそれぞれの演算器３ａの入力
ポートに接続される。

【００３０】ここで、Ｖ１＋Ｖ２→Ｖ３の演算を実行す
るとき（図４参照）、図５に示すように、Ｖ１とＶ２の
始点はそれぞれウェイ−１とウェイ−４になっているか
ら、まず、演算器３ａとウェイ−１／ウェイ−４をつな
ぐ。Ｖ１／Ｖ２の次の要素はウェイ−２とウェイ−０に
あるから、次の接続は、ウェイ−２／ウェイ−０であ
る。

【００３１】さらに、同様にして、ウェイ−３／ウェイ
−１との接続で３番目の要素を読みだし、ウェイ−４／
ウェイ−２で４番目の要素を読みだす。なお、図５には
示していないが、ウェイ−０／ウェイ−３で５番目を読
みだし、その後、６番目の要素はウェイ−１／ウェイ−
４との接続に戻る。このように、ベクトルレジスタ領域
の配置が規則的であるため、スイッチを規則的に順次切
り替えていくことにより、演算器３ａとデータメモリ２
のリードポート及びライトポートとの接続を制御するこ
とができる。

【００３２】なお、ベクトルアクセス制御装置４は、ベ
クトル処理の際に必要となる定数や別のオペランド等を
格納するスカラオペランド／マスクレジスタ６をそなえ
ている。さらに、外部アクセス制御装置７は、主記憶装
置９へのアクセスを制御するものであり、インタフェー
ス部８は、スカラ処理装置１０との間で命令及びデータ
の送受を行なうものである。

【００３３】上述の構成により、本発明のキャッシュ記
憶装置１Ａにおいては、以下で説明するような動作が行
なわれる。なお、図６〜図８は、ベクトル演算処理を説
明するためのフローチャートである。まず、キャッシュ
記憶装置１Ａのマッピングテーブル５に有効な情報が格
納されていない場合には、スカラ処理装置１０によりス
カラ演算が行なわれる。なお、このときキャッシュ記憶
装置１Ａでは、通常のキャッシュと同様の動作が行なわ
れる。

【００３４】一方、ベクトル処理を行なう場合には、ス
カラ処理装置１０のプロセッサ（図示せず）により、マ
ッピングテーブル５が設定される。ここで、マッピング
テーブル５の設定は、スカラ処理装置１０のプロセッサ
が、演算に必要となるベクトルレジスタの数に応じ、オ
ペランドのベクトルレジスタについてのマッピング情報
を、キャッシュ記憶装置１Ａのマッピングテーブル５に
書き込むことにより行なわれる〔図６のステップＳ１
（詳細には図７のステップＡ１〜Ａ８参照）〕。

【００３５】そして、スカラ処理装置１０のプロセッサ
によりベクトル演算命令が発行されると、キャッシュ記
憶装置１Ａでは、ベクトルアクセス制御装置４によりこ
のベクトル演算命令が処理される。具体的には、ベクト
ルアクセス制御装置４は、設定されたマッピングテーブ
ル５を参照し、命令で指定されたオペランドのベクトル
レジスタについてのマッピング情報に基づいてデータメ
モリ２にベクトル処理データを分散して格納する一方、
当該マッピング情報に応じて、演算器群３の演算器３ａ
とデータメモリ２のベクトルレジスタの領域とを順次接
続する。

【００３６】続いて、演算器群３では、ベクトルレジス
タに格納されたベクトル処理データを参照して実際に演
算が行なわれ、演算結果がバンク２ａに書き戻される
（図６のステップＳ２）。ここで、典型的なベクトル演
算の一例として、図３，図４に示すようなＤＡＸＰＹ演
算（倍精度のＡＸ＋Ｙ演算）を行なう場合について説明
すると、図５に示すように４本の仮想的なベクトルレジ
スタＶＲ０′〜ＶＲ３′が使用される。

【００３７】ここで、各ベクトルレジスタは、各要素が
それぞれ、ウェイ方向，ライン方向ともに１つづつ増加
するように配置されている。つまり、インタリーブ・フ
ァクターが〔１−１〕である。なお、図５に示すよう
に、ベクトルレジスタＶＲ０′は要素ＶＲ０−０，ＶＲ
０−１，…，ＶＲ０−３からなり、ベクトルレジスタＶ
Ｒ１′は要素ＶＲ１−０，ＶＲ１−１，…，ＶＲ１−３
からなり、ベクトルレジスタＶＲ２′は要素ＶＲ２−
０，ＶＲ２−１，…，ＶＲ２−３からなり、ベクトルレ
ジスタＶＲ３′は要素ＶＲ３−０，ＶＲ３−１，…，Ｖ
Ｒ３−３からなる。

【００３８】最初のロード命令（ＬＶ）では、ベクトル
レジスタＶＲ０′に格納すべきベクトル処理データが主
記憶装置９から読み込まれる。ここで、ベクトルレジス
タＶＲ０′の領域に有効なデータが既にキャッシュされ
ているときには、この時点で必要に応じて当該データの
無効化又は主記憶装置９への書き戻しが行なわれる。あ
るいは、ベクトルレジスタについてのマッピング情報を
設定した時点で、ベクトルレジスタの領域を走査し、そ
の領域に有効なデータが既にキャッシュされていること
が検出できた時点で、当該データの無効化又は主記憶装
置９への書き戻しを行なってもよい。

【００３９】そして、同様にして、乗算命令（ＭＵＬＴ
ＳＶ），ロード命令（ＬＶ），加算命令（ＡＤＤＶ），
ストア命令（ＳＶ）を実行した後に、ベクトル処理が終
了する。なお、ベクトル処理を続ける必要がなければ、
処理が終了した時点で、マッピングテーブル５における
マッピング情報を無効化することにより、ベクトルレジ
スタとして割り当てられた領域が解放される〔図６のス
テップＳ３（詳細には図８のステップＢ１〜Ｂ４参
照）〕。

【００４０】そして、解放された領域は、再びスカラ処
理データを格納するキャッシュとして使用される。この
ように、本発明のキャッシュ記憶装置１Ａによれば、デ
ータメモリ２に、ベクトルレジスタとして用いられる領
域を分散して割り当て、このベクトルレジスタの領域に
ベクトル処理データを格納するように制御しているの
で、キャッシュ記憶装置１Ａにおける有効データの格納
率を低下させることなくハードウエア量を削減すること
ができ、ひいては、スカラ処理装置１０と演算器群３と
を１つのチップ上に集積化することができる。

【００４１】また、クロスバースイッチ（又は多段スイ
ッチ) の結合を動的に切替えて、効率良くベクトル処理
データの流れを生成しているため、データメモリ２のバ
ンク２ａをマルチポート化する必要がなくなり、集積化
を容易にすることができる。さらに、データメモリ２に
おいてベクトルレジスタの領域を動的に割り当てること
ができるので、演算器群３の並行処理とチェイニングと
を可能にすることができるほか、従来の技術において説
明した（２）の方法と比較して、スカラ処理を行なう際
に、特定アドレスのキャッシュのヒット率が下がらない
ようにデータ配置を調整することができる。

【００４２】また、従来の技術において説明した（１）
の方法と比較すると、専用のインタフェースを設ける必
要がないため、ハードウエア量を削減することができ
る。さらに、スカラ処理装置１０に設けられたキャッシ
ュのコヒーレンス制御についても、本発明による方法に
よればデータをバイパスするための付加的なパスを設け
る必要がなく、集積化を容易にすることができる。

【００４３】なお、コンパイラによる解析により、デー
タメモリ２におけるベクトルレジスタの領域の割り当て
の柔軟さは、以下のような特徴に結び付く。即ち、イン
ターリーブ値をウェイ数やライン数と互いに素とするこ
とにより、ベクトル長の長いデータについても対応でき
るようになる。ただし、その場合には、構造ハザードが
発生する可能性が増すため、同時に稼働可能なパイプラ
イン数が減少することになる。

【００４４】また、各ベクトルレジスタの領域の始点を
ずらすことにより、繰り返し（Recurrence）演算に対応
することができる。さらに、タグ・ビットを拡張すれ
ば、パイプラインのフローコントロールなどを可能にす
ることができる。（ｂ）一実施形態の説明以下、図面を参照して本発明の実施の形態を説明する。

【００４５】図９は本発明の一実施形態にかかるキャッ
シュ記憶装置の構成を示すブロック図である。このキャ
ッシュ記憶装置１１は、図９に示すように、スカラ処理
命令を実行する例えばＳＰＡＲＣ用の整数ユニット（ス
カラ処理装置；Integer Unit）２０及び演算器群（ベク
トル処理装置；Vector Pipeline ）１３と、各種データ
を記憶する主記憶装置２３との間に介装されている。

【００４６】なお、図９には、キャッシュ記憶装置１
１，演算器群１３及び整数ユニット２０が、１つのチッ
プ２２上に集積化された例が示されている。また、整数
ユニット２０には、整数レジスタ（Integer Registers
）２１が設けられている。そして、このキャッシュ記
憶装置１１は、図９に示すように、データキャッシュ
（記憶部；8-way Set-associative Data Cache）１２，
ベクトルアクセス制御装置（制御部；ＶＣＣ）１４，命
令キャッシュ（Instruction Cache ）１８及びアドレス
変換／ロード・ストア部（Address Translation ／Load
Store Unit ）１９をそなえて構成されている。

【００４７】ここで、演算器群１３は、前述した演算器
群３（図１参照）と同様に、複数の演算器１３ａからな
り、これら演算器１３ａを用いて例えばＳＰＡＲＣ用の
ベクトル処理命令〔ベクトル演算；具体的には、ＦＰ
（Floating Point）加算命令（FP Add），ＦＰ乗算命令
（FP Mul. ），ＦＰ除算命令（FP Div. ），グラフィッ
ク命令（Graphics），マスク命令（Mask）等〕を実行し
てベクトル処理を行なうものである。

【００４８】また、命令キャッシュ１８は、主記憶装置
２３に記憶された命令データをコピーして格納するもの
であり、データキャッシュ１２は、前述したデータメモ
リ２（図１参照）と同様に、複数のバンク１２ａからな
り、主記憶装置２３に記憶されたデータをコピーして格
納するものである。そして、データキャッシュ１２は、
整数ユニット２０が処理を行なう際に必要となるデータ
（スカラ処理データ）を格納する機能を有するととも
に、演算器群１３が処理を行なう際に必要となるデータ
（ベクトル処理データ）を格納するための仮想的なベク
トルレジスタとしての機能を有するものである。

【００４９】このベクトルレジスタも、前述したデータ
メモリ２におけるものと同様に、ウェイ及びラインを使
用したインターリーブ方式によって、データキャッシュ
１２のバンク１２ａの管理単位（ライン）上に割り当て
られている。なお、命令キャッシュ１８及びデータキャ
ッシュ１２について、現在の技術で実現可能であると思
われる諸元を図１０に示す。

【００５０】さらに、ベクトルアクセス制御装置１４
は、ベクトル処理を行なう際に、演算器群１３とデータ
キャッシュ１２とを制御するものであり、マッピングテ
ーブル１５，マスクレジスタ１６及びスカラオペランド
格納部１７をそなえて構成されている。ここで、マッピ
ングテーブル１５は、データキャッシュ１２のバンク１
２ａにおいて、ベクトルレジスタとして機能させる領域
（以下、ベクトルレジスタの領域という）の位置を指定
するためのマッピング情報（割当情報）を保持するもの
である。なお、マッピングテーブル１５及びベクトルレ
ジスタの具体例については、後述にて説明する。

【００５１】つまり、ベクトルアクセス制御装置１４
は、マッピングテーブル１５を参照し、前記マッピング
情報に基づいて、データキャッシュ１２に、ベクトルレ
ジスタとして用いられる領域を分散して割り当て、デー
タキャッシュ１２に分散して割り当てた当該ベクトルレ
ジスタの領域に、上記ベクトル処理データを格納するよ
うに制御するものである。

【００５２】そして、データキャッシュ１２において
は、当該ベクトルレジスタとして割り当てられた領域以
外の領域は、スカラ処理データを格納する領域として割
り当てられるようになっている。なお、ベクトルアクセ
ス制御装置１４は、ベクトルレジスタの割り当て状況
を、後述するＳＰＡＲＣ命令セット上から可視的なレジ
スタとして扱うようになっている。即ち、後述するよう
に、マッピングテーブル１５に格納すべき情報を、コプ
ロセッサレジスタとして定義し（図１２に示す％ｃ０〜
％ｃ２９）、可視的なレジスタとして、命令セット上で
直接扱うようになっている。

【００５３】また、マスクレジスタ１６は、ベクトルデ
ータ中の複数の要素のうちマスク演算を施す一部の要素
を指定するためのものであり（図１２に示す％ｃ３０，
％ｃ３１がマスクレジスタとして使用される）、スカラ
オペランド格納部１７は、ベクトル処理に必要となる定
数（スカラオペランド；図３に示す例ではＣ１）を格納
するものである。さらに、アドレス変換／ロード・スト
ア部１９は、ベクトルアクセス制御装置１４及び命令キ
ャッシュ１８からの要求を受けて、主記憶装置２３への
アクセスを制御するものである。

【００５４】ここで、前述したマッピングテーブル１５
及びベクトルレジスタの具体例について説明する。（１）第１の具体例ウェイ数が８，セット数（ウェイ毎のライン数）が８で
あるデータキャッシュ１２があり、それぞれのラインは
演算要素（例えば、倍精度浮動小数点データ）を８個を
格納できるものとする。

【００５５】データキャッシュ１２上のデータは、ウェ
イ番号（ｘ），ライン番号（ｙ），ライン内位置（ｚ）
の３つのアドレスによって特定され、以下では、これを
Ａｘ−ｙ−ｚと表すことにする。ここで、仮想ベクトル
レジスタをＶＲｎとし、それぞれのベクトルレジスタＶ
Ｒｎが６４個の演算要素ＶＲｎ−ｍを持つときには、各
演算要素ＶＲｎ−ｍは、８ライン分のメモリに格納され
ることになる。

【００５６】例として、３つの仮想ベクトルレジスタを
定義する場合について説明すると、各ベクトルレジスタ
から物理アドレス情報を作るためのマッピングテーブル
１５は、図１３に示すように、ＶＲ番号に対応して、バ
リッド情報〔有効（Ｙｅｓ）／無効（Ｎｏ）〕，始点情
報（始点），増分情報（増分，増分間隔），長さ（要素
数），型情報からなる。

【００５７】ここで、始点，増分，増分間隔の３つ組の
値は、それぞれウェイ，ライン，オフセットの３次元の
アドレスに相当するものであり、増分間隔は、何個めの
要素毎にそれぞれのアドレスに増分を加えるかを表すも
のである。なお、型情報として示しているようなデータ
型についての情報は、図１３に示すようにマッピングテ
ーブル１５に置かず、命令により演算命令実行時に明示
的に与えてもよい。

【００５８】そして、始点（Ｓｘ，Ｓｙ，Ｓｚ），増分
（Ｉｘ，Ｉｙ，Ｉｚ），増分間隔（Ｄｘ，Ｄｙ，Ｄｚ）
とすると、ベクトルレジスタのｎ番目の要素は、以下の
アドレスに対応する。Ａ〔Sx＋Ix^*(n/Dx)，Sy＋Iy^*(n/Dy)，Sz＋Iz^*(n/Dz)〕 …（１）ただし、式（１）中の除算は、整数除算による小数点以
下を切り捨て、演算結果は、それぞれウェイ数，ライン
数，ライン内要素数での剰余をとったものである。

【００５９】このとき、図１３に示すマッピングテーブ
ル１５におけるベクトルレジスタＶＲ０の各演算要素
は、図１４（ａ）に示すようになる。また、ベクトルレ
ジスタＶＲ１の各演算要素，ベクトルレジスタＶＲ2 の
各演算要素は、それぞれ図１４（ｂ），図１４（ｃ）に
示すようになる。従って、ベクトルレジスタＶＲ0 ，Ｖ
Ｒ1 ，ＶＲ2 のデータキャッシュ１２上での領域は、そ
れぞれ図１５に示すようになる。なお、ベクトルレジス
タＶＲ０を例にあげると、各領域（ＶＲ０ａ−ＶＲ０
ｈ）とそこに格納されている要素との対応は、図１６に
示すようになる。（２）第２の具体例上述の第１の具体例では、ベクトルレジスタの隣接する
演算要素が分散して配置される場合、即ち、演算要素Ｖ
Ｒ０−０，ＶＲ０−１がそれぞれ領域ＶＲ０ａ，ＶＲ０
ｂにある場合について説明したが、これらを同じ領域に
置くこともできる。

【００６０】この場合には、マッピングテーブル１５は
図１７に示すようになる。この例では、ベクトルレジス
タＶＲ０のデータキャッシュ１２上での領域は上述の第
１の具体例の場合と同様であるが、各領域とそこに格納
されている演算要素との対応が異なる（図１８，図１９
参照）。（３）第３の具体例上述の第１，第２の具体例では、マッピングテーブル１
５は、各演算要素のデータキャッシュ１２上でのアドレ
ス情報を逐次に計算していくための情報を格納していた
が、アドレス情報そのものを格納してもよい（図２０参
照）。

【００６１】この場合、領域内のオフセットについて
は、仮想ベクトルレジスタ内の演算要素番号から計算す
るようにすれば、マッピングテーブル１５のサイズを小
さくすることができる。例えば、ｎ番目の演算要素は領
域（ｎ／８）の（ｎｍｏｄ８）番目である、あるい
は、逆に、領域（ｎｍｏｄ８）のｎ／８番目である
とすると、第１の具体例のマッピングテーブル１５は、
図２０に示すように表すことができる。

【００６２】この方法では、ベクトルデータの長さに応
じてマッピングテーブル１５のサイズが大きくなるもの
の、より柔軟なマッピングが可能となる利点がある。上
述の構成により、本発明の一実施形態にかかるキャッシ
ュ記憶装置１１においては、前述したキャッシュ記憶装
置１Ａにおける動作と同様の動作が行なわれる（図６〜
図８参照）。

【００６３】特に、以下では、ＳＰＡＲＣ命令セット中
のコプロセッサ（Coprocessor ）命令とＦＰ命令に注目
して、ＳＰＡＲＣ命令セットと仮想ベクトル処理との統
合が自然に行なえることを説明する。（１）命令流整数ユニット２０は、ＦＰ命令（FP Instructions ）,
ベクトル処理命令（VPInstructions ）を含む全ての命
令（All Instructions）を、命令キャッシュ１８からフ
ェッチする。

【００６４】ここで、ベクトル処理命令は、ＳＰＡＲＣ
命令セット中のコプロセッサ命令を用いて実現されてい
る。また、整数ユニット２０が独自に処理可能な整数演
算命令などは、整数ユニット２０で処理される。ＦＰ命
令とベクトル処理命令は、データキャッシュ１２へのス
トアと同じパス（メモリ・ストア・パス；図９ではＭＳ
Ｐで示す）を利用して、整数ユニット２０からベクトル
アクセス制御装置１４に送られる。このとき、必要なら
ば、整数ユニット２０中の実行ステージで、実効アドレ
スが計算される。

【００６５】このとき、整数ユニット２０とベクトルア
クセス制御装置１４間のメモリ・ストア・パスには、命
令とデータを区別する若干の信号線を付加するだけで良
い。そして、ベクトルアクセス制御装置１４に送られた
命令は、内部でデコードされた後、そのタイプに応じて
処理される。（２）スカラオペランドとベクトルオペランドＦＰ命令のオペランド格納用として使用されるＦＰレジ
スタは、一部のＶＰ命令におけるスカラオペランド格納
用としても使用される。

【００６６】ここで、ＦＰ命令は、ベクトル処理用の演
算パイプラインを利用して処理される。また、ＶＰ命令
のオペランドは、直接的には、マッピングテーブル１５
のエントリか、マスクレジスタ１６を指している。演算
命令のオペランドも同様であるが、実際には、計算は、
そのエントリに記述された仮想ベクトルレジスタを対象
として行なわれる。

【００６７】ＳＰＡＲＣ命令セットでは、コプロセッサ
用のロード／ストア命令のオペランドとなるレジスタサ
イズを３２ビット又は６４ビットと仮定しているが、マ
ッピングテーブル１５のエントリを直接オペランドとす
る方式は、この仮定には反しない。つまり、ＳＰＡＲＣ
（Version ８）のコプロセッサ命令フォーマットは、図
１１に示すようになっており、一般的なコプロセッサレ
ジスタは、基本的にはシングルワードを扱い、場合によ
ってはダブルワードを扱うようになっているが、前述の
ごとく、マッピングテーブル１５に格納すべき情報はこ
の簡単なアーキテクチャ上では３２ビットあれば表現が
可能である。

【００６８】そこで、マッピングテーブル１５に格納す
べき情報を、図１２に示すようにコプロセッサレジスタ
として定義し、可視的なレジスタとして、命令セット上
で直接扱えるようにしておく。これは、ベクトルレジス
タの割り当て状況を示すマッピングテーブル１５が、コ
プロセッサレジスタ〔図１２に示す％ｃ０〜％ｃ２９が
コプロセッサレジスタに相当する。ここで、各％ｃｎ
（ｎ＝０〜３１）は３２ビットのレジスタである。〕と
して、命令セット上、ソフトウエアから直接見えている
ことを指している。

【００６９】即ち、コプロセッサレジスタ（図１２に示
す％ｃ０〜％ｃ２９）のそれぞれが、ＶＶＲ０〜ＶＶＲ
２９のマッピング情報を格納するのであり、例えばＶＶ
Ｒ０を定義する場合には、％ｃ０にＶＶＲ０のマッピン
グ情報を書き込めばよい。つまり、マッピングテーブル
１５の設定は、コプロセッサレジスタへ値の書き込むこ
とにより行ない、このコプロセッサレジスタから値を読
み出すことにより、現在のマッピング情報を取り出すよ
うにする。

【００７０】なお、図１２に示すものは一例であるが、
後は、ＣＰｏｐ命令（コプロセッサ命令）の中に、仮想
ベクトルレジスタの中身を操作するための若干の命令
〔通常のベクトル演算命令（ベクトルロード命令，ベク
トルストア命令，ベクトル加算／乗算／減算／除算命
令，グラフィックス命令等）〕を定義しておけば、ＳＰ
ＡＲＣ命令セットの中に十分おさめることができる。

【００７１】即ち、ＳＰＡＲＣ（Version ８）のＣＰｏ
ｐ命令（コプロセッサ命令）には、演算の種類を示す情
報を格納するためのフィールドがあり、そのフィールド
を使って通常のベクトル演算命令を定義しておけば、Ｓ
ＰＡＲＣの命令セットの中に十分おさめることができ
る。このような本発明の一実施形態にかかるキャッシュ
記憶装置１１によっても、前述したキャッシュ記憶装置
１Ａと同様の利点を得ることができる。

【００７２】

【発明の効果】以上詳述したように、本発明のキャッシ
ュ記憶装置によれば、記憶部に、ベクトルレジスタとし
て用いられる領域を分散して割り当て、分散して割り当
てたベクトルレジスタの領域にベクトル処理データを格
納するように制御しているので、キャッシュ記憶装置に
おける有効データの格納率を低下させることなくハード
ウエア量を削減することができ、ひいては、スカラ処理
装置とベクトル処理装置とを１つのチップ上に集積化す
ることができる利点がある（請求項１，２，４〜７）。

【００７３】また、記憶部においてベクトルレジスタの
領域を動的に割り当てることができるので、ベクトル処
理装置での並行処理とチェイニングとを可能にすること
ができるほか、スカラ処理を行なう際に、特定アドレス
のキャッシュのヒット率が下がらないようにデータ配置
を調整することができる利点がある（請求項３）。

【図面の簡単な説明】

【図１】本発明のキャッシュ記憶装置の構成のアスペク
トを示すブロック図である。

【図２】本発明における仮想的なベクトルレジスタにつ
いて説明するための図である。

【図３】ベクトル演算の一例について説明するための図
である。

【図４】ベクトル演算の一例について説明するための図
である。

【図５】本発明における仮想的なベクトルレジスタにつ
いて説明するための図である。

【図６】本発明のキャッシュ記憶装置におけるベクトル
演算処理の手順を示すためのフローチャートである。

【図７】本発明のキャッシュ記憶装置におけるベクトル
演算処理の手順を示すためのフローチャートである。

【図８】本発明のキャッシュ記憶装置におけるベクトル
演算処理の手順を示すためのフローチャートである。

【図９】本発明の一実施形態にかかるキャッシュ記憶装
置の構成を示すブロック図である。

【図１０】命令キャッシュ及びデータキャッシュについ
て説明するための図である。

【図１１】ＳＰＡＲＣのコプロセッサ命令フォーマット
を示す図である。

【図１２】コプロセッサレジスタについて説明するため
の図である。

【図１３】マッピングテーブル及びベクトルレジスタの
第１の具体例について説明するための図である。

【図１４】（ａ）〜（ｃ）は、いずれもマッピングテー
ブル及びベクトルレジスタの第１の具体例について説明
するための図である。

【図１５】マッピングテーブル及びベクトルレジスタの
第１の具体例について説明するための図である。

【図１６】マッピングテーブル及びベクトルレジスタの
第１の具体例について説明するための図である。

【図１７】マッピングテーブル及びベクトルレジスタの
第２の具体例について説明するための図である。

【図１８】マッピングテーブル及びベクトルレジスタの
第２の具体例について説明するための図である。

【図１９】マッピングテーブル及びベクトルレジスタの
第２の具体例について説明するための図である。

【図２０】マッピングテーブル及びベクトルレジスタの
第３の具体例について説明するための図である。

【符号の説明】

１チップ１Ａキャッシュ記憶装置２データメモリ（記憶部）２ａバンク３演算器群（ベクトル処理装置）３ａ演算器４ベクトルアクセス制御装置（制御部）５マッピングテーブル６スカラオペランド／マスクレジスタ７外部アクセス制御装置８インタフェース部９主記憶装置１０スカラ処理装置１１キャッシュ記憶装置１２データキャッシュ（記憶部）１２ａバンク１３演算器群（ベクトル処理装置）１３ａ演算器１４ベクトルアクセス制御装置（制御部）１５マッピングテーブル１６マスクレジスタ１７スカラオペランド格納部１８命令キャッシュ１９アドレス変換／ロード・ストア部２０整数ユニット（スカラ処理装置）２１整数レジスタ２２チップ２３主記憶装置

Claims

【特許請求の範囲】

【請求項１】一つの命令で一つ又は一対のデータを処
理するスカラ処理装置及び一つの命令で同一の演算を多
数要素からなるデータの組に施すベクトル処理装置と各
種データを記憶する主記憶装置との間に介装され、該主
記憶装置に記憶された前記データをコピーして格納する
記憶部を有してなるキャッシュ記憶装置であって、該記憶部が、該スカラ処理装置用のスカラ処理データを
格納するとともに、該ベクトル処理装置用のベクトル処
理データを格納するためのベクトルレジスタとしての機
能を有し、該記憶部に、該ベクトルレジスタとして用いられる領域
を分散して割り当て、該記憶部に分散して割り当てた該
ベクトルレジスタの領域に該ベクトル処理データを格納
するように制御する制御部をそなえて構成されたことを
特徴とする、キャッシュ記憶装置。
【請求項２】該記憶部における該ベクトルレジスタの
領域に関する割当情報を保持するテーブルをそなえ、該制御部が、該テーブルを参照し、前記割当情報に基づ
いて該記憶部に該ベクトル処理データを分散して格納す
るように制御することを特徴とする、請求項１記載のキ
ャッシュ記憶装置。
【請求項３】該記憶部において該ベクトルレジスタの
領域を動的に割り当てることを特徴とする、請求項１又
は請求項２に記載のキャッシュ記憶装置。
【請求項４】該記憶部において該ベクトルレジスタと
して割り当てられた領域以外の領域を、該スカラ処理デ
ータを格納する領域として割り当てることを特徴とす
る、請求項１〜３のいずれか１項に記載のキャッシュ記
憶装置。
【請求項５】該記憶部における該ベクトルレジスタと
該ベクトル処理装置との間でベクトル処理データの送受
を行なうことを特徴とする、請求項１〜４のいずれか１
項に記載のキャッシュ記憶装置。
【請求項６】該ベクトルレジスタを用いた該ベクトル
処理装置による処理を終了すると、該制御部が、該記憶
部において該ベクトルレジスタとして割り当てられた領
域を解放することを特徴とする、請求項１〜５のいずれ
か１項に記載のキャッシュ記憶装置。
【請求項７】該ベクトルレジスタを用いた該ベクトル
処理装置による処理を終了すると、該制御部が、該テー
ブルに保持された前記割当情報を無効化することによ
り、該記憶部において該ベクトルレジスタとして割り当
てられた領域を解放することを特徴とする、請求項２記
載のキャッシュ記憶装置。