CN1429369A - 具有可配置的高速缓存/静态随机存取存储器的系统 - Google Patents

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Abstract

揭示了一种具有核心处理器和存储系统的装置。所述核心处理器包括至少一个数据端口。所述存储系统以这样的方式连接，即通过所述数据端口提供实质上同时的数据存取。可把所述存储系统做成用户可配置的，以提供适当的存储器模型。

Description

具有可配置的高速缓存/静态随机存取存储器的系统
                          背景
本揭示一般涉及数字信号处理和其它处理应用，尤其涉及在这样的应用中的可配置的、分组的高速缓冲存储器/静态随机存取存储器(cache/SRAM)存储器结构。
数字信号处理器(DSP)是设计成优化数字信号处理及其它应用的性能的专用计算机元件。所述应用可包括数字滤波器、图像处理以及语音识别。所述数字信号处理应用常由实时操作、高中断速率以及密集数值计算表征。此外，所述应用易于成为存储器存取操作是密集的，这可能要求大量数据的输入和输出。因此，数字信号处理器的设计可能完全不同于通用计算机的设计。
在数字信号处理器的结构中已经使用的用以获得高速率数值计算的一个方法是所谓的“哈佛(Harvard)”结构。该结构利用分开的、独立的程序和数据存储器，使得可同时存取这两个存储器。该数字信号处理器结构允许在单个时钟周期中从存储器中取出指令和操作数。修改的哈佛结构利用所述程序存储器存储指令和操作数，以达到存储器充分的利用。从而，通过分开的程序和数据总线所述程序和数据存储器常与核心处理器互连。
当把指令和操作数(数据)都存储于所述程序存储器中时，在取指令时将产生冲突。某些指令类型可能要求从所述程序存储器中取数据。在可能用于数字信号处理器中的流水线结构中，由该类型的指令要求数据提取可能与后续的指令提取冲突。通过提供指令高速缓冲存储器可以在现有技术的数字信号处理器中克服这样的冲突。与数据提取冲突的指令存储于所述指令高速缓冲存储器中，并在程序执行期间当所述指令在后续出现时便从所述指令高速缓冲存储器中提取。
虽然结合指令高速缓冲存储器使用的修改的哈佛结构提供了极佳的性能，但是需要对数字信号处理器的性能作进一步增强。特别是存储系统的增加的计算速率和增强的计算性能提供好处。
                          附图简述
根据附图将描述本揭示的不同方面，其中：
图1是根据本发明的一个实施例的数字信号处理器(DSP)的框图；
图2是根据本发明的一个实施例的包含两个超级存储块的存储系统的框图；
图3是示出小存储块的存储系统的另一实施例。
                          详细描述
处理器的存储系统结构可对处理器性能有影响。例如，乘-加运算的快速执行要求在单个指令周期中从存储器取回一个指令字和两个数据字。当前的数字信号处理器(DSP)使用包括多端口化的存储器、分开的指令和数据存储器以及指令高速缓冲存储器的多种技术来到达该目的。为了支持多个并发的存储器访问，数字信号处理器使用片内总线和多端口化的存储器。
使用具有“多端口”性能的单端口存储器阵列可实现所述存储系统的增强的性能。通过在芯片内提供可配置的、快速静态随即机取存储器(SRAM)可进行对多个存储块的并行存取。另一方面，可以用提供简易编程模型的高速缓冲存储器配置所述存储系统。
图1中示出了根据本揭示的一个实施例的数字信号处理器(DSP)100的框图。所述DSP以修改的哈佛结构配置。所述DSP 100的主要组件包括核心处理器102、输入/输出(I/O)处理器104、存储系统106以及外部端口108。所述核心处理器102执行所述DSP 100的主要计算和数据处理功能。所述I/O处理器104控制经外部端口108、一个或多个串行端口以及一个或多个链路端口的外部通信。
把所述DSP 100配置成单个单片式集成电路。在一个实施例中，所述存储系统106实现支持具有总共32千比特的每个16千比特的两个超级存储块的基于SRAM的模型。在每个周期中同时存取存储器的这两个超级存储块，以支持核心处理器要求。另一方面，这些超级存储块的每一个可配置成高速缓冲存储器。
第1存储器总线120互连所述核心处理器102、I/O处理器104以及存储系统106。第2存储器总线122同样地互连核心处理器102、I/O处理器104以及存储系统106。在某些实施例中，把所述第1存储器总线120和所述第2存储器总线122分别配置成数据存储器总线和程序存储器总线。外部端口(EP)总线124互连I/O处理器104以及外部端口108。所述外部端口108将所述EP总线124连接到外部总线126。总线120、122中的每一条包括数据总线和地址总线。所述总线的每一条包括用于二进制信息并行传输的多条线路。
所述核心处理器102包括连接至所述第1存储器总线120和所述第2存储器总线122的数据寄存器堆130。所述数据寄存器堆130与乘法器132和算数逻辑单元(ALU)134并联。所述乘法器132和所述ALU 134执行单周期指令。所述并联配置使计算吞吐量最大。单个多功能指令执行并行的ALU和乘法器运算。
所述核心处理器12进一步包括第1数据地址生成器(DAG0)136、第2数据地址生成器(DAG1)138以及程序定序器140。总线连接多路复用器142接收来自所述第1存储器总线120的所述第2存储器总线122的输入。所述多路复用器142将总线数据提供给数据地址生成器136、138以及程序定序器140。所述第1数据地址生成器136将地址提供给所述第1存储器总线120。所述第2数据地址生成器138将地址提供给所述第2存储器总线122。
所述核心处理器102进一步包括连接至所述程序定序器140的指令高速缓冲存储器144。所述指令高速缓冲存储器102提取一个指令和两个数据值。所述指令高速缓冲存储器102是在下述情况下，即仅对指令提取与数据存取相冲突的指令进行高速缓冲存储时，才被选中。
对于一些实施例，所述DSP 100利用增强的哈佛结构，在其中所述第1存储器总线32传送数据以及所述第2存储器总线34传送指令和数据。带有分开的程序和数据存储总线以及片内指令高速缓冲存储器144，所述核心处理器102能够在单个周期中同时取两个操作数(来自存储器块110、112)和一个指令(来自高速缓冲存储器144)。
图2中详细说明的存储系统106最好包含总共32千比特的每个16千比特的两个超级存储块。在每个周期并行地存取所述超级存储块A 200和B 202，以支持所述核心处理器要求。
这些超级存储块200、202的每一个可配置成SRAM和/或高速缓冲存储器。通过共同支持SRAM和高速缓冲存储器实现，所述存储器结构为系统设计者提供了灵活性。将所述存储器配置成全部是高速缓冲存储器，考虑到了对于其余代码(如操作系统、微型控制器代码等)的数据高速缓冲存储器能够使用简易编程模型。将所述超级存储块配置成全部是SRAM，为关键数字信号处理应用提供可预测性和性能。混合方式，如一半是SRAM而一半是高速缓冲存储器，允许将关键数据集映入SRAM以获得可预测性和性能，而将其余的代码映入高速缓冲存储器来利用高速缓冲存储器的简易编程模型的好处。此外，通过在L1存储器处提供SRAM性能，用较低的存取等待时间可获得显著的性能优点。除了所述两个超级存储块之外，提供4千比特便笺式SRAM204作为用户堆栈，以加速数据交换。
在一个实施例中，所述数据超级存储块200、202中的每一个是16千比特大小并进一步分成4个4千比特的小存储块300、302、304、306。图3示出了存储系统106的较详细的框图。在所示出的实施例中，每个小存储块300、302、304、306是双向成组相联高速缓冲存储器，并配置成单端口存储器阵列。通过提供对所述两个超级存储块A和B中的8个不同的小存储块300、302、304、306的并行存取，可以获得“多端口”存储器性能。多路复用器308、310、312、314分别选择性地提供对所述小存储块300、302、304、306的存取。把选择性的存取提供给所述核心处理器316和诸如I/O处理器的系统接口318。然而，由于所述配置不是真正的多端口系统，不允许对同一小存储块的并行存取。从而，如果两个存取都定址到同一小存储块，则导致冲突。所述存取之一以一个时钟周期延迟。
对于一个特定的实施例，第1数据地址生成器322、第2数据地址生成器324以及存储缓冲器320分别提供两个操作数的地址和一个结果。
所述核心处理器316控制所述存储系统106的超级存储块A和B的配置。如下面在表1中所述的那样可定义该配置。
    存储器配置     超级存储块A     超级存储块B
    0     静态随机存储器     静态随机存储器
    1     保留     保留
    2     高速缓冲存储器     静态随机存储器
    3     高速缓冲存储器     高速缓冲存储器
                                 表1
所述存储器配置0和3把每个超级存储块分成全部是SRAM和全部是高速缓冲存储器设计的4个小存储块。每种配置为其余的代码提供了灵活性或编程的简易性。所述存储器配置2支持混合设计，允许将关键数据集映入SRAM以获得可预测性和性能，而将其余代码映入高速缓冲存储器以利用用高速缓冲存储器的简易编程模型的好处。当允许所述SRAM模式时，逻辑地址和物理地址是相同的。所述存储器配置1为未来配置保留。
多端口存储器阵列能为两个核心处理器316存取和通过诸如系统接口328之类的接口的直接存储器存取(DMA)提供了带宽。然而，由于存储阵列的多端口化的面积可比加倍所述阵列的实际面积更大，面积损耗会很大。此外，构建多端口阵列的成本常随着端口数量指数地增加。如上所述，具有多个存储器组的存储器结构能以最小的硬件开销支持并行存取。所述阵列是单端口的，但是只要对不同的小存储块存取，它们就能够提供多端口性能。
可优化所述系统环境以用最小硬件获得最大的性能。如果允许DMA存取高速缓冲存储器，就引入了复杂的高速缓冲存储器相干性问题，这可能导致控制的复杂性和额外的硬件。因此，可限制DMA仅可存取SRAM空间。为简便性起见，还可限制DMA存取所述4千比特便笺式SRAM。
除了面积优点之外，多组存储器提供高存取带宽，这对于数字信号处理器性能是有利的。当在高速缓冲存储器模式时，超级存储块能支持与填写或回写传送并行的两个核心处理器存取。当在SRAM模式中时，超级存储块能支持与DMA传送并行的双重核心处理器存取。此外，通过仅对给定周期中的存取所需的小存储块供电，功率消耗可降至最低。每个周期最多使用8个小存储块中的3个。
上述实施例仅为说明目的。其它实施例和修正是可能的。例如，虽然根据“双端口性能”配置描述和说明了存储系统，但是所述存储系统可支持具有多于两个超级存储块的“多端口”性能。
用下面的权利要求来包含所有这些实施例。

Claims (19)

1.一种系统，其特征在于包括：
具有端口数为n的核心处理器；以及
耦合至所述至少一个端口的多个存储器组，其中所述多个存储器组以这样的方式连接，即为所述核心处理器提供实质上同时的数据存取，并且所述多个存储器组的个数大于所述核心处理器中的端口数n。
2.如权利要求1所述的系统，其特征在于所述端口数n等于1。
3.如权利要求1所述的系统，其特征在于所述核心处理器是数字信号处理器核心。
4.如权利要求1所述的系统，其特征在于所述核心处理器进一步包括：
程序定序器；以及
耦合至所述程序定序器的第1和第2数据地址生成器，其中所述第1和第2数据地址生成器为所述数据存取提供地址。
5.如权利要求4所述的系统，其特征在于进一步包括：
耦合至所述第1数据地址生成器和所述多个存储器组的第1存储器总线；以及
耦合至所述第2数据地址生成器和所述多个存储器组的第2存储器总线。
6.如权利要求5所述的系统，其特征在于把所述第1存储器总线配置成数据存储器总线，而把所述第2存储器总线配置成程序存储器总线。
7.如权利要求6所述的系统，其特征在于所述核心处理器进一步包括：
保持指令的高速缓冲存储器，对其指令的提取与来自所述第2存储器总线的数据存取相冲突。
8.如权利要求5所述的系统，其特征在于所述多个存储器组与所述第1存储器总线和所述第2存储器总线并联。
9.如权利要求5所述的系统，其特征在于所述核心处理器进一步包括：
存储计算结果的存储缓冲器。
10.如权利要求9所述的系统，其特征在于进一步包括：
耦合至所述缓冲器和所述多个存储器组的第3存储器总线。
11.如权利要求10所述的系统，其特征在于进一步包括：
选择性地将所述多个存储器组连接到所述第1、第2或第3存储器总线的多个多路复用器。
12.如权利要求1所述的系统，其特征在于所述核心处理器进一步包括：
保持指令的高速缓冲存储器，对其指令的提取与数据存取相冲突。
13.一种装置，其特征在于包括：
具有数据端口的数字信号处理器核心；以及
具有多个耦合至所述数据端口的块的存储系统，其中所述多个块以这样的方式连接，即通过所述数据端口对所述数字信号处理器核心提供实质上同时的数据存取。
14.如权利要求13所述的装置，其特征在于进一步包括：
多条存储器总线，将来自所述多个块的数据传送到所述数据端口，或将来自所述多个数据端口的数据传送到所述多个块。
15.如权利要求14所述的装置，其特征在于所述存储系统进一步包括：
选择性地将所述多个块连接到所述多条存储器总线的多个多路复用器。
16.一种装置，其特征在于包括：
具有至少一个数据端口的核心处理器；以及
以这样的方式连接的存储系统，即通过所述至少一个数据端口提供实质上同时的数据存取，其中所述存储系统是用户可配置的，以提供适当的存储器模型。
17.如权利要求16所述的装置，其特征在于所述存储系统是用户可配置的以提供全部是静态随机存取存储器(SRAM)的设计。
18.如权利要求16所述的装置，其特征在于所述存储系统是用户可配置的以提供全部是高速缓冲存储器的设计。
19.如权利要求16所述的装置，其特征在于所述存储系统是用户可配置的以提供SRAM和高速缓冲存储器的混合设计。
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