JPH0277840A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、スーパーコンピュータのスカラ処理方式に係
り、特に、スカラ処理を高速に行うことを可能としたデ
ータ処理装置に関する。

〔従来の技術〕

スーパーコンピュータにおいて、ヘクトル処理を高速化
することは当然であるが、これに劣らぬ程スカラ処理を
高速化することが重要になって来ている。一般に、スカ
ラ処理における分岐処理の占める割合は、処理の１／４
〜１／３に達すると考えられており、分岐処理の高速化
がスカラ処理の高速化に必要である。

分岐処理は、分岐命令によって行われ、分岐命令は、条
件コードと命令オペランドのマスクフィールドとの論理
積をとり、この結果が“１′ならば別の命令オペランド
フィードで示される主起ｔ１上の番地から始まる命令を
実行するというものである（即ち分岐が行われる）。条
件コードは、分岐命令よりも前に発行された、命令の実
行によって定まる。ただし、主記憶アクセス動作を行う
命令では条件コードはセットされない。

スカラ処理を高速化するために、命令の実行ステージを
細分化しパイプライン制御を行う方法が知られているが
、この場合、条件コードを生成するステージ数が大きく
なり、その分条件コードを消費する分岐命令の実行が遅
延する。一方、スカラ処理部の演算器をパイプライン制
御し、複数の演算系の命令の実行ステージをオーバーラ
ツプさせ性能を向上させる技術が一般化しつつある。

この種従来技術として、例えば、「古勝、渡辺。

近藤１日経エレクトロニクス１９８４．１１．１９」等
に記載された技術が知られている。

この種従来技術によるスカラ処理における演算器のパイ
プライン化は、分岐処理の高速化と和犬れない面を持っ
ている。

〔発明が解決しようとする課題〕

前述したように、パイプライン化した従来技術によるス
カラ処理装置は、分岐処理の高速化を図ることが困難で
あるという問題点を有している。

本発明の目的は、前記従来技術の問題点を解決し、演算
器のパイプライン化を行って、命令実行ステージのピッ
チを細分化した制御方式を採るスカラ処理装置において
、分岐処理で条件コード生成処理時間の影響が極小化さ
れるようなアーキテクチャ、該アーキテクチャに適合し
たハードウェア構成を備え、分岐処理の高速化を可能と
したスーパーコンピュータ等のデータ処理装置を提供す
ることにある。

〔課題を解決するための手段〕

本発明によれば、前記目的は、スカラアーキテクチャと
して、複数の条件コードを保持できるマスクレジスタと
呼ぶレジスタを複数個設け、スカラ命令にうち、従来の
アーキテクチャにおいて、条件コードを生成していた演
算系の命令動作から条件コード生成部分を除去し、新た
に条件コード生成命令セットを追加し、さらに、分岐命
令を、マスクレジスタを引用し、この値によってターゲ
ットアドレスに分岐するか否かを決める仕様に変更した
ものと、従来の形式のものの２種類とし、新たに設けら
れたマスクレジスタ間の演算命令を命令セットに追加す
ることにより達成される。

本発明は、前記アーキテクチャを高速に実行するハード
ウェア構成として、以下のような構成を備える。

（１）演算部を算術演算を行う演算器と、条件コードを
生成する論理演算器と、マスクレジスタ間の演算を行う
演算器との３種類で構成する。これらの演算器を以下Ａ
演算器、Ｌ演算器、Ｍ演算器という。Ａ演算器は複数の
ステージで構成され、Ｌ。

Ｍ演算器はＡ演算器の１ステ一ジ分の時間で結果を出力
するように構成される。

（２）命令デコード部は、Ａ演算器の１ステ一ジ分のタ
イミングで作動するように設計され、前述の命令によっ
て指示された演算処理が未完であっても、Ａ演算器の第
１ステージの処理が行われていれば、後続の命令のオペ
ランドデータをＡ演算器に送出する論理部を設ける。

（３）命令がデコード部で解読され、オペランドデータ
が各種の演算器に送出されたときをもってデコード処理
完了となる命令と、複数の演算器の結果を連結して１つ
の結果をうるマルチオペレーション型の命令の２種類の
命令動作を行う命令デコード論理部を設ける。

（４）Ａ演算器の結果を保持するスカラレジスタを複数
設ける。スカシレジスタ上には浮動少数点データフォー
マットと固定小数点データフォーマット等の異なるデー
タフォーマットのデータを置くことができる。

（５）Ａ演算器の出力をスカラレジスタにセットするパ
スと、ワークレジスタにセットするバスの２つに分流さ
せる論理部を設ける。

（６）Ｌ演算器への出力部にスカラレジスタからのデー
タバスとワークレジスタからのデータバスの選択部を付
加する。

〔作用〕

本発明によるスーパーコンピュータ等のデータ処理装置
におけるスカラ命令は次のように分類される。

（１）　　スカラレジスタに主記憶上のデータをフェッ
チするロード系命令。

（２）　　スカシレジスタ上のデータを主記憶へストア
するストア系命令。

（３）スカシレジスタ上のデータを用いて算術演算（浮
動小数点演算と固定小数点演算）を行い結果をスカシレ
ジスタ上に格納する命令。以下この型の命令を算術演算
命令という。

（４）　　スカシレジスタ上のデータを用いて、データ
同士の大小関係を判定し結果をマスクレジスタに格納す
る命令。以下この型の命令を比較命令という。

（５）　　スカラレジスタのデータを用いて、データが
“０”か否かを決め、結果をマスクレジスタに格納する
論理比較命令。

（６）　　スカシレジスタ上のデータを用いて論理演算
を行い結果をスカラレジスクに格納する論理演算命令。

（７）　　マスクレジスタに格納されているマスクデー
タの値によって、２つのスカラレジスタのどちらかを選
択して他のスカラレジスタに転送するデータ選択命令。

（８）マスクレジスタに格納されているマスクデータ値
によって分岐を行うか否かを決定する第１種分岐命令。

（９）条件コードによって分岐を行うか否かを決定する
第２種分岐命令。

００）スカシ処理部以外の処理部へ指示を行い、該処理
が正常に終了したか否かを条件コードにセットする外部
装置制御命令。

αＤ　マスクレジスタ上に格納されているマスクデータ
間の論理演算を行い、結果をマスクレジスタに格納する
マスク演算命令。

本発明によるデータ処理装置は、次のような処理形態に
よりデータの処理を実行する。

（１１命令の出現した順序に従って処理を行う（命令実
行順序を変えない）。

（２）　　論理比較命令、論理演算命令、データ選択命
令、マスク演算命令は１マシンサイクルで完了する。そ
れ以外の命令は複数マシンサイクルを要するとする。

（３）比較命令はマルチオペレーション命令として処理
する。なお、オペレーションとはデコーダが命令の実行
可否判定を行う単位をいう。

本発明による処理では、命令をデコードしている時点で
命令を実行できるか否かが判定される。

命令が実行可能な場合、命令のデコードステージは完了
し、次命令のデコード処理が開始される。

命令が実行不可能な場合、命令はデコードステージに留
まる。命令がマルチオペレーション命令の場合、オペレ
ーション毎に前述の処理の可否判定が行われる。マルチ
オペレーション命令では処理が可能になっても、命令は
最後のオペレーションが実行されるまでデコードステー
ジに留められ、命令実行ステージは複数の命令をオーバ
ーラツプして実行できる。

スカラレジスタ、マスクレジスタ、条件コードに値をセ
ットする命令では命令が実行ステージに入ると、結果を
格納するレジスタをビジーにする。

このため、レジスタとは別にレジスタの状態を保持する
フリップフロップが設けられる。レジスタ類は空きとビ
ジーの両状態がある。命令の結果がレジスタに書込まれ
るとレジスタのビジー状態はリセットされる。ワークレ
ジスタはマルチオペレーション命令のために用いられる
。ワークレジスタもスカラレジスクと同じように管理さ
れる。

命令実行可否判定は命令の型によって異なる。

すなわち、ロード系命令では、フェッチデータを書き込
むスカラレジスタがビジーの間、命令をデコードステー
ジから実行ステージに遷移させず、実行ステージに処理
が移ると書込みスカラレジスタがビジーにセットされる
。ストア系命令では、スカラレジスタがビジーの間スト
アデータの読み出しが抑制され、レジスタのビジーがリ
セットされたとき、スカラレジスタからストアデータが
読み出され主記憶に格納するパスへ送出される。ストア
系命令は、スカラレジスタの状態をビジーに遷移させな
い。

算術演算命令では、被演算データが格納されているスカ
ラレジスタがビジー状態のときか演算結果が書き込まれ
るスカラレジスタがビジー状態のとき、命令のデコード
ステージから実行ステージへの遷移が抑制される。

比較命令では、第１のオペレーションで算術演算命令を
実行し、その結果をワークレジスタに格納する。次に第
２のオペレーションでワークレジスタからデータを論理
演算器に移し０″と比較して結果をマスクレジスタに格
納する。マスクレジスタにもビジーか否かを指示する状
態がある。

書き込み先のマスクレジスタがビジーのときにも第２の
オペレーションまでは実行される。

論理比較命令と論理演算命令は、結果を書き込む先のレ
ジスタがマスクレジスタかスカラレジスタかのちがいが
あるだけでレジスタビジーの基本的な管理方法について
は同じである。同様にデータ選択命令、マスク演算命令
についてもスカラレジスタ、マスクレジスタのビジー状
態を管理して命令を実行するか否かが判定される。前記
４命令は、命令が１サイクルで実行されるので実行時レ
ジスタビジーをセットしない。

第１種分岐命令では、マスクレジスタのビジーを判定し
、ビジーならば命令の実行が抑止される。

ただし、分岐命令のオペランドに記述されている分岐先
アドレスの命令フェッチは行われる。マスクレジスタの
値が確定し、ビジー状態がリセットされた時点で、分岐
が行われない判定が下ったとき、先行して行われている
命令フェッチ動作はキャンセルされる。

マスクレジスタのデータ幅は１ビツトとする。

条件コードのように２ビツトとしてもよいが分岐が行わ
れるか否かの条件だけを示す場合１ビツトで充分である
。

第２種分岐命令、外部装置制御命令については本発明に
よるマスクレジスタ、命令実行制御に直接関係しないの
で説明を省略する。

前述したように、本発明は、命令実行ステージのオーバ
ーラツプを、レジスタのビジー状態の管理手段によって
因果関係を保証し、複数の命令の並列実行を可能にして
いる。

〔実施例〕

以下、本発明によるデータ処理装置の一実施例を図面を
用いて詳細に説明する。

第１図はスカシプロセッサの概略構成を示すブロック図
である。第１図において、１は命令バッファ部、２は命
令レジスタ、３はデコーダ、４はマスクレジスタ状態管
理部、５はスカシレジスタ状態管理部、６はマスクレジ
スタ部、７はスカラレジスタ部、８〜１０はそれぞれＭ
、Ｌ、Ａ演算器、１１はワークレジスタ、１２はメモリ
・リクエスタ、１３．１４は主記憶制御部、１５は主記
憶である。

第１図において、命令バッファ１を介して命令が命令レ
ジスタ２にセットされると、デコーダ３は、その命令を
実行するために必要なレジスタかビジーか否かを、パス
５０．５１を用いてマスク。

スカシレジスタ状態管理部４，５内のフリップフロップ
の値を参照して調べる。また。デコーダ３は、命令のオ
ペランドに記述されている被演算データが格納されてい
るスカシまたはマスクレジスタ番号をパス５２．５３上
に送出し、それぞれセレクタ２０〜２３に作用させて被
演算データをＭ。

Ｌ、Ａ演算器８〜１０のどれかに送出する。各演算器８
〜１０の出力は、パス５４〜５７を通って、スイッチン
グ回路２４．２５に与えられ、該回路を介して命令で指
示されたスカシレジスタ６．マスクレジスタ７に書き込
まれる。Ａ演算器１ｏは、複数のステージから構成され
るので、被演算データが該演算器で処理中、書込みレジ
スタをビジー状態にする必要がある。この動作は、デコ
ーダ３゜マスクレジスタ状態管理部４及びスカシレジス
タ状態管理部５で行われる。

Ａ演算器１０を用いた計算の結果がスカシレジスタ７に
書き込まれると、パス５８を通ってレジスタビジー状態
をリセットする信号がＡ演算器１０からマスクレジスタ
状態管理部４に送出される。ロード系の命令ではメモリ
・リクエスタ１２が作動するが、このときも主記憶１５
がら読み出されたデータを格納するマスク、スカシレジ
スタの状態をビジーにセットする。この動作もデコーダ
３及び管理部４．５を用いて行われる。レジスタのビジ
ー状態のリセットは、主記憶制御部１４からパス５９を
介して行われる。

命令レジスタ２にセットされた命令が実行可能なとき、
デコーダ３は、パス６０上に命令のオペランドコードを
送出し、論理回路２６は、このコードを変換し、Ｍ、Ｌ
、Ａ演算器８〜１０に対するオーダ（動作指示信号）を
生成する。このオーダは、パス６１経由でＭ、Ｌ、Ａ演
算器８〜１０に送られる。

比較命令は、マルチオペレーション命令であって、Ａ演
算器１０の中間結果は、ワークレジスタ１１上にセット
され、パス６３を経由してＬ演算器に送られる。これら
の中間結果に対する制御は、デコーダ３とメモリ・リク
エスタ１２の命令読み出し制御とが関係して行われる。

デーコダ３からの次命令読み出し指示は、パス６４を介
して行われる。

主記憶１５から読み出された命令はパス６５を通って命
令バッファ１に送られる。主記憶から読み出されたオペ
ランドデータは、パス６６．６７を通ってマスクレジス
タ６及びスカシレジスタ７へ送られる。

以上がスカシプロセッサの概略命令動作である。

以下詳細な命令動作について説明する。説明を簡略化す
るため、命令フォーマットを第２図のように仮定する。

この第２図に示す命令形式では、演算器を使う命令の場
合Ｒ２，Ｒ３オペランドフィードを被演算データの指定
に用い、Ｒ１オペランドフィードを演算データの格納先
レジスタ指定に使用する。また、ロード／ストア系命令
の場合、オペランドフィードをソース／シンク・レジス
タ番号指定に用い、Ｒ２オペランドフィードを主記憶ア
ドレスが格納されているスカシレジスタの指定に用いる
。この場合、Ｒ３オペランドフィードは、使用しなくて
もよいが、データのベースアドレス指定に用いることも
できる。アドレッシングの問題は、本発明の主目的とは
直接関係ないので、以後の説明ではＲ３オペランドフィ
ードは使用しないこととする。Ｒ１〜Ｒ３オペランドフ
ィードにはマスク／スカシレジスタを区別する識別ビッ
ト９０が設けられている。

第３ａ図は第１図のマスクレジスタ状態管理部４、スカ
ラレジスタ状態管理部５及びデコーダ３の制御系の構成
を示すブロック図である。第３ｂ図は同様に状態管理部
５及びデコーダ３のデータ系の構成を示すブロック図で
ある。第３ａ、第３ｂ図において第１図と共通の部分に
は同一の番号が割付けられている。レジスタの状態管理
においては、マスク、スカラ両レジスタ共同じ方法で管
理されるので、第３ａ図及び第３ｂ図ではスカラレジス
タ系のみ図示した。第１図で描かれていても、レジスタ
の状態管理に不必要なものは第３ａ図及び第３ｂ図には
省略して描かれている。

第３ａ図において、命令が命令レジスタ２にセットされ
ると、Ｒ１〜Ｒ３オペランドフィードのレジスタ指定デ
ータは、それぞそれパス１５５〜１５７を通ってデコー
ダ１００〜１０２に入力される。デコーダ１０１〜１０
２の出力は、レジスタ対応の状態を保持しているフリッ
プフロップ１０５〜１０７に入力され、並列的にＲ１〜
Ｒ３オペランドフィードで指定しているレジスタがビジ
ーか否かの情報を読み出す。ここでは、フリップフロッ
プの値が“１”のとき、レジスタがビジーであるとする
。

命令レジスタ２上に存在する命令のオペランドコード部
ＯＰはパス１６４を通って論理部１１４に送られる。論
理部１１４は、命令がオペランドに記述されているどの
レジスタのビジー情報を必要とするかという情報を生成
する。この情報生成法の一つとしてオペランドコードを
アドレスとして、ＲＡＭのような記憶素子で実現される
テーブルを引用する方法がある。生成された情報は、パ
ス１５８上に送出され、ＡＮＤ回路１０８〜１１０に入
力される。ＡＮＤ回路１０８〜１１０は、Ｒ１〜Ｒ３オ
ペランドで指定されたレジスタのビジー情報と論理積を
とり命令の実行に必要なレジスタのビジーがどうなって
いるかを示す信号を生成する。この信号は、パス１５９
〜１６１を通つてＯＲ回路１１１で論理和がとられる。

ＯＲ回路１１１の出力が１”のときＲ１−Ｒ３のオペラ
ンドのどれかのレジスタがビジーであって命令実行が不
可能なことを示す。

ＯＲ回路１１１の出力は、インバータ１１２で反転され
、パス１６３、ＡＮＤ回路１１３を経由してパス６４上
に送り出される。パス６４上に送られるこの信号は命令
実行可であることを示すと共に次命令の主記憶からの読
み出しをメモリ・リクエスタ１２（第１図）に指示する
。

命令実行が可能となり、パス１６３上の信号が１″とな
ったとき、命令の種類によっては、Ｒ１オペランドで指
定されたレジスタをビジー状態にセットする必要がある
。論理部１１４は、命令がロード系命令、算術演算命令
等のとき、パス１６５上に信号値“１”を送出する。こ
のとき、ＡＮＤ回路１１５の出力は１″となり、この１
”信号は、パス１６６を通って、フリップフロップ群１
０５〜１０７へ書込イネーブル信号として送出される。

このイネーブル信号によりデコーダ１００〜１０２で指
示されたフリップフロップ群１０５〜１０７内のフリッ
プフロップの値は“１”にセットされる。

論理部１１４は、命令が比較命令のようなマルチオペレ
ーション命令のとき、パス６７上に信号値“ｌ”を送出
する。また、命令が命令レジスタ２にセットされたとき
、フリップフロップ１１７は“１″にセットされる。フ
リップフロップ１１７の出力は、ＡＮＤ回路１１８でパ
ス１６７上の信号と論理積がとられる。パス１６８上の
信号は、インバータ１１９で反転され、マルチオペレー
ション命令の第１オペレーション時の演算器起動で次命
令続出要求をメモリ・リクエスタ１２に送らないように
、抑止信号をパス１７０に送出する。

マルチオペレーション命令の第１オペレーシヨンのため
の演算起動が行われると、パス１６６上に信号値“１”
が送出される。この信号値は、フリップフロップ１１７
に入力され、該フリップフロップをリセットする。従っ
て、第２オペレーシヨンでは演算器起動が行われると次
命令続出のだめの主記憶参照要求がパス６４上に送出さ
れることになる。

命令が比較命令の場合、■マシンサイクルで完了し、か
つ、ワークレジスタ管理はスカラレジスタと同様に行わ
れ、また、他のマスクレジスタに結果を書込む命令は１
マシンサイクルで完了するので、第２オペレーシヨンの
起動についてはチエツクする必要がない。

前述のようにして、命令起動が行われるとき、マスクレ
ジスタ部６及びスカラレジスタ部７からデータが読み出
されて演算器に送出される。この動作を第３ｂ図を用い
て、スカラレジスタ系のデータ読み出しを例として説明
する。

命令レジスタ２に命令がセットされると、Ｒ２〜Ｒ３オ
ペランドで指定された被演算データの格納されているス
カラレジスタの出力がセレクタ２２．２３により、選択
される。セレクタ２２．２３の出力は、パス１５０，１
５１を通ってＭ、Ｌ。

Ａ演算器に送られる。一方、Ｒ１オペランドで示される
結果を書き込むレジスタ番号は、パス１５２を経由して
ロード系命令の場合、メモリ・リクエスタ１２に送られ
、主記憶制御部１３，１４、主記憶１５を通って、第３
ａ図のパス１７５上送られて来る。一方、演算系の命令
の場合、このレジスタ番号は、パス１５２からＡ演算器
１０を通ってパス１７５上に送られてくる。また、第３
ａ図のパス１７６上には、それぞれの命令によって異な
る実行部即ちメモリ・リクエスタ１２．演算器８〜１０
から、処理が完了し、レジスタに書き込むデータを送っ
たことを示すコマンド信号が送られている。

次に、第４〜第７図を用いて第１種の分岐命令の動作を
説明する。

第４図は分岐命令処理時のデコーダの論理部の構成を示
すブロック図である。第４図において、２０２はマスク
レジスタの内容を読出す論理部、２０３はマスクレジス
タが読出せるか否かを判定している論理部である。それ
ぞれの論理部は第３ｂ、第３ａ図相当の論理をマスクレ
ジスタの読み出しに当てはめたものと等価である。論理
部２０２．２０３の出力は、レジスタ２００，２０１に
格納される。この２つのレジスタの値によって第１種分
岐命令の動作が第７図に示すように決められる。第７図
はレジスタ２００．２０１の値の組み合わせによる第１
種分岐命令の動作を示す図であり、この動作は、絶対的
なものではなく、説明が容易なように決めたものであっ
て、これ以外の動作規定も可能である。レジスタ２００
．２０１の値は、マシンサイクル毎に変化している。

レジスタ２０１の出力は、インバータ２０４で反転され
、フリップフロップ２０５にセットされる。このフリッ
プフロップ２０５の値が“１″の時「ブリフェッチ動作
中」であることを示す。ここでブリフェッチ動作とは、
デコーダ３で分岐命令が解読されたとき、マスクレジス
タの値が未定で、分岐命令が実行できない場合、分岐先
アドレスを前もって主記憶へ読出しに行く動作をいう。

フリップフロップ２０５の出力が“１”で、パス２５２
上にブリフェッチ動作完了信号が主記憶制御部４から送
られて来ると、フリップフロップ２０８は“１″にセッ
トされる。

初期状態ではフリップフロップ２０５，２０８は“０”
とされている。このとき、レジスタ２００の出力の反転
信号と、レジスタ２０１の出力と、フリップフロップ２
０５の出力の反転信号はＡＮＤ回路２０９で論理積がと
られ、分岐が成立したことを意味する信号がパス２５３
上に送出される。

レジスタ２００，２０１がそれぞれ１”。

“１”の値を有するとき、分岐不成立となり、分岐命令
は、何も実行されずに完了する。

レジスタ２０１が“０″のときには、ターゲットアドレ
スのブリフェッチが行われる。従って、インバータ２０
４の出力は、パス２５４上に送出され、このパス上の信
号がトリガとなって、命令フェッチ用のメモリ・リクエ
スタを作動させる。

フリップフロップ２０５が“１”の場合、ブリフェッチ
動作中、バス２５３上には信号が送出されない。ブリフ
ェッチ動作中、レジスタ２０１が１″になるとＡＮＤ回
路２１０からパス２５５上に信号が送出される。該信号
は、ブリフエツチ動作のキャンセルのために用いられる
。

パス２５５上の信号は、排他的論理和回路２１１にも入
力され、ホールド型のラッチ２１２の出力と排他的論理
和がとられる。ホールド型ラッチ回路２１２の出力は“
０”−“１”と変化し、分岐命令が完了しリセットがか
かるまで、“１”の値をホールドする。パス２５６上の
信号値とパス２５３上の信号値は、ＯＲ回路２１３で論
理和がとられ、パス２５７上に送出される。このパス２
５７上の信号は、分岐命令のターゲットアドレスのフェ
ッチを行うために利用される。

ブリフェッチ動作中、レジスタ２０１の出力が“０”の
ままであれば、ブリフェッチ動作が継続される。

ブリフェッチ動作が完了した後に、パス２５５゜２５７
上に無意味な信号を送出しないように、フリップフロッ
プ２０８の出力の反転信号がパス２５８を通ってＡＮＤ
回路２１０に入力されている。

フリップフロップ２０８の出力と、レジスタ２００の反
転信号と、レジスタ２０１の出力とはＡＮＤ回路２１４
で論理積がとられ、パス２５９上にその結果が送出され
る。パス２５９上の信号は、２面ある命令バッファの切
り替えを行い、ブリフェッチした命令列を命令レジスタ
に移行させる。

レジスタ２００の値が“０”のとき、分岐不成立となり
プリフェッチしていた命令列はキャンセルされる。

なお、第４図のレジスフ２００，２０１以下の論理部分
は第１図のデコーダ３に属する。

第５図は命令フェッチに関するリクエスタの構成を示す
ブロック部であって、第１図に示すメモリ・リクエスタ
１２、主記憶制御部１３，１４、主記憶部１５の部分に
相当する。

第５図において、プログラム実行時に第１図に示すデコ
ーダ２からパス３５０，３５１上にイニシャライズ信号
が送られてくる。また、同時にパス３５２上にプログラ
ムのスタートアドレスが送られてくる。プログラムスタ
ートアドレスは、セレタク３００．加算器３０１を通過
してレジスタ３０２にセットされる。また、レジスタ３
０３には命令語長が格納が格納されている。パス３５１
上のイニシャライズ信号が値がＲ０”になるとセレクタ
３００は、パス３５２ではなく、レジスタ３０３の出力
信号側を選択する。パス６４上には、第３ａ図のＡＮＤ
回路１１３から次命令読み出しの要求が送られて来る。

この要求は、ＯＲ回路３０４を通ってレジスタ３０２の
セット信号になる。

レジスタ３０２の出力は、パス３５３を通り、セレクタ
３０５を通って加算器３０１に送られ、次命令のアドレ
スを生成される。

生成された命令アドレスは、レジスタ３０２よりパス３
５４上に送出される。

一方バス１５０，４５１上に命令のＲ１，Ｒ２フィード
のデータが第３ｂ図及び第６図より送られている。第３
ｂ図のパス１５０のシンク先は、演算器を仮定している
が、第１図のメモリ・リクエスタ１２に入力されるパス
を通って第５図に人力される。第４図において、パス２
５７上に分岐成立でターゲットアドレスをフェッチする
要求が送出されたとき、分岐命令のＲ２フィードにはり
−ゲットアドレスで指定されるスカラレジスタ番号が記
述されているので、パス４５１上に送られてきたターゲ
ットアドレスは、パス３５５、セレクタ３０５、加算器
３０１を通してレジスタ３０２にセットされる。以降の
命令アドレスの生成は、レジスタ３０３，３０２の内容
を加算器３０１で加算して行われる。

レジスタ３０６には、主記憶制御部１３に発行する主記
憶参照要求が命令フェッチであることを示す情報が保持
されている。このレジスタ３０６は、システムイニシャ
ライズ時にセットされる。

パス２５４上には、分岐命令のブリフェッチ要求が第４
図のインバータ２０４より送出されて来る。該要求信号
は、レジスタ３０７、パス３５７を経由して、主記憶制
御部１３に送出される。第５図では簡単のためブリフェ
ッチ要求を１命令としている。スイッチング回路３０８
は、分岐命令のＲ２オペランドに記されているブリフェ
ッチアドレスを主記憶１５に対する命令ブリフェッチ要
求としてパス３５８上に送出する。主記憶制御部１３は
、パス３５４，３５８，３５９上の命令フェッチ、ブリ
フェッチ、オペランド読み出し要求が主記憶上の同一バ
ンクに対する読み出し／書き込み要求のとき、３者間の
優先順位を決定する。

パス３５６，３５７上の情報は、この優先順位決定と、
主記憶制御部１４で主記憶１５から読み出したデータを
要求元に送出するための情報として用いられる。

主記憶１５から読出された命令は、命令フェッチ動作時
レジスタ３１０に格納される。命令ブリフェッチの場合
はレジスタ３１１にに格納される。

ブリフェッチした命令がレジスタ３１１にセットされた
とき、フリップフロップ３１２も同時にセットされる。

フリップフロップ３１２は、その値が１”である場合レ
ジスタ３１１の内容が有効であることを示す。

第４図のＡＮＤ回路２１０からブリフェッチキャンセル
要求が発行されると、このフリップフロップ３１２はＯ
Ｒ回路を介してリセットされる。

第４図のＡＮＤ回路２１４から命令バッファの切替要求
がバス２５９上に発行されると、この要求は、レジスタ
３１３〜３１５を経由して、セレクタ３１６に作用し、
レジスタ３１１の出力をパス３６１上に送出する。パス
３６１は第１図の命令レジスタ２に接続されている。

次に、第１種分岐命令の完了について説明する。

分岐命令の完了には次の状態がある。

（１）分岐不成立で従来の命令フェッチ動作を変更しな
いで完了する場合。

（２）分岐が成立し、ターゲットアドレスを主記憶へ送
出して完了する場合。

（３）　　ブリフェッチ動作をキャンセルし、ターゲッ
トアドレスを主記憶へ送出して完了する場合。

（４）　　ブリフェッチ動作をキャンセルして単純に完
了する場合。

（５）命令バッファＴＢ２　（第５図３１１）にある命
令をパス３６１に送出して、かつ、ターゲットアドレス
に命令語長を加算した次命令アドレスを主記憶１５へ送
出して完了する場合。

以上の第１種分岐命令の完了動作について図６を用いて
説明する。第６図は分岐命令完了制御時の構成を示すブ
ロック図であり、第４図、第５図と密接に関係している
。第４図、第５図に示されている論理回路ど同じ論理に
ついては同様の番号が付けられている。

第６図において、ＡＮＤ回路４００は、レジスタ２００
，２０１が共に“１″という値を持ち、フリップフロッ
プ２０５の値がａＯ”のとき、即ち、初期状態で分岐不
成立となったとき、前記１のケースを検出する。分岐が
成立している場合、パス２５７上に信号が送出されてく
る。この信号は、そのソースが、第４図であり、第５図
においてターゲットアドレスのレジスタ３０２へのセッ
トを行い（上記２のケース）、第６図に至るものである
。命令が完了し、命令バッファを切替える必要があると
きにはパス２５９上に第４図のＡＮＤ回路２１４から信
号が送出されてくる（ケース５の場合）。このとき、パ
ス１５１上には、分岐命令のＲ２オペランドデータが送
られてきており、このデータは、レジスタ４０１に格納
されている命令語長と加算器４０２で加算され、ケース
５の場合のターゲットアドレスに生成される。セレクタ
４０３はバス２５９上の信号値が１”のとき、加算器４
０２の出力であるパス４５０側を選択し、前述で生成さ
れたターゲットアドレスが送出された後、バス２５９上
の信号は、レジスタ４０４を経由してパス４５２を通り
、第４図のＯＲ回路２１３に送られる。その結果、パス
２５７上の信号は、その値が“１″となり第５図で説明
した分岐成立の場合と同様の動作が行われる。以上でケ
ース５の動作が完了する。

ケース３の場合、第４図においてブリフェッチキャンセ
ルとターゲットフェッチの要求が出ているので第５図の
説明で動作は正常に行われ、第６図のパス２５７上に信
号が送られてくる。これはケース２の場合と同じである
。

パス４５４〜４５６，２５９上の信号は、ＯＲ回路４０
５で論理和がとられ、その出力は、パス４５３上に送出
される。この信号は、第５図に送り出され、フリップフ
ロップ３１２をリセットする。パス４５６上の信号は、
ブリフェッチ動作が完了していてかつ分岐不成立となっ
た場合に１”となる。従ってケース４に相当する。

バス４５３上の信号は分岐命令の次の命令の続出のトリ
ガにも用いられる。

前述した本発明の一実施例によれば、スカラプロセッサ
は、分岐の条件判定結果を複数個マスクレジスタに保持
することができるので、次のような効果を奏することが
できる。

（１）分岐判定文を分岐命令と離して実行し、両命令間
に演算命令のような命令を置くことにより、分岐判定結
果待ちのような処理速度低下要因を未然に防ぎ得る。こ
れはＤＯ小ループような処理で特に有効である。

（２）１つのＤＯループ内で種々の処理を行い、各処理
への分岐をループ外の判定条件によって指示しているよ
うな場合、ループ外で行われる判定条件を複数のマスク
レジスタに保持することにより、ループ内処理を高速化
することができる。

またマスクレジスタ間の演算器を算術用の演算器と独立
させ、かつ並立的に動作できるようにしたので、条件式
が多数かつ複雑な場合にも高速の処理が可能になった。

本発明の実施例は、分岐条件判定のために、比較命令、
論理比較命令の２種類の命令を具備し、比較命令を算術
用の演算器と論理演算器を接続して使用する制御とし、
論理比較命令を論理演算器のみを使用するようにして、
複数の判定のための命令が並列的に実行できるようにし
ているので、複雑な条件判定文を高速に処理することが
可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、命令の実行テス
テージを複数命令、任意にオーバラップすることができ
るので、パイプラインピッチを細かく刻んだ演算器を有
効に利用することができ、かつ、演算器のネックとなる
ような処理を高速に処理することが可能であり、特に、
スカラ処理に命令レヘルの並列処理を導入でき、スカラ
処理を高速化することができる。

【図面の簡単な説明】 第１図は本発明によるデータ処理装置の概略構成を示す
ブロック図、第２図は命令フォーマットの一例を説明す
る図、第３ａ図はレジスタ状態管理部及びデコーダの制
御系の構成を示すブロック図、第３ｂ図はレジスタ状態
管理部及びデコーダのデータ系の構成を示すブロック図
、第４図は分岐命令処理時のデコーダの論理部の構成を
示すブロック図、第５図は命令フェッチに関するリクエ
スタの構成を示すブロック図、第６図は分岐命令完了制
御時の構成を示すブロック図、第７図は第４図における
レジスタ２００，２０１の値の組み合わせによる第１種
分岐命令の動作を説明する図である。

Claims (1)

1. 【特許請求の範囲】 １、パイプライン制御方式を採用している演算器を備え
   るデータ処理装置において、命令の実行をデコードステ
   ージ及び少なくとも１つのサブステージを含む実行ステ
   ージの２ステージで行い、命令の実行可否をデコードス
   テージで判定することを特徴とするデータ処理装置。 ２、パイプライン制御方式を採用している演算器を備え
   るデータ処理装置において、命令の実行が少なくとも１
   つのオペレーションで行われ、各オペレーションの実行
   をデコードステージ及び少なくとも１つのサブステージ
   を含む実行ステージの２ステージで行い、オペレーショ
   ンの実行可否をデコードステージで判定することを特徴
   とするデータ処理装置。 ３、前記実行ステージは、オーバーラップした処理を行
   うことが可能であることを特徴とする特許請求の範囲第
   １項または第２項記載のデータ処理装置。 ４、前記命令あるいはオペレーションの実行可否は、命
   令あるいはオペレーションが参照するレジスタのビジー
   状態で判定することを特徴とする特許請求の範囲第１項
   、第２項または第３項記載のデータ処理装置。 ５、パイプライン制御方式を採用している演算器を備え
   るデータ処理装置において、分岐の条件判定結果を少な
   くとも１つ保持することのできる、算術、論理データを
   保持するレジスタとは別のレジスタを備え、分岐命令で
   該レジスタを引用することを特徴とするデータ処理装置
   。 ６、分岐処理は、前記条件判定結果を保持するレジスタ
   を参照して、あるいは、条件コードを引用して行われる
   ことを特徴とする特許請求の範囲第５項記載のデータ処
   理装置。 ７、パイプライン制御方式を採用している演算器を備え
   るデータ処理装置において、分岐命令がそのデコードス
   テージで命令実行不可と判定された場合、分岐命令のオ
   ペレーションで指定されたターゲットアドレスの命令を
   主記憶から読み出し、命令実行可の条件が成立したとき
   、前述読み出しをキャンセルするか、前記読み出しの結
   果を命令レジスタにセットすることを特徴とするデータ
   処理装置。 ８、パイプライン制御方式を採用している演算器を備え
   るデータ処理装置において、算術論理データと条件判定
   結果とを保持する２種類のレジスタと、これらレジスタ
   間の算術、論理演算を行う条件判定結果間の演算器、論
   理演算器、算術演算器の３種類の演算器とを備えること
   を特徴とするデータ処理装置。 ９、前記３種類の算術演算器のうち、少なくとも１種類
   の演算器を備えることを特徴とする特許請求の範囲第８
   項記載のデータ処理装置。 １０、前記論理演算器と算術演算器との間にデータを受
   け渡すパスを備えることを特徴とする特許請求の範囲第
   ８項記載のデータ処理装置。 １１、前記論理演算器と算術演算器とによる演算器系は
   、１個の命令で制御されることを特徴とする特許請求の
   範囲第１０項記載のデータ処理装置。