JPH0334016A - 高速加減算演算装置 - Google Patents
高速加減算演算装置Info
- Publication number
- JPH0334016A JPH0334016A JP1166900A JP16690089A JPH0334016A JP H0334016 A JPH0334016 A JP H0334016A JP 1166900 A JP1166900 A JP 1166900A JP 16690089 A JP16690089 A JP 16690089A JP H0334016 A JPH0334016 A JP H0334016A
- Authority
- JP
- Japan
- Prior art keywords
- subtraction
- addition
- input data
- function
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000006870 function Effects 0.000 abstract description 35
- 238000010586 diagram Methods 0.000 description 4
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、複数ビットの入力データの加減算を高速に
行う高速加減算演算装置に関するものである。
行う高速加減算演算装置に関するものである。
［従来の技術］
第２図は、従来の加減算演算装置の構成を示すブロック
図である。図において、（１）は加算器。
図である。図において、（１）は加算器。
（２）はデータ（Ａ＞を入力する入力データ、〈３〉は
データ（Ｂ）を入力する入力データ、（４）を演算機能
を指定する機能指定信号、（５）は入力データ（Ａ）（
Ｂ）の符号を与える符号信号、（６）は機能判定回路で
、入力データの大小関係および符号並びに機能の指定か
ら実際の演算として何を行うがを判定する。（７ａ）、
（７ｂ）は入力データ選択回路で。
データ（Ｂ）を入力する入力データ、（４）を演算機能
を指定する機能指定信号、（５）は入力データ（Ａ）（
Ｂ）の符号を与える符号信号、（６）は機能判定回路で
、入力データの大小関係および符号並びに機能の指定か
ら実際の演算として何を行うがを判定する。（７ａ）、
（７ｂ）は入力データ選択回路で。
加算器（１〉に加える入力データ（Ａ）、（Ｂ）を選択
する。（８）は入力データを反転する入力反転回路（９
）は加算器〈１）からの出力データである。
する。（８）は入力データを反転する入力反転回路（９
）は加算器〈１）からの出力データである。
従来の加減算演算装置は上記のようにｔｌ或され、入力
データ（７）Ａおよび入力データ（８）Ｂ並びに入力デ
ータ（Ａ）、（Ｂ）の符号信号（５）と演算機能指定信
号（４）により、１１！能判定回路（６）で。
データ（７）Ａおよび入力データ（８）Ｂ並びに入力デ
ータ（Ａ）、（Ｂ）の符号信号（５）と演算機能指定信
号（４）により、１１！能判定回路（６）で。
演算装置が、演算（Ａ ＋ Ｂ ）または演算（Ａ −
Ｂ ）もしくは演Ｗ（Ｂ−Ａ＞のいずれかの演算を行う
かを判定する。この機能判定回路（６）の結果から加算
器（１）に入力する入力データを入力データ選択回路（
７ａ＞、（７ｂ）により入力データ（Ａ）、（Ｂ）を選
択する６ 次に２演算装置が前記の演Ｘ（Ａ−Ｂ）：ｉたは演算（
Ｂ−Ａ）の減算を行う場合、入力反転回路（８）により
入力データ（Ａ）、（Ｂ）を反転して加算器（１）への
入力データとする。また、減算の場合には加算器（１）
のキャリー人力を１”とする。このようなデータから演
算を加算器（１）で行うことによって出力データ（９）
Ｙが得られる。
Ｂ ）もしくは演Ｗ（Ｂ−Ａ＞のいずれかの演算を行う
かを判定する。この機能判定回路（６）の結果から加算
器（１）に入力する入力データを入力データ選択回路（
７ａ＞、（７ｂ）により入力データ（Ａ）、（Ｂ）を選
択する６ 次に２演算装置が前記の演Ｘ（Ａ−Ｂ）：ｉたは演算（
Ｂ−Ａ）の減算を行う場合、入力反転回路（８）により
入力データ（Ａ）、（Ｂ）を反転して加算器（１）への
入力データとする。また、減算の場合には加算器（１）
のキャリー人力を１”とする。このようなデータから演
算を加算器（１）で行うことによって出力データ（９）
Ｙが得られる。
［発明が解決しようとする課題］
上記のような従来の加減算演算装置では、入力データの
大小関係および符号等によって機能判定を行ってから加
算器で加減算演算を行わなければならないので、この機
能判定をＭ！４！機能判定回路う場合、入力データのビ
ット数が大きくなると時間がかかり、高速に演算ができ
ないなどの問題点があった。
大小関係および符号等によって機能判定を行ってから加
算器で加減算演算を行わなければならないので、この機
能判定をＭ！４！機能判定回路う場合、入力データのビ
ット数が大きくなると時間がかかり、高速に演算ができ
ないなどの問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので１入力データの大小関係および符号等による演算機
能の判定結果を待たずに加減算を行うようにした高速加
減算演算装置を得ることを目的とする。
ので１入力データの大小関係および符号等による演算機
能の判定結果を待たずに加減算を行うようにした高速加
減算演算装置を得ることを目的とする。
［課題を解決するための手段］
この発明に係る高速加減ｉ演算装置は、複数のビットか
ら構成される第１および第２の入カデタを加減算する演
算装置において、前記第１および第２の入力データの符
号データおよび演′ｎ機能データにより加減算演算を指
定する加減算指定回路と、この加減算指定回路に指定さ
れた演算機能に応じて前記第１および第２の入力データ
を加減算する加算器および減算器と、前記第】および第
２の入力データの大小比較および符号判定等によって機
能を判定する機能判定回路と、この機能判定回路の出力
に応じて前記加算器または前記減算器の出力のいずれか
を選択する出力データ選択回路とを備えたものである。
ら構成される第１および第２の入カデタを加減算する演
算装置において、前記第１および第２の入力データの符
号データおよび演′ｎ機能データにより加減算演算を指
定する加減算指定回路と、この加減算指定回路に指定さ
れた演算機能に応じて前記第１および第２の入力データ
を加減算する加算器および減算器と、前記第】および第
２の入力データの大小比較および符号判定等によって機
能を判定する機能判定回路と、この機能判定回路の出力
に応じて前記加算器または前記減算器の出力のいずれか
を選択する出力データ選択回路とを備えたものである。
［作用］
この発明においては１入力データの大小間係および符号
等によって決める演算機能判定を機能判定回路および加
減算指定回路で分けて決めることにより、演算機能判定
結果を待たずに加ｇ３Ｅを行うようにする。
等によって決める演算機能判定を機能判定回路および加
減算指定回路で分けて決めることにより、演算機能判定
結果を待たずに加ｇ３Ｅを行うようにする。
「実施例］
第１図はこの発明の一実施例による高速加減算演算装置
の構成を示すブロック図である。図において、（１）〜
（９）は従来のものと同様である。
の構成を示すブロック図である。図において、（１）〜
（９）は従来のものと同様である。
（１０）は入力データ（Ａ）、（Ｂ）より減算を行う減
算器、（１１）は加減算指定回路で、符号ｔｌ（５）に
印加される符号および機能指定線（４）に印加されるｖ
４能指定のみから加減算を指定する。 （１２）は出力
データ選択回路で１機能判定回路（６）の出力に応じて
加′１ｉ、器（１〉または減算器（１０）の出力データ
のいずれかを選択する。
算器、（１１）は加減算指定回路で、符号ｔｌ（５）に
印加される符号および機能指定線（４）に印加されるｖ
４能指定のみから加減算を指定する。 （１２）は出力
データ選択回路で１機能判定回路（６）の出力に応じて
加′１ｉ、器（１〉または減算器（１０）の出力データ
のいずれかを選択する。
上記のように構成された高速加減算演算装置において、
入力データ（Ａ）、（Ｂ）の符号と演算機能指定から演
算（Ａ ＋ Ｂ ）または演算（Ａ −Ｂ ）のいずれ
を行うかを加：ｇ′ｙ１．指定回路＜１１）で指定する
。
入力データ（Ａ）、（Ｂ）の符号と演算機能指定から演
算（Ａ ＋ Ｂ ）または演算（Ａ −Ｂ ）のいずれ
を行うかを加：ｇ′ｙ１．指定回路＜１１）で指定する
。
演算（Ａ−Ｂ）であれば、入力データ（Ｂ）を反転し加
算器（１）の入力データとする。減算器（１，０＞では
１演ｊＥ（１’３−Ａ＞を行う。
算器（１）の入力データとする。減算器（１，０＞では
１演ｊＥ（１’３−Ａ＞を行う。
次に、これと植列に入力データ（Ａ）、（Ｂ）および符
号並びに演算機能指定から演算（Ａ ＋ Ｂ ＞または
演算（Ａ −Ｂ ）もしくは演算（Ｂ−Ａ）のいずれを
行うかを機能判定回路（４〉で判定する。この判定結果
に応じて出力データ選択回路（１２）により加算器（１
）または減算器（１０）の演算結果のいずれをを選択し
て出力データ（９）Ｙを出力する。
号並びに演算機能指定から演算（Ａ ＋ Ｂ ＞または
演算（Ａ −Ｂ ）もしくは演算（Ｂ−Ａ）のいずれを
行うかを機能判定回路（４〉で判定する。この判定結果
に応じて出力データ選択回路（１２）により加算器（１
）または減算器（１０）の演算結果のいずれをを選択し
て出力データ（９）Ｙを出力する。
［発明の効果］
この発明は以上説明したとおり、複数のビットから構成
される第１および第２の入力データを加減算する演算装
置において２前記第１および第２の入力データの符号デ
ータおよび演算機能ブタにより加減算演算を指定する加
減算指定回路とこの加：ｇ算指定回路に指定された演算
機能に応じて前記第１および第２の入力データを加減算
する加算器および減算器と、前記第１および第２の入力
データの大小比較および符号判定等によって機能を判定
する機能判定回路と、このＭ！能判定回路の出力に応じ
て前記加算器または前記減算器の出力のいずれかを選択
する出力データ選択回路とを備え、入力データの大小関
係や符号等によって決まる演算機能判定を加減算指定回
路および機能判定回路で分けて行い、加減算を機能判定
回路による機能判定結果を待たずに行えるので加減算演
算を高速に行える効果がある。
される第１および第２の入力データを加減算する演算装
置において２前記第１および第２の入力データの符号デ
ータおよび演算機能ブタにより加減算演算を指定する加
減算指定回路とこの加：ｇ算指定回路に指定された演算
機能に応じて前記第１および第２の入力データを加減算
する加算器および減算器と、前記第１および第２の入力
データの大小比較および符号判定等によって機能を判定
する機能判定回路と、このＭ！能判定回路の出力に応じ
て前記加算器または前記減算器の出力のいずれかを選択
する出力データ選択回路とを備え、入力データの大小関
係や符号等によって決まる演算機能判定を加減算指定回
路および機能判定回路で分けて行い、加減算を機能判定
回路による機能判定結果を待たずに行えるので加減算演
算を高速に行える効果がある。
第１図はこの発明の一実施例による高速加減算演算装置
の構成ブロック図、第２図は従来の加減算演算装置の構
成ブロック図である。 図において、（１）・・・加算器、（６〉・・・機能判
定回路、（８）・・・入力反転回路、（１０）・・減算
器、（１１）・・・加減算指定回路、（１２）・・出力
データ選択回路である。 なお、各図中同一符号は同−又は相当部分を示す。
の構成ブロック図、第２図は従来の加減算演算装置の構
成ブロック図である。 図において、（１）・・・加算器、（６〉・・・機能判
定回路、（８）・・・入力反転回路、（１０）・・減算
器、（１１）・・・加減算指定回路、（１２）・・出力
データ選択回路である。 なお、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 複数のビットから構成される第１および第２の入力デー
タを加減算する演算装置において、前記第１および第２
の入力データの符号データおよび演算機能データにより
加減算演算を指定する加減算指定回路と、この加減算指
定回路に指定された演算機能に応じて前記第１および第
２の入力データを加減算する加算器および減算器と、前
記第１および第２の入力データの大小比較および符号判
定等によって機能を判定する機能判定回路と、この機能
判定回路の出力に応じて前記加算器または前記減算器の
出力のいずれかを選択する出力データ選択回路とを備え
たことを特徴とする高速加減算演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166900A JP2556904B2 (ja) | 1989-06-30 | 1989-06-30 | 高速加減算演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166900A JP2556904B2 (ja) | 1989-06-30 | 1989-06-30 | 高速加減算演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334016A true JPH0334016A (ja) | 1991-02-14 |
| JP2556904B2 JP2556904B2 (ja) | 1996-11-27 |
Family
ID=15839715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1166900A Expired - Lifetime JP2556904B2 (ja) | 1989-06-30 | 1989-06-30 | 高速加減算演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556904B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59201144A (ja) * | 1983-04-30 | 1984-11-14 | Toshiba Corp | １０進数演算回路 |
| JPS6486238A (en) * | 1987-09-29 | 1989-03-30 | Nec Corp | Subtracter |
-
1989
- 1989-06-30 JP JP1166900A patent/JP2556904B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59201144A (ja) * | 1983-04-30 | 1984-11-14 | Toshiba Corp | １０進数演算回路 |
| JPS6486238A (en) * | 1987-09-29 | 1989-03-30 | Nec Corp | Subtracter |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2556904B2 (ja) | 1996-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10161850A (ja) | 絶対値比較回路 | |
| JPH03135627A (ja) | ファジイ演算装置 | |
| JPH0334016A (ja) | 高速加減算演算装置 | |
| JPS6225325A (ja) | 絶対値数加減算回路 | |
| JPS5979495A (ja) | シフト回路 | |
| JPH07118654B2 (ja) | 算術演算装置 | |
| JP2807170B2 (ja) | 演算装置 | |
| JP2782827B2 (ja) | 比較演算回路 | |
| JP2953405B2 (ja) | 論理シミュレーションの高速化方法及び論理シミュレーション装置 | |
| JPS59184944A (ja) | 丸め演算方式 | |
| KR0157337B1 (ko) | 디지탈신호 처리기의 멀티비트 가산기 | |
| JP3487420B2 (ja) | Ｓｉｍｄ型並列計算装置 | |
| JP2874221B2 (ja) | 演算制御回路 | |
| JPH0418681A (ja) | 画像縮小・拡大パターン生成回路 | |
| JPH06214754A (ja) | 四捨五入演算回路及びこれを有する画像処理装置 | |
| JPH04246722A (ja) | 加減算器 | |
| JPH04328630A (ja) | 浮動小数点乗除算装置 | |
| JPH07191830A (ja) | 演算装置 | |
| JPS61289431A (ja) | デ−タフロ−計算機における多方向分岐方式 | |
| JPS62288936A (ja) | 十進数演算における条件コ−ド生成方式 | |
| JPH0764767A (ja) | 加算装置 | |
| JPH06214673A (ja) | コンピュータにおける論理関数生成器 | |
| JPH0254333A (ja) | 大小比較回路 | |
| JPH01133160A (ja) | アドレス発生装置 | |
| JPS6019238A (ja) | １０進演算装置 |