JPH03263264A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH03263264A JPH03263264A JP6531790A JP6531790A JPH03263264A JP H03263264 A JPH03263264 A JP H03263264A JP 6531790 A JP6531790 A JP 6531790A JP 6531790 A JP6531790 A JP 6531790A JP H03263264 A JPH03263264 A JP H03263264A
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- JP
- Japan
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- data
- address
- main memory
- read
- vector
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 17
- 230000010365 information processing Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、主記憶と、該主記憶へのアクセスを制御する
主記憶制御部と、複数のベクトルレジスタから構成され
るベクトル処理部を含む情報処理装置に関する。
主記憶制御部と、複数のベクトルレジスタから構成され
るベクトル処理部を含む情報処理装置に関する。
たとえば場の物理量を計算するブログムの中には
Ａ （Ｐ（１） ） ＝Ａ （Ｐ（１） ）
＋Ｂ（１）のような間接アドレスベクトル量に対す
るｒｉ４１３が頻繁に現われる。
＋Ｂ（１）のような間接アドレスベクトル量に対す
るｒｉ４１３が頻繁に現われる。
この計算は上式の左辺と右辺の間に定義参照関係がある
ため、一般的にはベクトル処理を行なうことができない
。
ため、一般的にはベクトル処理を行なうことができない
。
したがって、従来この種の計算を行なう場合にはスカラ
命令により逐時処理を行なっていた。
命令により逐時処理を行なっていた。
に述した従来の情報処理装置では、前述したような間接
アドレスベクトル量に対する演算をスカラ命令で逐次処
理しているのでベクトル化による性能向上の妨げとなっ
ていた。
アドレスベクトル量に対する演算をスカラ命令で逐次処
理しているのでベクトル化による性能向上の妨げとなっ
ていた。
本発明の目的は、間接アドレスベクトル量に対する演算
をベクトル処理する情報処理装置を提供することである
。
をベクトル処理する情報処理装置を提供することである
。
本発明の情報処理装置は、
主記憶制御部内に、
ベクトルレジスタからの前記主記憶に対するアドレスを
一時保持する、少なくとも１つのエントリを有する第１
のバッファと。
一時保持する、少なくとも１つのエントリを有する第１
のバッファと。
ベクトルレジスタからのデータを保持する、少なくとも
１つのエントリを有する第２のバッファと、 第２のバッファからのデータを一方の被演算データとす
る演算器と、 第１のバッファからのアドレスで主記憶からデータを読
出し、演算器へ他方の被演算データとして送出し、一致
信号が入力すると、主記憶への書込みデータを演算器へ
他方の被演算データとして送出する読出制御部と、 演算器の演算結果を、続出制御部の読出しアドレスを書
込みアドレスとして主記憶に書込む書込制御部と、 主記憶への演算結果の書込みアドレスと読出制御部の次
の読出しアドレスとを比較し、−・致すると一致信号を
出力する比較器とを存する。
１つのエントリを有する第２のバッファと、 第２のバッファからのデータを一方の被演算データとす
る演算器と、 第１のバッファからのアドレスで主記憶からデータを読
出し、演算器へ他方の被演算データとして送出し、一致
信号が入力すると、主記憶への書込みデータを演算器へ
他方の被演算データとして送出する読出制御部と、 演算器の演算結果を、続出制御部の読出しアドレスを書
込みアドレスとして主記憶に書込む書込制御部と、 主記憶への演算結果の書込みアドレスと読出制御部の次
の読出しアドレスとを比較し、−・致すると一致信号を
出力する比較器とを存する。
間接アドレスにあたるデータＰ（１）に対するＡ（Ｐ（
１））はデータＰ（１）がベクトルレジスタから第１の
バッファに格納され読出制御部によりデータＰ （１）
をアドレスとして主記憶から読出され、−・方、被演算
データの−・方にあたるデータＢ（１）はベクトルレジ
スタから第２のバッファに格納される。そして両データ
Ａ （Ｐ （１））、 Ｂ （＋）に対して演算器にお
いてＡ （Ｐ （１））十Ｂ （１）の演算が行なわれ
る。読出制御部による主記憶からの読出しデータＡ（Ｐ
（１））の演算器への送出の際、比較器により、主記憶
への演算結果の書込みアドレスと読出制御部の次の読出
しアドレスが一致した場合、該演算結果を演算器へ送出
するので、直ちに次の演算を行なうことができる。
１））はデータＰ（１）がベクトルレジスタから第１の
バッファに格納され読出制御部によりデータＰ （１）
をアドレスとして主記憶から読出され、−・方、被演算
データの−・方にあたるデータＢ（１）はベクトルレジ
スタから第２のバッファに格納される。そして両データ
Ａ （Ｐ （１））、 Ｂ （＋）に対して演算器にお
いてＡ （Ｐ （１））十Ｂ （１）の演算が行なわれ
る。読出制御部による主記憶からの読出しデータＡ（Ｐ
（１））の演算器への送出の際、比較器により、主記憶
への演算結果の書込みアドレスと読出制御部の次の読出
しアドレスが一致した場合、該演算結果を演算器へ送出
するので、直ちに次の演算を行なうことができる。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の情報処理装置のブロック図
である。
である。
ベクトル処理部１はベクトルデータを保持するｎ個のベ
クトルレジスタ１１〜Ｉｎを含み、クロスバ２およびデ
ータライン１０１．１０２を通して、保持してるデータ
を後述する主記憶制御部３に転送する。主記憶制御部３
は主記憶４に対するアクセスを制御するＣ本実施例では
該主記憶制御部の従来の機能の説明は省略する）。バッ
ファ３１．３２は２５６エントリからなるバッファで、
それぞれデータライン１０１．１０２から送られてくる
ベクトルデータを一時保持する。読出制御部３３はバッ
ファ３１からのデータをデータライン３０１を通して受
け、該データを主記憶４に対するアドレスとしてアドレ
スライン３０２から１記＋！１４に送出する。該アドレ
スに対応する読出データはデータライン３０３を通して
続出制御部３３に読出されデータライン３０４によって
演算器３４に供給される。一方、バッファ３２に保持さ
れているデータは読出制御部３３からのデータが演算器
３４に供給されるタイミングに合わせてデータライン３
０５によって演算器３４に供給される。また、前述した
主記憶４に対する読出アドレスはアドレスライン３０６
を経由して書込制御部３５に供給され、これが該アドレ
スで読出されたデータに対応する演算結果の書込アドレ
スとして使用される。すなわち演算結果は被演算データ
のあったアドレスに格納されることになる。書込制御部
３５は演算器３４の演算結果をデータライン３１０から
受はデータライン３１１を通じて前記書込アドレスで指
定された主記憶４に書込む。比較器３６は書込制御部３
５および読出制御部３３から各々演算結果書込アドレス
および被演算データ読出アドレス（これは該演算結果の
次の要素に対応する被演算データのアドレス）をアドレ
スライン３０７．３０８から入力し、両者を比較する。
クトルレジスタ１１〜Ｉｎを含み、クロスバ２およびデ
ータライン１０１．１０２を通して、保持してるデータ
を後述する主記憶制御部３に転送する。主記憶制御部３
は主記憶４に対するアクセスを制御するＣ本実施例では
該主記憶制御部の従来の機能の説明は省略する）。バッ
ファ３１．３２は２５６エントリからなるバッファで、
それぞれデータライン１０１．１０２から送られてくる
ベクトルデータを一時保持する。読出制御部３３はバッ
ファ３１からのデータをデータライン３０１を通して受
け、該データを主記憶４に対するアドレスとしてアドレ
スライン３０２から１記＋！１４に送出する。該アドレ
スに対応する読出データはデータライン３０３を通して
続出制御部３３に読出されデータライン３０４によって
演算器３４に供給される。一方、バッファ３２に保持さ
れているデータは読出制御部３３からのデータが演算器
３４に供給されるタイミングに合わせてデータライン３
０５によって演算器３４に供給される。また、前述した
主記憶４に対する読出アドレスはアドレスライン３０６
を経由して書込制御部３５に供給され、これが該アドレ
スで読出されたデータに対応する演算結果の書込アドレ
スとして使用される。すなわち演算結果は被演算データ
のあったアドレスに格納されることになる。書込制御部
３５は演算器３４の演算結果をデータライン３１０から
受はデータライン３１１を通じて前記書込アドレスで指
定された主記憶４に書込む。比較器３６は書込制御部３
５および読出制御部３３から各々演算結果書込アドレス
および被演算データ読出アドレス（これは該演算結果の
次の要素に対応する被演算データのアドレス）をアドレ
スライン３０７．３０８から入力し、両者を比較する。
この比較結果は制御ライン３０９によって読出制御部３
３に伝えられ、次要素の被演算データの読出制御に使わ
れる。データライン３】２は演算結果を読出制御部３３
ヘバイパスするラインで、本来主記憶４からデータライ
ン３０３を通して読出す被演算データに代り前記演算結
果を次要素の被演算データとする場合に使用される。比
較器３６の比較結果が一致を示している場合は、先行す
る演算の演算結果を後続の演算で使用することを意味す
るため、データライン３１２から該演算結果を読出制御
部３３に取り込み、該データを次要素の被演算データと
してデータライン３０４を通して演算器３４へ送出する
。一方、一致を示していない場合は先行する演算結果の
格納と、後続の被演算データの読出しは無関係に実行で
きるので、書込指示と同時に読出しの起動をかける今、
Ａ （Ｐ（ｒ） ） ＝Ａ （Ｐ（１） ） ＋Ｂ（１
）の計算するものとし Ｐ（１） ＝１００．１１０．１１０．・・・ａ ｍ
＝ｂｏ、 ｂ１、 ｂ２． ＊＋＋およびＡ （１００
） ＝ ａｏ 、 Ａ （１１０） ＝ ａ ｒとしＰ
（１）がベクトルレジスタ１１． Ｂ（１）がベクト
ルレジスタ１２に格納されているものとする。
３に伝えられ、次要素の被演算データの読出制御に使わ
れる。データライン３】２は演算結果を読出制御部３３
ヘバイパスするラインで、本来主記憶４からデータライ
ン３０３を通して読出す被演算データに代り前記演算結
果を次要素の被演算データとする場合に使用される。比
較器３６の比較結果が一致を示している場合は、先行す
る演算の演算結果を後続の演算で使用することを意味す
るため、データライン３１２から該演算結果を読出制御
部３３に取り込み、該データを次要素の被演算データと
してデータライン３０４を通して演算器３４へ送出する
。一方、一致を示していない場合は先行する演算結果の
格納と、後続の被演算データの読出しは無関係に実行で
きるので、書込指示と同時に読出しの起動をかける今、
Ａ （Ｐ（ｒ） ） ＝Ａ （Ｐ（１） ） ＋Ｂ（１
）の計算するものとし Ｐ（１） ＝１００．１１０．１１０．・・・ａ ｍ
＝ｂｏ、 ｂ１、 ｂ２． ＊＋＋およびＡ （１００
） ＝ ａｏ 、 Ａ （１１０） ＝ ａ ｒとしＰ
（１）がベクトルレジスタ１１． Ｂ（１）がベクト
ルレジスタ１２に格納されているものとする。
まず、間接アドレスにあたるデータＰ （＋）および被
演算データの一方にあたるデータＢ （１）がそれぞれ
ベクトルレジスタ１１．１２から読出され、クロスバ２
で各々データライン１０１．１０２に送出され、バッフ
ァ３］、 ３２に格納される一方、第１番目の間接アド
レスデータＰ（０）＝１００がデータライン３０１を通
じて読出制御部３３に供給される。読出制御部３３は比
較器３６からの情報が不一致（最初は比較データがない
ため不一致となっている）であるため、間接アドレスＰ
（０）＝１００に対するデータＰ （１００） ＝ａ
ａを主記憶４から読出すと同時に該アドレスを書込制御
部３５に送出する。続出データＡ （１００） ＝ ａ
ｏはデータライン３０３．３０４を経由して演算器３
４に供給され、このタイミングに合わせて対応する被演
算データＢ（０）＝ｂ、も演算器３４に供給され、ここ
でａ。＋ｂ０の演算が実行される。演算結果ａｏ＋ｂｏ
はデータライン３１０゜３１１を経由して、先程読出制
御部３３から送られてきている間接アドレスＰ（０）＝
１００を書込アドレスとして主記憶４に書込まれる。こ
の書込動作と並行して続出制御部３３では、次の演算の
ための被演算データの読出しのため、先程と同様に間接
アドレスデータＰ（１） ＝１１０を受信し主記憶４に
読出起動をかけると同時に該アドレスをアドレスデータ
ライン３０７を通して比較器３６に送出する。
演算データの一方にあたるデータＢ （１）がそれぞれ
ベクトルレジスタ１１．１２から読出され、クロスバ２
で各々データライン１０１．１０２に送出され、バッフ
ァ３］、 ３２に格納される一方、第１番目の間接アド
レスデータＰ（０）＝１００がデータライン３０１を通
じて読出制御部３３に供給される。読出制御部３３は比
較器３６からの情報が不一致（最初は比較データがない
ため不一致となっている）であるため、間接アドレスＰ
（０）＝１００に対するデータＰ （１００） ＝ａ
ａを主記憶４から読出すと同時に該アドレスを書込制御
部３５に送出する。続出データＡ （１００） ＝ ａ
ｏはデータライン３０３．３０４を経由して演算器３
４に供給され、このタイミングに合わせて対応する被演
算データＢ（０）＝ｂ、も演算器３４に供給され、ここ
でａ。＋ｂ０の演算が実行される。演算結果ａｏ＋ｂｏ
はデータライン３１０゜３１１を経由して、先程読出制
御部３３から送られてきている間接アドレスＰ（０）＝
１００を書込アドレスとして主記憶４に書込まれる。こ
の書込動作と並行して続出制御部３３では、次の演算の
ための被演算データの読出しのため、先程と同様に間接
アドレスデータＰ（１） ＝１１０を受信し主記憶４に
読出起動をかけると同時に該アドレスをアドレスデータ
ライン３０７を通して比較器３６に送出する。
比較器３６は該アドレスと先行演算結果書込アドレスＰ
（０）＝１００とを比較し、該比較結果である不敗ｆ３
号を続出制御部３３へ送り返す。該不一致信号を受けた
読出制御部３：＋は、先程かけた読出起動に対する主記
憶４からのデータＡ （＋１０） ＝ ａ ｔを受け、
以下同様に演算、演算結果格納の動作を行なう。
（０）＝１００とを比較し、該比較結果である不敗ｆ３
号を続出制御部３３へ送り返す。該不一致信号を受けた
読出制御部３：＋は、先程かけた読出起動に対する主記
憶４からのデータＡ （＋１０） ＝ ａ ｔを受け、
以下同様に演算、演算結果格納の動作を行なう。
次に、第３の被演算データを読出す場合、同様に読出制
御部３３は読出アドレスＰ（２） ＝ｌＩＯを受信し主
記憶４に読出起動をかけると同時に比較器３６に該アド
レスを送出し、比較器３６は該アドレスと先行する演算
の演算結果書込アドレスＰ（１）＝１１０とを比較し、
一致を検出する。読出制御部３３は比較器３６からの一
致信号を受けると、を記憶４からの読出データを受信す
る代りにデータバイバスラインコ！２を通して先行演算
結果を受信し２次要素の演算動作を開始する。
御部３３は読出アドレスＰ（２） ＝ｌＩＯを受信し主
記憶４に読出起動をかけると同時に比較器３６に該アド
レスを送出し、比較器３６は該アドレスと先行する演算
の演算結果書込アドレスＰ（１）＝１１０とを比較し、
一致を検出する。読出制御部３３は比較器３６からの一
致信号を受けると、を記憶４からの読出データを受信す
る代りにデータバイバスラインコ！２を通して先行演算
結果を受信し２次要素の演算動作を開始する。
この動作により、演算結果ａ、＋ｂ、が−を記憶４へ書
込まれるのを待つことなしに、ｉ［ｌ）いデータを次演
算に使用することができる。
込まれるのを待つことなしに、ｉ［ｌ）いデータを次演
算に使用することができる。
なお、演算器３４は加算に必らず他の演算、例えば乗算
を行なうようにしてもよい。
を行なうようにしてもよい。
（発明の効果）
以上説明したように本発明は、Ａ（Ｐ（１））＝Ａ （
Ｐ（１） ） ＋Ｂ（１）のような間接アドレスベクト
ル量を含み、該データの間に定義／参照関係がある場合
に間接アドレスデータのぶつかりをチエツクしながらベ
クトル処理することにより、処理全体のベクトル化率を
向上させ、かつ先行演算結果の格納アドレスと次要素の
被演算データの読出アドレスがぶつかっている場合でも
データをバイパスすることにより、メモリのアクセス時
間を見かけＬ、見えないようにすることでより高速な処
理を可能にできるという効果がある。
Ｐ（１） ） ＋Ｂ（１）のような間接アドレスベクト
ル量を含み、該データの間に定義／参照関係がある場合
に間接アドレスデータのぶつかりをチエツクしながらベ
クトル処理することにより、処理全体のベクトル化率を
向上させ、かつ先行演算結果の格納アドレスと次要素の
被演算データの読出アドレスがぶつかっている場合でも
データをバイパスすることにより、メモリのアクセス時
間を見かけＬ、見えないようにすることでより高速な処
理を可能にできるという効果がある。
第１図は本発明の一実施例の情報処理装置を示すブロッ
ク図である。 １・・・ベクトル処理部、 １１〜Ｉ ｎ−ベクトルレジスタ、 ２・・・クロスバ、 ３・・・主記憶制御部、 ３１、３２−・バッファ、 ３３−・・読出制御部、 ３４・・・演算器、 ３５・・・書込制御部、 ３６−・・比較器、 ４・・・主記憶。
ク図である。 １・・・ベクトル処理部、 １１〜Ｉ ｎ−ベクトルレジスタ、 ２・・・クロスバ、 ３・・・主記憶制御部、 ３１、３２−・バッファ、 ３３−・・読出制御部、 ３４・・・演算器、 ３５・・・書込制御部、 ３６−・・比較器、 ４・・・主記憶。
Claims (1)
- 【特許請求の範囲】 １、主記憶と、該主記憶へのアクセスを制御する主記憶
制御部と、複数のベクトルレジスタから構成されるベク
トル処理部を含む情報処理装置において、 主記憶制御部内に、 ベクトルレジスタからの前記主記憶に対するアドレスを
一時保持する、少なくとも１つのエントリを有する第１
のバッファと、 ベクトルレジスタからのデータを保持する、少なくとも
１つのエントリを有する第２のバッファと、 第２のバッファからのデータを一方の被演算データとす
る演算器と、 第１のバッファからのアドレスで主記憶からデータを読
出し、演算器へ他方の被演算データとして送出し、一致
信号が入力すると、主記憶への書込みデータを演算器へ
他方の被演算データとして送出する読出制御部と、 演算器の演算結果を、読出制御部の読出しアドレスを書
込みアドレスとして主記憶に書込む書込制御部と、 主記憶への演算結果の書込みアドレスと読出制御部の次
の読出しアドレスとを比較し、一致すると一致信号を出
力する比較器とを有することを特徴とする情報処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6531790A JPH03263264A (ja) | 1990-03-14 | 1990-03-14 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6531790A JPH03263264A (ja) | 1990-03-14 | 1990-03-14 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03263264A true JPH03263264A (ja) | 1991-11-22 |
Family
ID=13283415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6531790A Pending JPH03263264A (ja) | 1990-03-14 | 1990-03-14 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03263264A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62285180A (ja) * | 1986-06-04 | 1987-12-11 | Hitachi Ltd | ベクトルプロセツサ |
-
1990
- 1990-03-14 JP JP6531790A patent/JPH03263264A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62285180A (ja) * | 1986-06-04 | 1987-12-11 | Hitachi Ltd | ベクトルプロセツサ |
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