JPH07109588B2 - マイクロプロセッサ装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は一般的にマイクロプロセッサ装置内の命令アド
レスを発生するためのマイクロプロセッサ装置に関し、
さらに詳述すると条件分岐命令時にマイクロプロセッサ
装置内の命令アドレスを高速に発生するためのマイクロ
プロセッサ装置に関する。

従来の技術 分岐命令時、命令アドレスを発生するための最も直接的
な装置を第７図に示す。

フラグ生成手段である演算器４はキャリーフラグ，ゼロ
フラグ，ネガティブフラグ，オーバーフローフラグの４
つのフラグから成るフラグ14を生成し、状態レジスタ２
に出力している。状態レジスタ２はフラグ更新判定回路
１より出力されるフラグ更新判定信号11により制御さ
れ、フラグを更新する演算命令実行時に前記フラグ14の
内容を格納する。分岐条件成立判定回路３は状態レジス
タ２の出力するフラグ12と命令10の分岐条件フィールド
10aの内容である分岐条件15により分岐条件の成立／不
成立の判定を行ない、その結果を分岐条件成立通知信号
13でアドレス選択回路５に出力し、アドレス選択回路５
において、分岐先アドレス16、次命令アドレス17の選択
を行い、次実行命令アドレス20を出力していた。

他に知られている命令アドレスを発生するための装置と
して第９図に示すように、条件分岐命令直前の命令がフ
ラグの更新を行う場合には、演算器４から出力されるフ
ラグ14により、また条件分岐命令直前の命令がフラグの
更新を行わない場合は、最後に実行されたフラグの更新
を行う演算命令の結果を反映したフラグを格納している
状態レジスタ２から出力されるフラグ12により、分岐条
件の成立／不正立の判定を行ないこの結果により命令ア
ドレス決定するものがある。フラグ更新判定回路１にお
いて、フラグが更新されるか否かの判定を行い、フラグ
更新判定回路１から出力されるフラグ更新判定信号11に
よってフラグ選択回路７は、状態レジスタ２から出力さ
れるフラグ12と演算器４から出力されるフラグ14のいず
れかを選択し、分岐条件成立判定回路３に出力する。分
岐条件成立判定回路３は前記選択されたフラグと命令10
中に記述された分岐条件フィールド10aの内容である分
岐条件15を入力とし、分岐条件の成立／不成立の判定を
行ない、その結果を分岐条件成立通知信号13でアドレス
選択回路５に通知し、アドレス選択回路５において、分
岐先アドレス16、次命令アドレス17の選択を行い、次実
行命令アドレス20を出力している。

発明が解決しようとする課題 第７図に示した従来の構成では、例えば演算命令／条件
分岐命令／遅延命令／分岐先の命令の順序でプログラム
が実行されるとき、第８図に示すように命令読み出し／
命令解読／実行／実行結果格納の４段から成るパイプラ
イン処理の中で、条件分岐命令直前の演算命令がADDcc
のごとくフラグの更新をする場合、前記演算命令の演算
結果を反映したフラグ14は前記状態レジスタ２に前記演
算命令の演算結果格納ステージで書き込まれるため条件
分岐命令の分岐条件成立判定時（条件分岐命令の命令解
読ステージ）に分岐条件成立の判定を行なうための前記
フラグ14は前記状態レジスタ２に格納されていない。こ
の結果、条件分岐命令の前記命令解読ステージの実行は
前記フラグの更新をする演算命令の演算結果格納ステー
ジの実行まで１マシンサイクル待たされ、条件分岐命令
の実行に計２マシンサイクルを要する。これはレジスタ
インターロックと呼ばれパイプラインに乱れが発生する
ことから性能低下の要因となっている。

また第９図で示した従来の構成では次実行命令アドレス
20の出力までの律速経路は、演算器４において演算結果
を反映したフラグ14を生成し、フラグ14により分岐条件
の成立／不成立を判定し、分岐条件成立通知信号13によ
って分岐アドレス16、次命令アドレス17の選択を行い、
次実行命令アドレス20を出力する経路である。また、従
来のマイクロプロセッサ装置では、状態レジスタ２から
出力されるフラグ12と演算器４から出力されるフラグ14
をフラグ選択回路７で選択する必要があるため、前記律
速経路にフラグ選択回路７が直列に接続されることによ
り、分岐条件成立通知信号13の生成が遅れ、分岐先アド
レス16、次命令アドレス17の選択を高速に行うことが困
難であるという問題があった。

また上述の従来構成では分岐条件成立判定回路は一つで
あることから回路的には簡単であるが、フラグの生成及
び分岐条件成立判定の高速化を実現するのは困難であっ
た。分岐条件成立判定の律速段階としては、分岐条件が
greater,greater or equal,less or equal,lessの場合
が挙げられる。この場合、他の条件判定がnot（論理否
定）、or（論理和）等、１段のゲート処理で行えるのに
対し、ネガティブフラグとオーバーフローフラグの排他
的論理和を生成することから処理段数が多く、これを用
いて分岐条件の成立，不成立の判定を行うため、分岐条
件成立通知信号13の生成が遅れ、分岐先アドレス16、次
命令アドレス17の選択を高速に行うことが困難であると
いう問題があった。

本発明は、上述の問題点に鑑みてなされたもので、高速
な次実行命令アドレスの出力を行えるマイクロプロセッ
サ装置を提供することを目的としている。

課題を解決するための手段 本発明は上述の課題を解決するため、フラグ更新判定信
号を出力するフラグ更新判定回路と、前記フラグ更新判
定信号と演算器から出力されるフラグを入力とする状態
レジスタと、前記フラグ更新判定信号と前記状態レジス
タから出力されるフラグと分岐先アドレスと次命令アド
レスとを入力とする第一のアドレス出力部と、前記第一
のアドレス選択部から出力される第一のアドレス候補と
第二のアドレス候補の２つのアドレスと前記演算器から
出力されるフラグを入力とし次実行命令アドレスとして
前記分岐先アドレスまたは前記次命令アドレスを出力す
る第二のアドレス出力部とを備えたマイクロプロセッサ
装置である。

作用 本発明は上述の構成により、状態レジスタから出力され
るフラグと演算器から出力されるフラグをフラグ更新判
定信号によって選択するフラグ選択回路が不必要とな
り、演算器から出力されるフラグが直接、第二のアドレ
ス出力部に入力されるため、高速な次実行命令アドレス
の出力を行うことが可能となる。

実施例 （実施例１） 全図面を通じて同一の機能を有するものは同一符号で表
している。第１図は本発明の第１の実施例におけるマイ
クロプロセッサ装置の分岐条件成立判定を示す概略ブロ
ック図である。第１図において、１はフラグ更新判定回
路であって、フラグ更新判定信号11を出力する。２は状
態レジスタであって、32bitの語長をとりフラグ用に4bi
tを充てている。状態レジスタ２はフラグ更新判定信号1
1と演算器４から出力されるフラグ14を入力とし、状態
レジスタ２に格納されているフラグ12を出力する。3aは
第一の分岐条件成立判定回路であって前記状態レジスタ
２に格納されているフラグ12と32bitから成る固定長の
命令10中、4bitを占める分岐条件フィールド10aの内容
である分岐条件15を入力とし、状態レジスタフラグ側の
分岐条件成立通知信号13aを出力する。４は演算器であ
って、演算結果を反映したフラグ14を出力する。3bは第
二の分岐条件成立判定回路であって、演算結果を反映し
たフラグ14と分岐条件15を入力とし、演算器フラグ側の
分岐条件成立通知信号13bを出力する。5aは第一のアド
レス選択回路であって、フラグ更新判定信号11、分岐条
件成立通知信号13a、分岐先アドレス16、次命令アドレ
ス17を入力とし、第一のアドレス候補18、第二のアドレ
ス候補19を出力する。5bは第二のアドレス選択回路であ
って、分岐条件成立通知信号13b、第一のアドレス候補1
8、第二のアドレス候補19を入力とし、次実行命令アド
レス20を出力とする。第一のアドレス出力部6aは前記第
一の分岐条件成立判定回路3aと前記第一のアドレス選択
回路5aから成っている。また、第二のアドレス出力部6b
は前記第二の分岐条件成立判定回路3bと前記第二のアド
レス選択回路5bから成っている。

まず４段パイプライン構成をとるマイクロプロセッサの
各ステージについて説明する。４段パイプラインは命令
読み出し／命令解読／実行／実行結果格納のステージか
ら成る。各ステージは１マシンサイクルを基本として実
行される。その動作を第２図に示す。

命令読み出し：命令アドレスをキャッシュメモリまたは
外部メモリに出力し、命令の読み出しを要求する。

命令解読：命令を命令レジスタに格納し、格納された命
令を解読して被制御ブロックに制御信号を送る。条件分
岐命令においては分岐先の命令（条件分岐命令／遅延命
令に続いて実行される命令）アドレスはこのステージで
決定される。

実行：演算器で演算を行う。

演算結果格納：演算器の演算結果をレジスタへ書き込
む。

これから分かるように演算命令に引き続いて条件分岐命
令が実行されるとき、次実行命令アドレス20の決定は演
算命令の実行ステージ（条件分岐命令の命令解読ステー
ジ）で行われる。

次に本発明のマイクロプロセッサ装置におけるアドレス
選択の動作について説明する。フラグ更新判定回路１は
実行ステージで現在実行されている命令がフラグを更新
するか否かを判定し、フラグ更新判定信号11によって通
知する。フラグ更新判定信号11により実行ステージで現
在実行されている命令がフラグを更新しないと判定され
た、つまりADDのごとく条件分岐命令の直前の命令がフ
ラグを更新しない場合、第二の分岐条件成立判定回路3b
から出力される分岐条件成立通知信号13bの値は無効で
あり第一の分岐条件成立判定回路3aから出力される分岐
条件成立通知信号13aの値のみで次実行命令アドレス20
は決定できる。この時、 （１）第一の分岐条件成立判定回路3aから出力される分
岐条件成立通知信号13aが不成立の場合、第一のアドレ
ス選択回路5aでは第一のアドレス候補18、第二のアドレ
ス候補19として次命令アドレス17がそれぞれに出力され
る。第二のアドレス選択回路5bは第二の分岐条件成立判
定回路3bから出力される分岐条件成立通知信号13bによ
り第一のアドレス選択回路5aの出力した第一のアドレス
候補18、第二のアドレス候補19のいずれかを選択し、次
実行命令アドレス20として出力する。第二のアドレス選
択回路5bは分岐条件成立通知信号13bが成立であればア
ドレス候補18を、分岐条件成立通知信号13bが不成立で
あれば第二のアドレス候補19を選択し、次実行命令アド
レス20として出力する。結果として分岐条件成立通知信
号13bの値にかかわらず次命令アドレス17が次実行命令
アドレス20として出力される。

（２）分岐条件成立通知信号13aが成立の場合、第一の
アドレス候補18、第二のアドレス候補19として分岐先ア
ドレス16がそれぞれ出力され、第二のアドレス選択回路
5bは第二の分岐条件成立判定回路3bから出力される分岐
条件成立通知信号13bにより第一のアドレス選択回路5a
の出力した第一のアドレス候補18、第二のアドレス候補
19のいずれかを選択し、次実行命令アドレス20として出
力する。（１）の場合と同様分岐条件成立通知信号13b
の値にかかわらず分岐先アドレス16が次実行命令アドレ
ス20として出力される。

フラグ更新判定信号11によって実行ステージで現在実行
されている命令がフラグを更新する演算命令であると判
定された、つまりADDccのごとく条件分岐命令の直前の
命令がフラグの更新をする場合には、分岐条件成立通知
信号13aは無効であり分岐条件成立通知信号13aによら
ず、第一のアドレス候補18には分岐先アドレス16が、第
二のアドレス候補19には次命令アドレス17が出力され
る。ここで （３）分岐条件成立通知信号13bが不成立の場合、第二
のアドレス選択回路5bは第二のアドレス候補19を選択
し、次実行命令アドレス20として次命令アドレス17を出
力する。また （４）分岐条件成立通知信号13bが成立の場合、第二の
アドレス選択回路5bは第一のアドレス候補18を選択し、
次実行命令アドレス20として分岐先アドレス16を出力す
る。上で述べたアドレス選択回路の動作をまとめると第
３図のようになる。

第３図からわかるように （ｉ）条件分岐命令の直前の命令がフラグを更新しない
演算命令である場合は、第一の分岐条件成立判定回路3a
から出力される分岐条件成立通知信号13aの値のみで決
定でき、 （ii）条件分岐命令の直前の命令がフラグを更新する演
算命令である場合は、第一次のアドレス候補18には分岐
先アドレス16が、第二次のアドレス候補19には次命令ア
ドレス17が選択され第二の分岐条件成立判定回路3bから
出力される分岐条件成立通知信号13bの値により次実行
命令アドレス20は決定できる。すなわち第８図で示した
条件分岐命令時のレジスタインタロックは回避でき、第
９図に示したような律速径路中の演算器４から出力され
るフラグ14と状態レジスタ２から出力されるフラグ12を
選択するフラグ選択回路７が不必要となり、極めて高速
にアドレス発生を行なうことができる。また次実行命令
アドレス20として分岐先アドレス16、次命令アドレス17
以外に例外処理アドレス、リセット時のアドレス等を用
いる場合であっても第一のアドレス選択回路5aに入力す
ることが可能であり、第一のアドレス選択回路5aのアド
レス選択の論理が複雑となるが、律速径路ではないため
の次実行命令アドレス20の生成速度には影響することは
ない。

（実施例２） 第４図は、本発明の第２の実施例におけるマイクロプロ
セッサ装置の分岐条件成立判定に関する概略ブロック図
である。第４図において１はフラグ更新判定回路であっ
て、フラグ更新判定信号11を出力する。２は状態レジス
タであって、キャリーフラグ25、ゼロフラグ26、ネガテ
ィブフラグ27、オーバーフローフラグ28と前記フラグ更
新信号11を入力とし、状態レジスタ２に格納されている
フラグであるキャリーフラグ21、ゼロフラグ22、ネガテ
ィブフラグ23、オーバーフローフラグ24を出力する。3a
は第一の分岐条件成立判定回路であっで前記キャリーフ
ラグ21、前記ゼロフラグ22、前記ネガティブフラグ23、
前記オーバーフローフラグ24、分岐条件15を入力とし、
状態レジスタ側フラグ分岐条件成立通知信号13aを出力
する。４は演算器であって、入力データ31、32を入力と
し、演算結果30と前記演算結果を反映したフラグである
キャリーフラグ25、ゼロフラグ26、ネガティブフラグ2
7、オーバーフローフラグ28、Ｘフラグ（ネガティブフ
ラグ27とホーバーフローフラグ28の排他的論理和と論理
的に同じもの）29を出力する。3bは第二の分岐条件成立
判定回路であって、前記キャリーフラグ25、ゼロフラグ
26、ネガティブフラグ27、オーバーフローフラグ28と、
Ｘフラグ29、分岐条件15を入力とし、演算器側フラグ分
岐条件成立通知信号13bを出力する。5aは第一のアドレ
ス選択回路であって、フラグ更新判定信号11、分岐条件
成立通知信号13a,分岐先アドレス16、次命令アドレス17
を入力とし、第一のアドレス候補18、第一のアドレス候
補19を出力する。5bは第二のアドレス選択回路であっ
て、分岐条件成立通知信号13b、第一のアドレス候補1
8、第二のアドレス候補19を入力とし、次実行命令アド
レス20を出力とする。

アドレス選択の動作は、フラグ更新信号11、分岐条件成
立通知信号13a、13bを使って第１の実施例と同様の動作
をする。フラグ生成及び分岐条件成立判定手段として、
演算器４はキャリーフラグ25、ゼロフラグ26a、ネガテ
ィブフラグ26b、オーバーフローフラグ28の４つのフラ
グと、Ｘフラグ29を出力する。

Ｘフラグ29は、入力データ31、32の各々の最上位ビット
と、入力データ31、32の演算結果30の最上位ビットを入
力とし、加算時には被加数である入力データ31、加数で
ある入力データ32の各々の最上位ビットのどちらかが
１、かつ演算結果30の最上位ビットが１の場合か、また
は入力データ31、32の最上位ビットの双方が１で、かつ
演算結果30の最上位ビット０（零）の場合に成立する。

また減算時には、被減数である入力データ31の最上位ビ
ットが１、かつ減数である入力データ32の最上位ビット
が０（零）で、かつ演算結果30の最上位ビットが１の場
合か、または入力データ31の最上位ビットが１、かつ入
力データ32の最上位ビットが０（零）、かつ演算結果30
の最上位ビットが０（零）の場合に成立する。

Ｘフラグ29の生成は、２つの入力データ31、32の各々の
最上位ビットをa,b、演算結果30の最上位ビットをｒと
した時、 加算時 Ｘ＝（ａ＋ｂ）・ｒ＋ａ・ｂ・ 減算時 Ｘ＝（ａ＋）・ｒ＋ａ・・ の論理式を満足する回路で実現できる。これから分かる
ようにフラグＸは他のフラグと同様の処理時間で生成で
きる。但し、＋：論理和、・：論理積、−：論理否定で
あり、また 加算時の場合、a:被加数、b:加数 減算時の場合、a:被減数、b:減数 とする。

第５図に分岐の条件とそれに対応した４つのフラグによ
る分岐条件に対する分岐条件成立式を示す。表において
C:キャリーフラグ、Z:ゼロフラグ、N:ネガティブフラ
グ、V:オーバーフローフラグ、X:Xフラグ、xor:排他的
論理和、or:論理和、not:論理否定である。

第二の分岐条件成立判定回路3bはキャリーフラグ25、ゼ
ロフラグ26、ネガティブフラグ27、オーバーフローフラ
グ28とＸフラグ29を入力し、分岐条件成立通知信号13b
を出力する。このＸフラグ29を前記演算器４で他のフラ
グと並列に生成することにより、律速事象である分岐条
件がgreater,less or equal,greater or equal,lessの
場合に第二の分岐条件成立判定回路3bの律速経路からネ
ガティブフラグとオーバーフローフラグの排他的論理和
をとる論理処理を除くことができ、高速に分岐条件成立
通知信号13bを生成することができる。

第６図は、本発明の第２の実施例におけるマイクロプロ
セッサ装置の演算器のフラグ生成手段に関するブロック
図である。第３図において4aは28bitの２段CLA（キャリ
ー先見方式）からなる下位桁側演算器であって、下位桁
側入力データ31a、下位桁側入力データ32aを入力し下位
桁側演算結果30a、下位桁側演算器からのキャリー41を
出力する。4bは4bitの上位桁側演算器であって上位桁側
入力データ31b、上位桁側入力データ32bを入力とし、下
位桁側からのキャリーが０（零）であるとして算術演算
を行い演算結果出力44、キャリー42を出力する。4cは4b
itの上位桁側演算器であって上位桁側入力データ31b、
上位桁側入力データ32bを入力とし、前記下位桁側から
のキャリーが１であるとして算術演算を行い演算結果出
力45、キャリー43を出力する。８はフラグ生成回路であ
って上位桁側入力データ31bの最上位ビット、上位桁側
入力データ32bの最上位ビット、上位桁側演算器4bの出
力44、上位桁側演算器4cの出力45、下位桁側演算結果30
a、上位桁側演算器4bからのキャリー42、上位桁側演算
器4cからのキャリー43を入力として前記１対の上位桁側
演算器4b,4cそれぞれに対するフラグC,Z,N,VとＸフラグ
を出力する。９はセレクタ群であって前記下位桁側演算
器4aからのキャリー41を入力し、キャリー41の値でフラ
グ生成回路８から出力される前記１対の上位桁側演算器
4b,4cそれぞれの演算結果を反映したフラグを選択しC:
キャリーフラグ25、Z:ゼロフラグ26、N:ネガティブフラ
グ27、V:オーバーフローフラグ28、X:Xフラグ29を出力
する。3bは第二の分岐条件成立判定回路であって、セレ
クタ９から出力されるC:キャリーフラグ25、Z:ゼロフラ
グ26、N:ネガティブフラグ27、V:オーバーフローフラグ
28、X:Xフラグ29と分岐条件15とを入力とし分岐条件成
立判定通知信号13bを出力する。上位桁側入力データ31
b、32bに対する上位桁側演算結果44、上位桁側演算結果
45がそれぞれ出力される。前記フラグ生成回路８は、上
位桁側演算結果44を反映した５つのフラグと上位桁側演
算結果45を反映した５つのフラグとをそれぞれ生成す
る。

Ｘフラグ生成の論理は第２の実施例と同様である。

加算時 Ｘ＝（ａ＋ｂ）・ｒ＋ａ・ｂ・ 減算時 Ｘ＝（ａ＋）・ｒ＋ａ・・ 第５のフラグＸは上位桁側演算器出力44の最上位ビット
ｒと上位桁側演算器出力45の最上位ビットｒを用いてそ
れぞれ生成され前記セレクタ群９に出力される。前記セ
レクタ群９は下位桁側演算器4aからのキャリー41により
前記入力された１対の５つのフラグを選択して出力す
る。下位桁側演算器からのキャリー41が０（零）のとき
上位桁側演算器4bの出力を反映したフラグを選択しキャ
リー41が１のときは上位桁側演算器4cの出力を反映した
フラグを選択しキャリーフラグ25、ゼロフラグ26、ネガ
ティブフラグ27、オーバーフローフラグ28、Ｘフラグ29
として出力する。前記セレクタ群９より出力された５つ
のフラグは第二の分岐条件成立判定回路に入力され条件
分岐の成立／不成立の判定を行い分岐条件成立判定通知
信号13bにて通知する。このようにキャリーフラグ25、
ゼロフラグ26、ネガティブフラグ27、オーバーフローフ
ラグ28、Ｘフラグ29を高速に生成することができる。

発明の効果 以上の説明から明らかなように、本発明によれば、状態
レジスタから出力されるフラグと演算器から出力される
フラグをフラグ更新判定信号によって選択するフラグ選
択回路が不必要となり、演算器から出力されるフラグが
直接、第二のアドレス出力部に入力するため、高速な次
実行命令アドレスの出力を行える。

【図面の簡単な説明】 第１図は本発明の第１の実施例におけるマイクロプロセ
ッサ装置の分岐条件成立判定を示す概略ブロック図、第
２図は本発明のマイクロプロセッサ装置の条件分岐命令
時のタイミング図、第３図はアドレス選択回路のオペレ
ーションを示す説明図、第４図は本発明の第２の実施例
におけるマイクロプロセッサ装置の分岐条件成立判定を
示す概略ブロック図、第５図は分岐条件とそれに対応し
た４つのフラグによる分岐条件に対する分岐条件成立式
を示す図、第６図は本発明の第２の実施例におけるマイ
クロプロセッサ装置の演算器のフラグ生成手段に関する
ブロック図、第７図は従来のマイクロプロセッサ装置の
分岐命令処理部を示す概略ブロック図、第８図は第７図
の従来のマイクロプロセッサ装置の条件分岐命令時のタ
イミング図、第９図は従来のマイクロプロセッサ装置の
分岐命令処理部を示す概略ブロック図である。 １……フラグ更新判定回路、２……状態レジスタ、3a…
…第一の分岐条件成立判定回路、3b……第二の分岐条件
成立判定回路、４……演算器、5a……第一のアドレス選
択回路、5b……第二のアドレス選択回路。6a……第一の
アドレス出力部、6b……第二のアドレス出力部、10……
命令。

Claims (6)

【特許請求の範囲】
1. 【請求項１】フラグ更新判定信号を出力するフラグ更新
   判定回路と、前記フラグ更新判定信号と演算器から出力
   されるフラグを入力とする状態レジスタと、前記フラグ
   更新判定信号と前記状態レジスタから出力されるフラグ
   と分岐命令の分岐条件フィールドと分岐先アドレスと次
   命令アドレスとを入力とする第一のアドレス出力部と、
   前記第一のアドレス出力部から出力される第一のアドレ
   ス候補と第二のアドレス候補の２つのアドレスと前記演
   算器から出力されるフラグと前記分岐命令の分岐条件フ
   ィールドを入力とし次実行命令アドレスとして前記分岐
   先アドレスまたは前記次命令アドレスを出力する第二の
   アドレス出力部とを備えたマイクロプロセッサ装置。
2. 【請求項２】前記第一のアドレス出力部が状態レジスタ
   から出力されるフラグを入力とする第一の分岐条件成立
   判定回路と、分岐先アドレスと次命令アドレスとを入力
   とし、前記第一の分岐条件成立判定回路から出力される
   分岐条件成立通知信号とフラグ更新判定回路から出力さ
   れるフラグ更新信号によって第一のアドレス候補と第二
   のアドレス候補の２つのアドレスを出力する第一のアド
   レス選択回路からなる特許請求の範囲第１項記載のマイ
   クロプロセッサ装置。
3. 【請求項３】前記第二のアドレス出力部が演算器から出
   力されるフラグを入力とする第二の分岐条件成立判定回
   路と、前記第一アドレス選択回路から出力される第一の
   アドレス候補と第二のアドレス候補の２つのアドレスを
   入力とし、前記第二の分岐条件成立判定回路から出力さ
   れる分岐条件成立通知信号によって次実行命令アドレス
   として前記分岐先アドレスまたは前記次命令アドレスを
   出力する第二のアドレス選択回路からなる特許請求の範
   囲第１項記載のマイクロプロセッサ装置。
4. 【請求項４】前記第一のアドレス出力部として前記フラ
   グ更新判定回路から出力されるフラグ更新判定信号がア
   サートされた場合、前記分岐先アドレスを前記第一のア
   ドレス候補とし前記次命令アドレスを前記第二のアドレ
   ス候補として出力し、前記フラグ更新判定信号がネゲー
   トされかつ前記第一の分岐条件成立判定回路から出力さ
   れる分岐条件成立通知信号が成立である場合、前記第一
   のアドレス候補と前記第二のアドレス候補として前記分
   岐先アドレスを出力し、前記フラグ更新信号がネゲート
   され前記分岐条件成立通知信号が不成立である場合、前
   記第一のアドレス候補と前記第二のアドレス候補として
   前記次命令アドレスを出力する特許請求の範囲第２項記
   載のマイクロプロセッサ装置。
5. 【請求項５】前記演算器のフラグ生成の手段は、キャリ
   ーフラグ、ゼロフラグ、ネガティブフラグ、オーバフロ
   ーフラグ及び、前記演算器の２つの入力データのそれぞ
   れの最上位ビットと演算結果の最上位ビットの値を使っ
   て前記ネガティブフラグと前記オーバーフローフラグの
   排他的論理和と同じ論理を持つフラグを並列に生成し、
   前記５つのフラグを前記第二の分岐条件成立回路に入力
   とすることを特徴とする特許請求の範囲第１項記載のマ
   イクロプロセッサ装置。
6. 【請求項６】１つの下位桁側演算器と第一の上位桁側演
   算器と第二の上位桁側演算器とから成る１対の上位桁側
   演算器を有するキャリー選択型演算器のフラグ生成手段
   において、演算器への２つの入力データの最上位ビット
   と１対の上位桁側演算器のそれぞれの演算結果の最上位
   ビットの値を使ってキャリーフラグ、ゼロフラグ、ネガ
   ティブフラグ、オーバーフローフラグ及び、前記ネガテ
   ィブフラグと前記オーバーフローフラグの排他的論理和
   と同じ論理を持つフラグの５つのフラグを前記１対の上
   位桁側演算器それぞれの出力について生成し出力するフ
   ラグ生成回路と、前記フラグ生成回路より出力された１
   対のフラグと前記下位桁側演算器からのキャリーを入力
   とし、キャリーフラグ、ゼロフラグ、ネガティブフラ
   グ、オーバーフローフラグ及び、前記ネガティブフラグ
   と前記オーバーフローフラグの排他的論理和と同じ論理
   を持つフラグの５つのフラグを出力するセレクタ群とを
   備え、このセレクタ群より出力された前記５つのフラグ
   は第二の分岐条件成立回路に入力されることを特徴とす
   る特許請求の範囲第１項記載のマイクロプロセッサ装
   置。