JPH0333930A - マイクロプロセッサ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は一般的にマイクロプロセッサ装置内の命令アド
レスを発生するためのマイクロプロセッサ装置に関し　
さらに詳述すると条件分岐命令時にマイクロプロセッサ
装置内の命令アドレスを高速に発生するためのマイクロ
プロセッサ装置に関すん 従来の技術 分岐命令隊　命令アドレスを発生するための最も直接的
な装置を第７図に示す。

フラグ生成手段である演算器４はキャリーフラグ　ゼロ
フラグ　ネガティブプラス　オーバーフローフラグの４
つのフラグから成るフラグ１４を生成シ　　状態レジス
タ２に出力していも　状態レジスタ２はフラグ更新判定
回路１より出力されるフラグ更新判定信号１１により制
御され　フラグを更新する演算命令実行時に前記フラグ
１４の内容を格納すも　分岐条件成立判定回路３は状態
レジスタ２の出力するフラグ１２と命令１０の分岐条件
フィールドｌＯａの内容である分岐条件１５により分岐
条件の成立／不成立の判定を行な八　その結果を分岐条
件成立通知信号１３でアドレス選択回路５に出力し　ア
ドレス選択回路５において、分岐先アドレス１６．次命
令アドレス１７の選択を行〜＼　次実行命令アドレス２
０を出力していｔも 他に知られている命令アドレスを発生するための装置と
して第９図に示すように　条件分岐命令直前の命令がフ
ラグの更新を行う場合に１上　演算器４から出力される
フラグ１４により、また条件分岐命令直前の命令がフラ
グの更新を行わない場合ＬＬ　　最後に実行されたフラ
グの更新を行う演算命令の結果を反映したフラグを格納
している状態レジスタ２から出力されるフラグ１２によ
り、分岐条件の成立／不正立の判定を行ないこの結果に
より命令アドレス決定するものかあも　フラグ更新判定
回路ｌにおいて、フラグが更新されるか否かの判定を行
し＼　フラグ更新判定回路ｌから出力されるフラグ更新
判定信号１１によってフラグ選択回路７（友　状態レジ
スタ２から出力されるフラグ１２と演算器４から出力−
されるフラグ１４のいずれかを選択し　分岐条件成立判
定回路３に出力すも　分岐条件成立判定回路３は前記選
択されたフラグと命令１０中に記述された分岐条件フィ
ールド１０ａの内容である分岐条件１５を人力とし　分
岐条件の成立／不成立の判定を行なへ　その結果を分岐
条件成立通知信号１３でアドレス選択回路５に通知しア
ドレス選択回路５において、分岐先アドレス１６゜次命
令アドレス１７の選択を行し＼　次実行命令アドレス２
０を出力していも 発明が解決しようとする課題 第７図に示した従来の構成で（よ　例えば演算命令／条
件分岐命令／遅延命令／分岐先の命令の順序でプログラ
ムが実行されるとき、第８図に示すように命令読み出し
／命令解読／実行／実行結果格納の４段から成るパイプ
ライン処理の中型　条件分岐命令直前の演算命令がＡＤ
Ｄｃｃのごとくフラグの更新をする場合、前記演算命令
の演算結果を反映したフラグ１４は前記状態レジスタ２
に前記演算命令の演算結果格納ステージで書き込まれる
ため条件分岐命令の分岐条件成立判定時（条件分岐命令
の命令解読ステージ）に分岐条件成立の判定を行なうた
めの前記フラグ１４は前記状態レジスタ２に格納されて
いな鶏　この結電　条件分岐命令の前記命令解読ステー
ジの実行は前記フラグの更新をする演算命令の演算結果
格納ステージの実行までｌマシンサイクル待たされ　条
件分岐命令の実行に計２マシンサイクルを要すも　これ
はレジスタインターロックと呼ばれパイプラインに乱れ
が発生することから性能低下の要因となっている。

また第９図で示した従来の構成では次実行命令アドレス
２０の出力までの律速経路＆よ　演算器４において演算
結果を反映したフラグ１４を生成し　フラグ１４により
分岐条件の成立／不成立を判定し分岐条件成立通知信号
１３によって分岐アドレス１Ｂ。

次命令アドレス１７の選択を６八　次実行命令アドレス
２０を出力する経路であも　また　従来のマイクロプロ
セッサ装置で（上　状態レジスタ２から出力されるフラ
グ１２と演算器４から出力されるフラグ１４をフラグ選
択回路７で選択する必要があるたべ　前記律速経路にフ
ラグ選択回路７が直列に接続されることにより、分岐条
件成立通知信号１３の生成が遅れ　分岐先アドレスｌａ
、次命令アドレス１７の選択を高速に行うことが困難で
あるという問題があった また上述の従来構成では分岐条件成立判定回路は一つで
あることから回路的には簡単である戟フラグの生成及び
分岐条件成立判定の高速化を実現するのは困難であつｆ
、　　分岐条件成立判定の律速段階として、分岐条件が
ｇｒｅａｔｅｒ、ｇｒｅａｔｅｒ　ｏｒ　ｅｑｕａｌ、
　１ｅｓｓ　ｏｒ　ｅｑｕａｌ、　１ｅｓｓの場合が挙
げられもこの場合、他の条件判定がｎｏｔ　　（論理否
定）、ｏｒ（論理和）颯　１段のゲート処理で行えるの
に対し　ネガティブフラグとオーバーフローフラグの排
他的論理和を生成することから処理段数が多く、これを
用いて分岐条件の戒Ｌ　不成立の判定を行うたべ　分岐
条件成立通知信号１３の生成が遅れ分岐先アドレス１代
　次命令アドレス１７の選択を高速に行うことが困難で
あるという問題があっ１゜本発明は　上述の問題点に鑑
みてなされたもので、高速な次実行命令アドレスの出力
を行えるマイクロプロセッサ装置を提供することを目的
としていも 課題を解決するための手段 本発明は上述の課題を解決するた玖　フラグ更新判定信
号を出力するフラグ更新判定回路と、前記フラグ更新判
定信号と演算器から出力されるフラグを入力とする状態
レジスタと、前記フラグ更新判定信号と前記状態レジス
タから出力されるフラグと分岐先アドレスと次命令アド
レスとを入力とする第一のアドレス出力部と、前記第一
のアドレス選択部から出力される第一のアドレス候補と
第二のアドレス候補の２つのアドレスと前記演算器から
出力されるフラグを入力とし次実行命令アドレスとして
前記分岐先アドレスまたは前記次命令アドレスを出力す
る第二のアドレス出力部とを備えたマイクロプロセッサ
装置であも 作用 本発明は上述の構成により、状態レジスタから出力され
るフラグと演算器から出力されるフラグをフラグ更新判
定信号によって選択するフラグ選択回路が不必要となり
、演算器から出力されるフラグが直（魚　第二のアドレ
ス出力部に入力されるたべ　高速な次実行命令アドレス
の出力を行うことが可能となん 実施例 （実施例１） 全図面を通じて同一の機能を有するものは同一符号で表
していも　第１図は本発明の第１の実施例におけるマイ
クロプロセッサ装置の分岐条件成立判定を示す概略ブロ
ック図であも　第１図において、　ｌはフラグ更新判定
回路であって、フラグ更新判定信号１１を出力すも　２
は状態レジスタであって、３２ｂｉｔの語長をとりフラ
グ用に４ｂｉｔを充てている。状態レジスタ２はフラグ
更新判定信号１１と演算器４から出力されるフラグ１４
を入力とμ状態レジスタ２に格納されているフラグ１２
を出力する。　３ａは第一の分岐条件成立判定回路であ
って前記状態レジスタ２に格納されているフラグ１２と
　３２ｂｉｔから成る固定長の命令１０　屯４　ｂ　ｉ
　ｔを占める分岐条件フィールド１０ａの内容である分
岐条件１５を入力とし　状態レジスタフラグ側の分岐条
件成立通知信号１３ａを出力すも　４は演算器であって
、演算結果を反映したフラグ１４を出力すも　３ｂは第
二の分岐条件成立判定回路であって、演算結果を反映し
たフラグ１４と分岐条件１５を入力とよ演算器フラグ側
の分岐条件成立通知信号１３ｂを出力する。　５ａは第
一のアドレス選択回路であって、フラグ更新判定信号１
１、分岐条件成立通知信号１３ａ、分岐先アドレス１叔
　次命令アドレス１７を入力とり、ｉ−のアドレス候補
１＆　第二のアドレス候補１９を出力す、％　　５ｂは
第二のアドレス選択回路であって、分岐条件成立通知信
号１３ｂ、第一のアドレス候補ｌ＆　第二のアドレス候
補１９を入力とし次実行命令アドレス２０を出力とすも
　第一のアドレス出力部６ａは前記第一の分岐条件成立
判定回路３ａと前記第一のアドレス選択回路５ａから戒
っている。まＦ、第二のアドレス出力部６ｂは前記第二
の分岐条件成立判定回路３ｂと前記第二のアドレス選択
回路５’ｂから或っていもまず４段パイプライン構成を
とるマイクロプロセッサの各ステージについて説明すも
　４段パイプラインは命令読み出し／命令解読／実行／
実行結果格納のステージから戊も　各ステージはｌマシ
ンサイクルを基本として実行されも　その動作を第２図
に示も 命令読み出し　：命令アドレスをキャッシュメモリまた
は外部メモリに出力し　命令の読み出しを要求すへ 命令解読　　：命令を命令レジスタに格納し格納された
命令を解読して被制御ブロックに制御信号を送も　条件
分岐命令においては分岐先の命令（条件分岐命令／遅延
命令に続いて実行される命令）アドレスはこのステージ
で決定されも実行　　　　　・演算器で演算を行う。

演算結果格納　二演算器の演算結果をレジスタへ書き込
仏 これから分かるように演算命令に引き続いて条件分岐命
令が実行されるとき、次実行命令アドレス２０の決定は
演算命令の実行ステージ（条件分岐命令の命令解読ステ
ージ）で行われも 次に本発明のマイクロプロセッサ装置におけるアドレス
選択の動作について説明すも　フラグ更新判定回路ｌは
実行ステージで現在実行されている命令がフラグを更新
するか否かを判定し　フラグ更新判定信号１１によって
通知する。フラグ更新判定信号１１により実行ステージ
で現在実行されている命令がフラグを更新しないと判定
された　つまりＡＤＤのごとく条件分岐命令の直前の命
令がフラグを更新しない場ム　第二の分岐条件成立判定
回路３ｂから出力される分岐条件成立通知信号１３ｂの
値は無効であり第一の分岐条件成立判定回路３ａから出
力される分岐条件成立通知信号１３ａの値のみで次実行
命令アドレス２０は決定できる。

この隊 （１）第一の分岐条件成立判定回路３ａから出力される
分岐条件成立通知信号１３ａが不成立の場合、第一のア
ドレス選択回路５ａでは第一のアドレス候補１８第二の
アドレス候補１９として次命令アドレス１７がそれぞれ
に出力されも　第二のアドレス選択回路５ｂは第二の分
岐条件成立判定回路３ｂから出力される分岐条件成立通
知信号１３ｂにより第一のアドレス選択回路５ａの出力
した第一のアドレス候補ｌ＆　第二のアドレス候補１９
のいずれかを選択し　次実行命令アドレス２０として出
力すも　第二のアドレス選択回路５ｂは分岐条件成立通
知信号１３ｂが成立であればアドレス候補１８を、分岐
条件成立通知信号１３ｂが不成立であれば第二のアドレ
ス候補１９を選択し　次実行命令アドレス２０として出
力すも　結果として分岐条件成立通知信号１３ｂの値に
かかわらず次命令アドレス１７が次実行命令アドレス２
０として出力されも（２）分岐条件成立通知信号１３ａ
が成立の場合、第一のアドレス候補１Ｂ、第二のアドレ
ス候補１９として分岐先アドレス１６がそれぞれ出力さ
れ　第二のアドレス選択回路５ｂは第二の分岐条件成立
判定回路３ｂから出力される分岐条件成立通知信号１３
ｂにより第一のアドレス選択回路５ａの出力した第一の
アドレス候補ｌ＆　第二のアドレス候補１９のいずれか
を選択し　次実行命令アドレス２０として出力す、Ｌ　
　（１）の場合と同様分岐条件成立通知信号１３ｂの値
にかかわらず分岐先アドレス１６が次実行命令アドレス
２０として出力されもフラグ更新判定信号１１によって
実行ステージで現在実行されている命令がフラグを更新
する演算命令であると判定された　つまりＡＤＤｃｃの
ごとく条件分岐命令の直前の命令がフラグの更新をする
場合に１よ　分岐条件成立通知信号１３ａは無効であり
分岐条件成立通知信号１３ａによらｆ、第一のアドレス
候補１８には分岐先アドレス１６カｔ　第二のアドレス
候補１９には次命令アドレス１７が出力されも　ここで 。（３）分岐条件成立通知信号１３ｂが不成立の場合、
第二のアドレス選択回路５ｂは第二のアドレス候補１９
を選択し　次実行命令アドレス２０として次命令アドレ
ス１７を出力すム　また（４）分岐条件成立通知信号１
３ｂが成立の場念第二のアドレス選択回路５ｂは第一の
アドレス候補１８を選択し　次実行命令アドレス２０と
して分岐先アドレス１６を出力すも　上で述べたアドレ
ス選択回路の動作をまとめると第３図のようになん第３
図かられかるように （ｉ）条件分岐命令の直前の命令がフラグを更新しない
演算命令である場合４１　　第一の分岐条件成立判定回
路３ａから出力される分岐条件成立通知信号１３ａの値
のみで決定でき、 （ｉｉ）条件分岐命令の直前の命令がフラグを更新する
演算命令である場合番ヨ　　第一次のアドレス候補１８
には分岐先アドレス１６ＩＪ（第二次のアドレス候補１
９には次命令アドレス１７が選択され第二の分岐条件成
立判定回路３ｂから出力される分岐条件成立通知信号１
３ｂの値により次実行命令アドレス２０は決定できる。

すなわち第８図で示した条件分岐命令時のレジスタイン
タロックは回避でき、第９図に示したような律速径路中
の演算器４から出力されるフラグ１４と状態レジスタ２
から出力されるフラグ１２を選択するフラグ選択回路７
が不必要となり、極めて高速にアドレス発生を行なうこ
とができも　また次実行命令アドレス２ｏとして分岐先
アドレス１代　次命令アドレス１７以外に例外処理アド
レス　リセット時のアドレス等を用いる場合であっても
第一のアドレス選択回路５ａに入力することが可能であ
り、第一のアドレス選択回路５ａのアドレス選択の論理
が複雑となる力文　律速径路ではないため次実行命令ア
ドレス２ｏの生成速度には影響することはな賎 （実施例２） 第４図４１　　本発明の第２の実施例におけるマイクロ
プロセッサ装置の分岐条件成立判定に関する概略ブロッ
ク図であも　第４図において１はフラグ更新判定回路で
あって、フラグ更新判定信号１１を出力すも　２は状態
レジスタであって、キャリーフラグ２５．ゼロフラグ２
＆　　ネガティブフラグ２Ｌオーバーフローフラグ２８
と前記フラグ更新信号１１を入力と獣　状態レジスタ２
に格納されているフラグであるキャリーフラグ２１、ゼ
ロフラグ２乙ネガテイブフラグ２＆　オーバーフローフ
ラグ２４を出力す４３ａは第一の分岐条件成立判定回路
であって前記キャリーフラグ２１、前記ゼロフラグ２乙
前記ネガテイブフラグ２３．前記オーバーフローフラグ
２東分岐条件１５を入力と獣　状態レジスタ側フラグ分
岐条件成立通知信号１３ａを出力すも　４は演算器であ
って、入力データ３１．３２を入力とし演算結果３０と
前記演算結果を反映したフラグであるキャリーフラグ２
玩　ゼロフラグ２ａ、ネガティブフラグ２７、オーバー
フローフラグ２＆　　Ｘフラグ（ネガティブフラグ２７
とオーバーフローフラグ２８の排他的論理和と論理的に
同じもの）２９を出力すム３ｂは第二の分岐条件成立判
定回路であって、前記キャリーフラグ２５．ゼロフラグ
２瓜　ネガティブフラグ２７、オーバーフローフラグ２
８と、Ｘフラグ２東分岐条件１５を入力とし　演算器側
フラグ分岐条件成立通知信号１３ｂを出力す＆５ａは第
一のアドレス選択回路であって、フラグ更新判定信号１
１、分岐条件成立通知信号１３ａ、　　分岐先アドレス
１Ｂ、　　次命令アドレス１７を入力とし　第一のアド
レス候補ｌ＆　第一のアドレス候補Ｉ９を出力する。５
ｂは第二のアドレス選択回路であって、分岐条件成立通
知信号１３ｂ、第一のアドレス候補１次　第二のアドレ
ス候補１９を入力とし　次実行命令アドレス２０を出力
とすも アドレス選択の動作は　フラグ更新信号１１．　　分岐
条件成立通知信号１３ａ、１３ｂを使って第１の実施例
と同様の動作をすも　フラグ生成及び分岐条件成立判定
手段として、演算器４はキャリーフラグ２５．ゼロフラ
グ２６ａ、ネガティブフラグ２６ｂ、オーバーフローフ
ラグ２８の４つのフラグと、Ｘフラグ２つを出力する。

Ｘフラグ２９（ヨ　　入力データ３に３２の各々の最上
位ビットと、人力データ３Ｌ　　３２の演算結果３０の
最上位ビットを入力とし　加算時には被加数である入力
データ３１、加数である入力データ３２の各々の最上位
ビットのどちらかが１、かつ演算結果３０の最上位ビッ
トが１の場合力＼　または入力データ３１．３２の最上
位ビットの双方が１で、かつ演算結果３０の最上位ビッ
トがＯ（零）の場合に成立すもまた減算時に（友　被減
数である入力データ３１の最上位ビットが１１　　かつ
減数である人力データ３２の最上位ビットが０（零）玄
　かつ演算結果３０の最上位ビットが１の場合力＼　ま
たは入力データ３１の最上位ビットが１、かつ入力デー
タ３２の最上位ビットが０（零）、かつ演算結果３０の
最上位ビットが０（零）の場合に成立すも Ｘフラグ２ｇの生成１友２つの入力データ３１．３２の
各々の最上位ビットをａ、ｂ、演算結果３０の最上位ビ
ットをｒとした啄 加算時　　Ｘ　＝（ａ＋ｂ）　・ｒ＋ａ−ｂ−ｒ減算時
　　Ｘ−（ａ＋ｂ）・ｒ十ａ−ｂ−ｒの論理式を満足す
る回路で実現できも　これから分かるようにフラグＸは
他のフラグと同様の処理時間で生成できも　但シ＋：　
論理租　・：論理攬−：　　論理否定であり、また 加算時の場色ａ：　被加数ｂ＝　加数 減算時の場合　ａ：　被減数、　ｂ＝　減数とすも 第５図に分岐の条件とそれに対応した４つのフラグによ
る分岐条件に対する分岐条件戊立式を示１％　　表にお
いてＣ：　キャリーフラグ、Ｚ：　　ゼロフラク′、Ｎ
：　　ネガティブフラグ、■＝　オーバーフローフラク
′、Ｘ：　　ｘフラグ、ｘ　ｏ　ｒ：　排他的論理和Ｏ
「：　論理ｋｎｏｔ：　　論理否定である。

第二の分岐条件成立判定回路３ｂはキャリーフラグ２５
．ゼロフラグ２８．ネガティブフラグ２７、オーバーフ
ローフラグ２８とＸフラグ２９を入力し　分岐条件成立
通知信号１３ｂを出力すも　このＸフラグ２９を前記演
算器４で他のフラグと並列に生成することにより、律速
事象である分岐条件がｇｒｅａｔｅｒ、　１ｅｓｓ　ｏ
ｒ　ｅｑｕａｌ、　ｇｒｅａｔｅｒ　ｏｒ　ｅｑｕａｌ
、　１ｅｓｓの場合に第二の分岐条件成立判定回路３ｂ
の律速経路からネガティブフラグとオーバーフローフラ
グの排他的論理和をとる論理処理を除くことができ、高
速に分岐条件成立通知信号１３ｂを生成することができ
も 第６図（よ　本発明の第２の実施例におけるマイクロプ
ロセッサ装置の演算器のフラグ生成手段に関するブロッ
ク図であも　第３図において４ａは２８ｂｉｔの２段Ｃ
ＬＡ　（キャリー先見方式）からなる下位桁側演算器で
あって、下位桁側入力データ３１ａ、下位桁側入力デー
゛夕３２ａを人力し下位桁側演算結果３０ａ、下位桁側
演算器からのキャリー４１を出力する。４ｂは４　ｂｉ
ｔの上位桁側演算器であって上位桁個人力データ３１ｂ
、　　上位桁側入力データ３２ｂを入力とし　下位桁側
からのキャリーがＯ（零）であるとして算術演算を行い
演算結果出力４４．キャリー４２を出力す４４ｃは４　
ｂｉｔの上位桁側演算器であって上位桁側入力データ３
１ｈ、上位桁側入力データ３２ｂを入力とし　前記下位
桁側からのキャリーが１であるとして算術演算を行い演
算結果出力４５、キャリー４３を出力すム　８はフラグ
生成回路であって上位桁側入力データ３１ｂの最上位ビ
ット、上位桁側入力データ３２ｂの最上位ビット、上位
桁側演算器４ｂの出力４４．上位桁側演算器４Ｃの出力
４飄　下位桁側演算結果３０ａ、上位桁側演算器４ｂか
らのキャリー４乙　上位桁側演算器４Ｃからのキャリー
４３を入力として前記１対の上位桁側演算器４ｂ、４ｃ
それぞれに対するフラグＣ，Ｚ、　　Ｎ。

ＶとＸフラグを出力すも　９はセレクタ群であって前記
下位桁側演算器４ａからのキャリー４１を入力し　キャ
リー４１の値でフラグ生成回路８から出力される前記１
対の上位桁側桁側演算器４ｂ、４Ｃそれぞれの演算結果
を反映したフラグを選択しＣ：キャリーフラグ２５．　
　Ｚ：　　ゼロフラグ２ａ、　　Ｎ：ネガティブフラグ
２７、■＝　オーバーフローフラグ２＆　　Ｘ：　　Ｘ
フラグ２９を出力す＆　　３ｂは第二の分岐条件成立判
定回路であって、セレクタ９から出力されるＣ：　キャ
リーフラグ２５．　　Ｚ：　ゼロフラグ２ａ、−Ｎ：　
　ネ、ガティブフラグ２ＴＳＶ：　　オーバーフローフ
ラグ２＆　　Ｘ：　　Ｘフラグ２９と分岐条件１５とを
入力とし分岐条件成立判定通知信号１３ｂを出力する。

上位桁側入力データ３１ｂ、３２ｂに対する上位桁側演
算結果４４Ｓ　　上位桁側演算結果４５がそれぞれ出力
される。前記フラグ生成回路８（友　上位桁側演算結果
４４を反映した５つのフラグと上位桁側演算結果４５を
反映した５つのフラグとをそれぞれ生成する。

Ｘフラグ生成の論理は第２の実施例と同様である。

加算時　　Ｘ　＝（ａ＋ｂ）−ｒ＋ａ−ｂ−ｒ減算時　
　Ｘ　−（ａ十ｂ）−ｒ＋ａ−ｂ−ｒ第５のフラグＸは
上位桁側演算器出力４４の最上位ビットｒと上位桁側演
算器出力４５の最上位ビットｒを用いてそれぞれ生成さ
れ前記セレクタ群９に出力されも　前記セレクタ群９は
下位桁側演算器４ａからのキャリー４１により前記入力
された１対の５つのフラグを選択して出力すも　下位桁
側演算器からのキャリ、−４１が０　（零）のとき上位
桁側演算器４ｂの出力を反映したフラグを選択しキャリ
ー４１が１のときは上位桁側演算器４Ｃの出力を反映し
たフラグを選択しキャリーフラグ２＼　ゼロフラグ２６
％　ネガティブフラグ２７、オーバーフローフラグ２＆
　　Ｘフラグ２９として出力すも　前記セレクタ群９よ
り出力された５つのフラグは第二の分岐条件成立判定回
路に入力され条件分岐の成立／不成立の判定を行い分岐
条件成立判定通知信号１３ｂにて通知すも　このように
キャリーフラグ２５゜ゼロフラグ２ａ、ネガティブフラ
グ２７、オーバーフローフラグ２８．Ｘフラグ２９を高
速に生成することができも 発明の効果 以上の説明から明かなように　本発明によれば状態レジ
スタから出力されるフラグと演算器から出力されるフラ
グをフラグ更新判定信号によって選択するフラグ選択回
路が不必要となり、演算器から出力されるフラグが直柩
　第二のアドレス出力部に入力するたべ　高速な次実行
命令アドレスの出力を行えも

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるマイクロプロセ
ッサ装置の分岐条件成立判定を示す概略ブロックは　第
２図は本発明のマイクロプロセッサ装置の条件分岐命令
時のタイミングは　第３図はアドレス選択回路のオペレ
ーションを示す説明は　第４図は本発明の第２の実施例
におけるマイクロプロセッサ装置の分岐条件成立判定を
示す概略ブロック＠　第５図は分岐条件とそれに対応し
た４つのフラグによる分岐条件に対する分岐条件成立式
を示す猛　第６図は本発明の第２の実施例におけるマイ
クロプロセッサ装置の演算器のフラグ生成手段に関する
ブロックは　第７図は従来のマイクロプロセッサ装置の
分岐命令処理部を示す概略ブロック＠　第８図は第７図
の従来のマイクロプロセッサ装置の条件分岐命令時のタ
イミングは　第９図は従来のマイクロプロセッサ装置の
分岐命令処理部を示す概略ブロック図であもｌ・・・・
フラグ更新判定同区　２・・・・状態レジス久　３ａ・
・・・第一の分岐条件成立判定回舷３ｂ・・・・第二の
分岐条件成立判定回泳　４・・・・演算器５ａ・・・・
第一のアドレス選択量ｊｌ　　５ｂ・・・・第二のアド
レス選択回ｆＷ　　６ａ・・・・第一のアドレス出力舐
　６ｂ・・・・第二のアドレス出力ｉ　　１０・・・・
命令。

Claims (6)

【特許請求の範囲】
1. （１）フラグ更新判定信号を出力するフラグ更新判定回
   路と、前記フラグ更新判定信号と演算器から出力される
   フラグを入力とする状態レジスタと、前記フラグ更新判
   定信号と前記状態レジスタから出力されるフラグと分岐
   命令の分岐条件フィールドと分岐先アドレスと次命令ア
   ドレスとを入力とする第一のアドレス出力部と、前記第
   一のアドレス出力部から出力される第一のアドレス候補
   と第二のアドレス候補の２つのアドレスと前記演算器か
   ら出力されるフラグと前記分岐命令の分岐条件フィール
   ドを入力とし次実行命令アドレスとして前記分岐先アド
   レスまたは前記次命令アドレスを出力する第二のアドレ
   ス出力部とを備えたマイクロプロセッサ装置。
2. （２）前記第一のアドレス出力部が状態レジスタから出
   力されるフラグを入力とする第一の分岐条件成立判定回
   路と、分岐先アドレスと次命令アドレスとを入力とし、
   前記第一の分岐条件成立判定回路から出力される分岐条
   件成立通知信号とフラグ更新判定回路から出力されるフ
   ラグ更新信号によって第一のアドレス候補と第二のアド
   レス候補の２つのアドレスを出力する第一のアドレス選
   択回路からなる特許請求の範囲第１項記載のマイクロプ
   ロセッサ装置。
3. （３）前記第二のアドレス出力部が演算器から出力され
   るフラグを入力とする第二の分岐条件成立判定回路と、
   前記第一のアドレス選択回路から出力される第一のアド
   レス候補と第二のアドレス候補の２つのアドレスを入力
   とし、前記第二の分岐条件成立判定回路から出力される
   分岐条件成立通知信号によって次実行命令アドレスとし
   て前記分岐先アドレスまたは前記次命令アドレスを出力
   する第二のアドレス選択回路からなる特許請求の範囲第
   １項記載のマイクロプロセッサ装置。
4. （４）前記第一のアドレス出力部として前記フラグ更新
   判定回路から出力されるフラグ更新判定信号がアサート
   された場合、前記分岐先アドレスを前記第一のアドレス
   候補とし前記次命令アドレスを前記第二のアドレス候補
   として出力し、前記フラグ更新判定信号がネゲートされ
   かつ前記第一の分岐条件成立判定回路から出力される分
   岐条件成立通知信号が成立である場合、前記第一のアド
   レス候補と前記第二のアドレス候補として前記分岐先ア
   ドレスを出力し、前記フラグ更新信号がネゲートされ前
   記分岐条件成立通知信号が不成立である場合、前記第一
   のアドレス候補と前記第二のアドレス候補として前記次
   命令アドレスを出力する特許請求の範囲第２項記載のマ
   イクロプロセッサ装置。
5. （５）前記演算器のフラグ生成の手段は、キャリーフラ
   グ、ゼロフラグ、ネガティブフラグ、オーバフローフラ
   グ及び、前記演算器の２つの入力データのそれぞれの最
   上位ビットと演算結果の最上位ビットの値を使って前記
   ネガティブフラグと前記オーバーフローフラグの排他的
   論理和と同じ論理を持つフラグを並列に生成し、前記５
   つのフラグを前記第二の分岐条件成立回路に入力とする
   ことを特徴とする特許請求の範囲第１項記載のマイクロ
   プロセッサ装置。
6. （６）１つの下位桁側演算器と第一の上位桁側演算器と
   第二の上位桁側演算器とから成る１対の上位桁側演算器
   を有するキャリー選択型演算器のフラグ生成手段におい
   て、演算器への２つの入力データの最上位ビットと１対
   の上位桁側演算器のそれぞれの演算結果の最上位ビット
   の値を使ってキャリーフラグ、ゼロフラグ、ネガティブ
   フラグ、オーバーフローフラグ及び前記ネガティブフラ
   グと前記オーバーフローフラグの排他的論理和と同じ論
   理を持つフラグの５つのフラグを前記１対の上位桁側演
   算器それぞれの出力について生成し出力するフラグ生成
   回路と、前記フラグ生成回路より出力された１対のフラ
   グと前記下位桁側演算器からのキャリーを入力とし、キ
   ャリーフラグ、ゼロフラグ、ネガティブフラグ、オーバ
   ーフローフラグ及び、前記ネガティブフラグと前記オー
   バーフローフラグの排他的論理和と同じ論理を持つフラ
   グの５つのフラグを出力するセレクタ群とを備え、この
   セレクタ群より出力された前記５つのフラグは第二の分
   岐条件成立回路に入力されることを特徴とする特許請求
   の範囲第１項記載のマイクロプロセッサ装置。