JPS592146A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPS592146A JPS592146A JP11238782A JP11238782A JPS592146A JP S592146 A JPS592146 A JP S592146A JP 11238782 A JP11238782 A JP 11238782A JP 11238782 A JP11238782 A JP 11238782A JP S592146 A JPS592146 A JP S592146A
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- Japan
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- control
- control data
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
- G06F9/267—Microinstruction selection based on results of processing by instruction selection on output of storage
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、主制御記憶回路と副制御記憶回路とを備えた
マイクロプログラム制御装置に関するものである。
マイクロプログラム制御装置に関するものである。
従来技術と問題点
マイクロプログラム制御装置は、制御データを記憶した
制御記憶回路を備えており、命令コードで指定された先
頭番地から制御データを順次読出し、その制御データに
基づいてゲート回路や演算回路等の被制御回路を制御し
て、データ処理を行うものである。このような制御記憶
回路に格納されている制御データは圧縮（エンコード）
されているものであるから、制御記憶回路から読出した
（２） 後、各部を制御する制御信号に展開する為にデコードす
る必要があり、又データフローの状態に応じては条件分
岐等により制御を変更する場合が生じるものであるから
、デコード回路が複雑となるものであった。
制御記憶回路を備えており、命令コードで指定された先
頭番地から制御データを順次読出し、その制御データに
基づいてゲート回路や演算回路等の被制御回路を制御し
て、データ処理を行うものである。このような制御記憶
回路に格納されている制御データは圧縮（エンコード）
されているものであるから、制御記憶回路から読出した
（２） 後、各部を制御する制御信号に展開する為にデコードす
る必要があり、又データフローの状態に応じては条件分
岐等により制御を変更する場合が生じるものであるから
、デコード回路が複雑となるものであった。
発明の目的
本発明は、制御記憶回路から読出した制御データをデコ
ードするデコード回路の省略を可能とし且つ複雑な制御
を高速で実行し得るようにすることを目的とするもので
ある。以下実施例について詳細に説明する。
ードするデコード回路の省略を可能とし且つ複雑な制御
を高速で実行し得るようにすることを目的とするもので
ある。以下実施例について詳細に説明する。
発明の実施例
第１図は本発明の一実施例の要部ブロック図であり、主
制御記憶回路ＣＳとその主制御記憶装置Ｃ８から読出し
６．た制御データの一部によりアクセスされる副制御記
憶回路ＣＴとを有し、被制御回路として演算回路ＡＬＵ
を制御する場合を示すものである。同図に於てＣ３ＡＲ
はアドレスレジスタ、Ｃ３ＤＲは第１の制御データレジ
スタ、ＢＤは分岐決定回路、ＳＥＬは選択回路、ＣＴＤ
Ｒは（３） 第２の制御データレジスタ、ＯＰＩ、ＯＰ２は第１、第
２オペランドのレジスタ、Ｒは演算結果を保持するレジ
スタ、Ｇ１−Ｇ４はゲート回路であり、又ＯＰＣは命令
コード、ＤＦＳはデータフローステータス信号、ＳＣは
データフロー条件信号である。主制御記憶回路ＣＳ及び
副制御記憶回路ＣＴは、同一アドレスにより複数の制御
データが読出される構成のものであり、ゲート回路Ｇｌ
。
制御記憶回路ＣＳとその主制御記憶装置Ｃ８から読出し
６．た制御データの一部によりアクセスされる副制御記
憶回路ＣＴとを有し、被制御回路として演算回路ＡＬＵ
を制御する場合を示すものである。同図に於てＣ３ＡＲ
はアドレスレジスタ、Ｃ３ＤＲは第１の制御データレジ
スタ、ＢＤは分岐決定回路、ＳＥＬは選択回路、ＣＴＤ
Ｒは（３） 第２の制御データレジスタ、ＯＰＩ、ＯＰ２は第１、第
２オペランドのレジスタ、Ｒは演算結果を保持するレジ
スタ、Ｇ１−Ｇ４はゲート回路であり、又ＯＰＣは命令
コード、ＤＦＳはデータフローステータス信号、ＳＣは
データフロー条件信号である。主制御記憶回路ＣＳ及び
副制御記憶回路ＣＴは、同一アドレスにより複数の制御
データが読出される構成のものであり、ゲート回路Ｇｌ
。
Ｇ２及びゲート回路Ｇ３．Ｇ４を制御することにより選
択されてデータレジスタＣ３ＤＲ及びデータレジスタＣ
ＴＤＲにそれぞれ制御データがセットされる。
択されてデータレジスタＣ３ＤＲ及びデータレジスタＣ
ＴＤＲにそれぞれ制御データがセットされる。
命令コードｏｐｃによる主制御記憶回路ＣＳの先頭アド
レスがアドレスレジスタＣ３ＡＲにセットされ、そのア
ドレスにより主制御記憶回路Ｃ８がアクセスされて、同
時に２個の制御データが読出され、分岐決定回路ＢＤの
出力信号で制御されるゲート回路Ｇ１．Ｇ２により選択
された制御データがデータレジスタＣ３ＤＲに保持され
る。このデータレジスタＣ３ＤＲの内容は、各部を制御
（４） する制御信号フィールド（ａ）と、副制御記憶回路のア
ドレスとなるアドレスフィールド（ｂ）と、選択回路Ｓ
ＥＬへの選択信号となる選択フィールド（Ｃ）と、次の
主制御記憶回路Ｃ８のアドレスとなる読出アドレ・スフ
イールドｔｄｌと、分岐決定回路ＢＤへの分岐条件信号
となる分岐条件フィールド（Ｑ）とからなり、副制御記
憶回路ＣＴはアドレスフィールド（ｂ）の内容をアドレ
ス信号としてアクセスされる。
レスがアドレスレジスタＣ３ＡＲにセットされ、そのア
ドレスにより主制御記憶回路Ｃ８がアクセスされて、同
時に２個の制御データが読出され、分岐決定回路ＢＤの
出力信号で制御されるゲート回路Ｇ１．Ｇ２により選択
された制御データがデータレジスタＣ３ＤＲに保持され
る。このデータレジスタＣ３ＤＲの内容は、各部を制御
（４） する制御信号フィールド（ａ）と、副制御記憶回路のア
ドレスとなるアドレスフィールド（ｂ）と、選択回路Ｓ
ＥＬへの選択信号となる選択フィールド（Ｃ）と、次の
主制御記憶回路Ｃ８のアドレスとなる読出アドレ・スフ
イールドｔｄｌと、分岐決定回路ＢＤへの分岐条件信号
となる分岐条件フィールド（Ｑ）とからなり、副制御記
憶回路ＣＴはアドレスフィールド（ｂ）の内容をアドレ
ス信号としてアクセスされる。
この副制御記憶回路ＣＴも同時に２個の制御データが読
出され、選択回路ＳＥＬの出力信号で制御されるゲート
回路Ｇ３．Ｇ４により選択された制御データがデータレ
ジスタＣＴＤＲに保持され、各部の制御を行う制御信号
となる。
出され、選択回路ＳＥＬの出力信号で制御されるゲート
回路Ｇ３．Ｇ４により選択された制御データがデータレ
ジスタＣＴＤＲに保持され、各部の制御を行う制御信号
となる。
被制御回路としての演算回路ＡＬＵ等に於て、入力側と
出力側とは時間的に入力側を先に制御することが望まし
いものであり、その為制御データレジスタＣ３ＤＲの制
御信号フィールド＋ａ）がアーリイ制御信号ＥＣとなり
、副制御記憶回路ＣＴから読出されて制御データレジス
タＣＴＤＲに保持された制御データは、時間的に制御信
号フィール（５） ド（ａｌより遅れたレイト制御信号り、Ｃとなる。即ち
時間的に速い制御を必要とする回路部分の制御信号を第
１の制御データレジスタＣ３ＤＲの制御信号フィールド
（ａ）で形成し、それより時間的に遅い制御で良い回路
部分の制御信号を第２の制御データレジスタＣＴＤＲの
保持内容で形成することができるものである。それによ
り、１マシンサイクルでレジスタＯＰ１．ＯＰ２にセッ
トされたデータの演算を行った後のタイミングでレジス
タＲに演算結果をセットすることができる。
出力側とは時間的に入力側を先に制御することが望まし
いものであり、その為制御データレジスタＣ３ＤＲの制
御信号フィールド＋ａ）がアーリイ制御信号ＥＣとなり
、副制御記憶回路ＣＴから読出されて制御データレジス
タＣＴＤＲに保持された制御データは、時間的に制御信
号フィール（５） ド（ａｌより遅れたレイト制御信号り、Ｃとなる。即ち
時間的に速い制御を必要とする回路部分の制御信号を第
１の制御データレジスタＣ３ＤＲの制御信号フィールド
（ａ）で形成し、それより時間的に遅い制御で良い回路
部分の制御信号を第２の制御データレジスタＣＴＤＲの
保持内容で形成することができるものである。それによ
り、１マシンサイクルでレジスタＯＰ１．ＯＰ２にセッ
トされたデータの演算を行った後のタイミングでレジス
タＲに演算結果をセットすることができる。
又分岐決定回路ＢＤの出力信号によりゲート回路Ｇｌ、
Ｇ２が制御され、主制御記憶回路ＣＳ、から同時に読出
された２個の制御データの何れか一方が制御データレジ
スタＣ３ＤＲに保持されることになるから、分岐条件に
直ちに対応して制御を行うことができるものとなる。又
副制御記憶回路ＣＴも例えば２個の制御データが格納さ
れているので、第１の制御データレジスタＣ３ＤＲのア
ドレスフィールド（ｂ）の内容をアドレスとしてアクセ
スされ、同時に２個の制御データが読出され、選（６） 折回路ＳＥＬの出力信号によりゲート回路Ｇ３゜Ｇ４が
制御されて、何れか一方の制御データが第２の制御デー
タレジスタＣＴＤＲに保持される。
Ｇ２が制御され、主制御記憶回路ＣＳ、から同時に読出
された２個の制御データの何れか一方が制御データレジ
スタＣ３ＤＲに保持されることになるから、分岐条件に
直ちに対応して制御を行うことができるものとなる。又
副制御記憶回路ＣＴも例えば２個の制御データが格納さ
れているので、第１の制御データレジスタＣ３ＤＲのア
ドレスフィールド（ｂ）の内容をアドレスとしてアクセ
スされ、同時に２個の制御データが読出され、選（６） 折回路ＳＥＬの出力信号によりゲート回路Ｇ３゜Ｇ４が
制御されて、何れか一方の制御データが第２の制御デー
タレジスタＣＴＤＲに保持される。
従ってアドレスフィールド（ｂｌとしては、充分な圧縮
を施したデータとじて主制御記憶回路Ｃ８に格納するこ
とができる。
を施したデータとじて主制御記憶回路Ｃ８に格納するこ
とができる。
選択回路ＳＥＬは、例えば選択フィールド（Ｃ）が“０
０００”のときデータフロー条件信号ＳＣに関係なくゲ
ート回路Ｇ１を開き、“０００１″のときデータフロー
条件信号ＳＣに関係なくゲート回路Ｇ２を開き、又”１
０１０″のときデータフロー条件信号ＳＣに応じてゲー
ト回路Ｇ１又はゲート回路Ｇ２を開くように、選択制御
するものである。従ってデータフローに応じて制御デー
タを第２の制御データレジスタＣＴＤＲに保持するよう
にすることができる。
０００”のときデータフロー条件信号ＳＣに関係なくゲ
ート回路Ｇ１を開き、“０００１″のときデータフロー
条件信号ＳＣに関係なくゲート回路Ｇ２を開き、又”１
０１０″のときデータフロー条件信号ＳＣに応じてゲー
ト回路Ｇ１又はゲート回路Ｇ２を開くように、選択制御
するものである。従ってデータフローに応じて制御デー
タを第２の制御データレジスタＣＴＤＲに保持するよう
にすることができる。
例えば副制御記憶回路ＣＴの制御データの一方がＸｌ
、Ｘ ２．Ｘ ３＋ ・・・、他方がｙ、、Ｙ２、Ｙ
３．・・・とすると、アドレスフィールド（ｂ）が順次
＋１されて、制御データが同時に続出され（７） たとき、選択回路ＳＥＬの出力信号によりゲート回路Ｇ
３．Ｇ４を制御することにより、例えば、Ｘ Ｉ、 Ｙ
２．Ｘ３＋ ・・・、や”Ｉｎ Ｙ２． ｘ３、・・
・等の任意の組合せで制御データを制御データレジスタ
ＣＴＤＲに保持させることができるので、少ない制御デ
ータ数で種々の制御が可能となる。又この副制御記憶回
路ＣＴを書込み可能の記憶回路構成とすることにより、
機能変更を必要とする場合には、この副制御記憶回路Ｃ
Ｔの内容を変更することで容易に対処することができる
ので、デコード回路の構成を変更しなければならない従
来例に比較して、マイクロプログラム制御の利点を効果
的に発揮することができる。
、Ｘ ２．Ｘ ３＋ ・・・、他方がｙ、、Ｙ２、Ｙ
３．・・・とすると、アドレスフィールド（ｂ）が順次
＋１されて、制御データが同時に続出され（７） たとき、選択回路ＳＥＬの出力信号によりゲート回路Ｇ
３．Ｇ４を制御することにより、例えば、Ｘ Ｉ、 Ｙ
２．Ｘ３＋ ・・・、や”Ｉｎ Ｙ２． ｘ３、・・
・等の任意の組合せで制御データを制御データレジスタ
ＣＴＤＲに保持させることができるので、少ない制御デ
ータ数で種々の制御が可能となる。又この副制御記憶回
路ＣＴを書込み可能の記憶回路構成とすることにより、
機能変更を必要とする場合には、この副制御記憶回路Ｃ
Ｔの内容を変更することで容易に対処することができる
ので、デコード回路の構成を変更しなければならない従
来例に比較して、マイクロプログラム制御の利点を効果
的に発揮することができる。
第２図は本発明の他の実施例の要部ブロック図であり、
第１図と同一符号は同一部分を示す。ｑの実施例は２個
の副制御記憶回路ＣＴＩ、ＣＴ２を設けた場合について
のものであり、第１の制御データレジスタＣ３ＤＲに保
持されたフィールド（ａｌ、 （ｄｌ、 （ｅＪは前述
の実施例の場合と同様であるが、副制御記憶回路ＣＴＩ
、ＣＴ２に対するアドレ（８） スとなるアドレスフィ−ルドは、（ｂｌ） 、 （ｂ
２）の２個となり、又加算、減算、排他的論理和或いは
マスク処理等の論理処理を行う論理回路ＬＡＣを制御す
る為のフィールド（ｆ）が形成されている。
第１図と同一符号は同一部分を示す。ｑの実施例は２個
の副制御記憶回路ＣＴＩ、ＣＴ２を設けた場合について
のものであり、第１の制御データレジスタＣ３ＤＲに保
持されたフィールド（ａｌ、 （ｄｌ、 （ｅＪは前述
の実施例の場合と同様であるが、副制御記憶回路ＣＴＩ
、ＣＴ２に対するアドレ（８） スとなるアドレスフィ−ルドは、（ｂｌ） 、 （ｂ
２）の２個となり、又加算、減算、排他的論理和或いは
マスク処理等の論理処理を行う論理回路ＬＡＣを制御す
る為のフィールド（ｆ）が形成されている。
なお論理回路ＬＡＣの機能を固定的にすれば、このフィ
ールド（ｆｌを省略することもできる。
ールド（ｆｌを省略することもできる。
第３図は副制御記憶回路ＣＴＩ、ＣＴ２の説明図であり
、副制御記憶回路ＣＴＩのｉ、ｔ＋Ｌ１＋２の番地に制
御データｘ、、Ｘ２＋ Ｘ３が格納され、又副制御記憶
回路ＣＴ２のＪ、 ｊ＋１゜３＋２の番地に制御デー
タｙ、、Ｙ２＋ Ｙ３が格納されているとすると、第１
の制御データレジスタＣ３ＤＲのアドレスフィールド（
ｂｌ） 、 （ｂ２）がそれぞれｔ、ｊ＋ｌの番地を
示したとき、制御記憶回路ＣＴＩ、ＣＴ２からは制御デ
ータＸしＹ２が続出され、論理回路ＬＡＣが加算を行う
場合は、制御データの加算結果即ち（Ｘ、十Ｙ２）が制
御データレジスタＣＴＤＲに保持されることになる。こ
の制御データがレイト制御信号ＬＣとなり、演算回路Ａ
ＬＵの演算結果をレジスタＲに（９） セットする制御等を行うことになる。
、副制御記憶回路ＣＴＩのｉ、ｔ＋Ｌ１＋２の番地に制
御データｘ、、Ｘ２＋ Ｘ３が格納され、又副制御記憶
回路ＣＴ２のＪ、 ｊ＋１゜３＋２の番地に制御デー
タｙ、、Ｙ２＋ Ｙ３が格納されているとすると、第１
の制御データレジスタＣ３ＤＲのアドレスフィールド（
ｂｌ） 、 （ｂ２）がそれぞれｔ、ｊ＋ｌの番地を
示したとき、制御記憶回路ＣＴＩ、ＣＴ２からは制御デ
ータＸしＹ２が続出され、論理回路ＬＡＣが加算を行う
場合は、制御データの加算結果即ち（Ｘ、十Ｙ２）が制
御データレジスタＣＴＤＲに保持されることになる。こ
の制御データがレイト制御信号ＬＣとなり、演算回路Ａ
ＬＵの演算結果をレジスタＲに（９） セットする制御等を行うことになる。
従って副制御記憶回路ＣＴＩ、ＣＴ２に記憶された制御
データの種々の組合せにより、第２の制御データレジス
タＣＴＤＲにセットする制御データを形成し、多数種類
の制御データを形成することができることになり、少な
い記憶容量の副制御記憶回路であっても、複雑な制御を
行うことができるようにすることができる。
データの種々の組合せにより、第２の制御データレジス
タＣＴＤＲにセットする制御データを形成し、多数種類
の制御データを形成することができることになり、少な
い記憶容量の副制御記憶回路であっても、複雑な制御を
行うことができるようにすることができる。
第４図は本発明の更に他の実施例を示すものであり、副
制御記憶回路ＣＴ１．Ｃｒ２から読出した制御データに
ついて論理処理を行う論理回路をＬＡＣＩ、ＬＡＣ２，
ＬＡＣ３で示すように複数設け、それらの論理回路を制
御する為の制御信号を副制御記憶回路ＣＴ３から読出す
ように構成したものである。副制御記憶回路ＣＴ３は第
１の制御データレジスタＣ３ＤＲのフィールド（ｆ）の
内容をアドレスとしてアクセスされ、副制御記憶回路Ｃ
Ｔ３に格納されている制御信号が読出されて論理回路Ｌ
ＡＣ１〜ＬＡＣ３が制御され、加算、減算、排他的論理
和或いは一方の制御データで他方（１０） の制御データをマスクする処理等の論理処理が行われる
。このような構成にすると、更に多くの組合せの制御デ
ータを得ることができることになる。又副制御記憶回路
を更に多く設けること□も可能であり、第１図に示す実
施例の如く複数の制御データを選択してレイト制御信号
としたり、第２図、第４図に示す実施例の如く複数の制
御データの論理処理によりレイト制御信号とすることが
できる。
制御記憶回路ＣＴ１．Ｃｒ２から読出した制御データに
ついて論理処理を行う論理回路をＬＡＣＩ、ＬＡＣ２，
ＬＡＣ３で示すように複数設け、それらの論理回路を制
御する為の制御信号を副制御記憶回路ＣＴ３から読出す
ように構成したものである。副制御記憶回路ＣＴ３は第
１の制御データレジスタＣ３ＤＲのフィールド（ｆ）の
内容をアドレスとしてアクセスされ、副制御記憶回路Ｃ
Ｔ３に格納されている制御信号が読出されて論理回路Ｌ
ＡＣ１〜ＬＡＣ３が制御され、加算、減算、排他的論理
和或いは一方の制御データで他方（１０） の制御データをマスクする処理等の論理処理が行われる
。このような構成にすると、更に多くの組合せの制御デ
ータを得ることができることになる。又副制御記憶回路
を更に多く設けること□も可能であり、第１図に示す実
施例の如く複数の制御データを選択してレイト制御信号
としたり、第２図、第４図に示す実施例の如く複数の制
御データの論理処理によりレイト制御信号とすることが
できる。
前述の各実施例に於て、主制御記憶回路ＣＳは１個の制
御データが順次読出される構成とすることも可能であり
、分岐等の場合は、副制御記憶回路からの制御データの
選択で対処することもできる。
御データが順次読出される構成とすることも可能であり
、分岐等の場合は、副制御記憶回路からの制御データの
選択で対処することもできる。
発明の詳細
な説明したように、本発明は、副制御記憶回路からの複
数の制御データの選択や論理処理により制御信号を形成
するものであるから、主制御記憶回路Ｃ８の制御デ・−
夕を圧縮（エンコード）した状態で格納しておくことが
可能となり、その場合の制御データをデコードする為の
複雑な構成のデコード回路を必要としないものであるか
ら、経済的な構成となる。又副制御記憶回路の内容を変
更するだけで、装置の機能変更に対応した制御を行うよ
うにすることができるものとなる。更に複数の制御記憶
回路からの制御データを加算、減算、排他的論理和或い
はマスク処理等の論理処理する構成とした場合は、副制
御記憶回路に格納する制御データ数を少なくしても、多
種類の制御を行うことができる利点がある。なおアーリ
イ制御信号ＥＣとレイト制御信号ＬＣとのように、時間
的に相違する制御信号を形成する必要がなければ、第１
の制御データレジスタＣ３ＤＲのフィールド（ａｌに圧
縮した制御データをセットし、簡単な構成のデコード回
路でデコードして制御信号を形成することも可能である
。
数の制御データの選択や論理処理により制御信号を形成
するものであるから、主制御記憶回路Ｃ８の制御デ・−
夕を圧縮（エンコード）した状態で格納しておくことが
可能となり、その場合の制御データをデコードする為の
複雑な構成のデコード回路を必要としないものであるか
ら、経済的な構成となる。又副制御記憶回路の内容を変
更するだけで、装置の機能変更に対応した制御を行うよ
うにすることができるものとなる。更に複数の制御記憶
回路からの制御データを加算、減算、排他的論理和或い
はマスク処理等の論理処理する構成とした場合は、副制
御記憶回路に格納する制御データ数を少なくしても、多
種類の制御を行うことができる利点がある。なおアーリ
イ制御信号ＥＣとレイト制御信号ＬＣとのように、時間
的に相違する制御信号を形成する必要がなければ、第１
の制御データレジスタＣ３ＤＲのフィールド（ａｌに圧
縮した制御データをセットし、簡単な構成のデコード回
路でデコードして制御信号を形成することも可能である
。
第１図及び第２図は本発明のそれぞれ異なる実施例の要
部ブロック図、第３図は第２図の副制御記憶回路の説明
図、第４図は本発明の更に異なる実施例の要部ブロック
図である。 Ｃ８ＡＲはアドレスレジスタ、Ｃ３は主制御記憶回路、
Ｃ３ＤＲは第１の制御データレジスタ、ＣＴ、ＣＴＩ、
ＣＴ２．ＣＴ３は副制御記憶回路、ＣＴＤＲは第２の制
御データレジスタ、ＡＬＵは演算回路、ＢＤは分岐決定
回路、ＳＥＬは選択回路、ＬＡＣ，ＬＡＣＩ〜ＬＡＣ３
は論理回路、０１〜Ｇ４はゲート回路である。 特許出願人 富士通株式会社 代理人弁理士 玉蟲久五部 外３名 （１３） 第３図 （ｂｌ） （ｂ２）第４図
部ブロック図、第３図は第２図の副制御記憶回路の説明
図、第４図は本発明の更に異なる実施例の要部ブロック
図である。 Ｃ８ＡＲはアドレスレジスタ、Ｃ３は主制御記憶回路、
Ｃ３ＤＲは第１の制御データレジスタ、ＣＴ、ＣＴＩ、
ＣＴ２．ＣＴ３は副制御記憶回路、ＣＴＤＲは第２の制
御データレジスタ、ＡＬＵは演算回路、ＢＤは分岐決定
回路、ＳＥＬは選択回路、ＬＡＣ，ＬＡＣＩ〜ＬＡＣ３
は論理回路、０１〜Ｇ４はゲート回路である。 特許出願人 富士通株式会社 代理人弁理士 玉蟲久五部 外３名 （１３） 第３図 （ｂｌ） （ｂ２）第４図
Claims (2)
- （１）制御データを記憶した主制御記憶回路と、該主制
御記憶回路から読出された制御データを保持する第１の
制御データレジスタと、該第１の制御データレジスタの
保持内容の一部によりアクセスされる副制御記憶回路と
、該副制御記憶回路から同時に読出された複数の制御デ
ータを選択して保持する第２の制御データレジスタと、
前記第１及び第２の制御データレジスタに保持された制
御データにより制御される被制御回路とを備えたことを
特徴とするマイクロプログラム制御装置。 - （２）制御データを記憶した主制御記憶回路と、該主制
御記憶回路から読出された制御データを保持する第１の
制御データレジスタと、該第１の制御データレジスタの
保持内容の一部によりアクセスされる複数の副制御記憶
回路と、該複数の副制御記憶回路から同時に読出された
制御データにつ（１） いて論理処理する回路と、該回路の出力の制御データを
保持する第２の制御データレジスタと、前記第１及び第
２の制御データレジスタに保持された制御データにより
制御される被制御回路とを備えたことを特徴とするマイ
クロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11238782A JPS592146A (ja) | 1982-06-29 | 1982-06-29 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11238782A JPS592146A (ja) | 1982-06-29 | 1982-06-29 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS592146A true JPS592146A (ja) | 1984-01-07 |
| JPH0517574B2 JPH0517574B2 (ja) | 1993-03-09 |
Family
ID=14585397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11238782A Granted JPS592146A (ja) | 1982-06-29 | 1982-06-29 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592146A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61170828A (ja) * | 1985-01-24 | 1986-08-01 | Hitachi Ltd | マイクロプログラム制御装置 |
| JPS6384875U (ja) * | 1986-11-21 | 1988-06-03 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979142A (ja) * | 1972-12-01 | 1974-07-31 | ||
| JPS49131748A (ja) * | 1973-04-23 | 1974-12-17 | ||
| JPS5058959A (ja) * | 1973-09-25 | 1975-05-22 | ||
| JPS5185338A (ja) * | 1975-01-24 | 1976-07-26 | Hitachi Ltd | Maikuropuroguramuhoshikinoshorisochi |
| JPS5480048A (en) * | 1977-12-09 | 1979-06-26 | Toshiba Corp | Microprogram control system |
| JPS5537648A (en) * | 1978-09-07 | 1980-03-15 | Matsushita Electric Ind Co Ltd | Instruction decoder circuit |
-
1982
- 1982-06-29 JP JP11238782A patent/JPS592146A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979142A (ja) * | 1972-12-01 | 1974-07-31 | ||
| JPS49131748A (ja) * | 1973-04-23 | 1974-12-17 | ||
| JPS5058959A (ja) * | 1973-09-25 | 1975-05-22 | ||
| JPS5185338A (ja) * | 1975-01-24 | 1976-07-26 | Hitachi Ltd | Maikuropuroguramuhoshikinoshorisochi |
| JPS5480048A (en) * | 1977-12-09 | 1979-06-26 | Toshiba Corp | Microprogram control system |
| JPS5537648A (en) * | 1978-09-07 | 1980-03-15 | Matsushita Electric Ind Co Ltd | Instruction decoder circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61170828A (ja) * | 1985-01-24 | 1986-08-01 | Hitachi Ltd | マイクロプログラム制御装置 |
| JPH0346850B2 (ja) * | 1985-01-24 | 1991-07-17 | Hitachi Ltd | |
| JPS6384875U (ja) * | 1986-11-21 | 1988-06-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0517574B2 (ja) | 1993-03-09 |
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