JPH04323747A - 中央演算処理装置 - Google Patents

中央演算処理装置

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JPH04323747A
JPH04323747A JP3094068A JP9406891A JPH04323747A JP H04323747 A JPH04323747 A JP H04323747A JP 3094068 A JP3094068 A JP 3094068A JP 9406891 A JP9406891 A JP 9406891A JP H04323747 A JPH04323747 A JP H04323747A
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same
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signal
same address
cache memory
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Takashi Kawasaki
河崎　隆
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Toshiba Corp
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    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】この発明は、同一アドレスの同時
アクセス信号（以下、ＳＡＭＥ　ＡＤＤＲＥＳＳ信号と
いう）を生成し、キャッシュメモリへ通知する中央演算
処理装置（以下、プロセッサという）に関する。
【０００３】
【従来の技術】従来、スーパスカラ方式のプロセッサは
、複数の命令を同時実行するため、２つ以上の演算器と
、マルチポートキャッシュメモリを持っている。
【０００４】図３に、６４セット、８ライン、４ワード
のキャッシュメモリの構成を、図４に、このキャッシュ
メモリを使用した従来のプロセッサのブロック図を示す
。
【０００５】キャッシュメモリ１１には、アクセス信号
生成回路（以下、ＳＡＭＥ　ＡＤＤＲＥＳＳ信号生成回
路という）１２と、演算器１３，１４が接続されている
。演算器１３，１４からは、キャッシュメモリ１１とＳ
ＡＭＥ　ＡＤＤＲＥＳＳ信号生成回路１２へ３０ビット
のアドレス信号が出力されている。
【０００６】このようなプロセッサでは、ロード／ロー
ド命令、ロード／ストア命令、ストア／ロード命令、ス
トア／ストア命令のようにキャッシュメモリ同時アクセ
スが生じる。すなわち、同一アドレスの同時アクセスが
生じ、ロード／ストア命令の順序に応じたデータの保証
（ロード命令の後にストア命令を実行する場合、ロード
データがストア前のデータであることを保証する）が必
要となる。
【０００７】このため、ＳＡＭＥ　ＡＤＤＲＥＳＳ信号
生成回路１２からキャッシュメモリ１１に対し、同一ア
ドレスの同時アクセスであることを知らせるＳＡＭＥ　
ＡＤＤＲＥＳＳ信号を出力している。従来のＳＡＭＥ　
ＡＤＤＲＥＳＳ信号生成回路１２は、図５のように演算
器１３，１４から出力される３０ビット全てを比較して
いる。
【０００８】
【発明が解決しようとする課題】このように、従来のＳ
ＡＭＥ　ＡＤＤＲＥＳＳ信号生成回路は、演算器から出
力されるアドレスを全ビット比較しているため、回路規
模が膨大であるという欠点があった。さらに、今後アド
レスのビット幅が増えると、それに伴い回路規模はます
ます増大していくことが予想される。
【０００９】そこでこの発明は、このような従来の事情
に鑑みてなされたものであり、その目的とするところは
、ＳＡＭＥ　ＡＤＤＲＥＳＳ信号生成回路の回路規模を
縮小させると同時に、演算速度を向上させることができ
るプロセッサを提供することにある。
【００１０】［発明の構成］
【００１１】
【課題を解決するための手段】上記目的を達成させるた
め、この発明は、複数の演算器と、これら複数の演算器
から出力されるアドレス信号の任意のビットを比較して
同一アドレスであることを示す同一ウェイヒット信号を
生成する記憶装置と、前記複数の演算器から出力される
アドレス信号の一部のビットと前記同一ウェイヒット信
号から同一アドレスの同時アクセス信号を生成し、前記
記憶装置に同一アドレスの同時アクセスであることを通
知するアクセス信号生成回路とから構成されている。
【００１２】
【作用】上記構成において、この発明は、複数の演算器
から出力されるアドレス信号の任意のビットからキャッ
シュメモリ内で同一ウェイヒット信号を生成する。この
同一ウェイヒット信号と、複数の演算器から出力される
アドレス信号の一部のビット、すなわちセットアドレス
の一致信号とをアクセス信号生成回路が取り込む。アク
セス信号生成回路はこれらの信号から同一アドレスの同
時アクセス信号を生成し、キャッシュメモリに同一アド
レスの同時アクセスであることを通知する。
【００１３】
【実施例】以下、図面を参照にしながらこの発明の実施
例を説明する。図１は、この発明のプロセッサに係わる
一実施例の構成を示すブロック図である。
【００１４】同図に示すプロセッサは、図３で示したと
同様なキャッシュメモリ１、ＳＡＭＥ　ＡＤＤＲＥＳＳ
信号生成回路２、演算器３，４から構成されている。キ
ャッシュメモリ１には、２つの入力ポートＡ，Ｂが設け
られており、それぞれ演算器３，４と接続されている。
【００１５】演算器３，４から出力されるアドレス信号
の３０ビットのうち任意のビットがキャッシュメモリ１
へ入力され、そのうちのセットアドレス６ビットがＳＡ
ＭＥ　ＡＤＤＲＥＳＳ信号生成回路２へ入力されている
。
【００１６】キャッシュメモリ１内には、もともとアド
レス信号の任意のビットを比較し、同一アドレスである
ことを示す同一ウェイヒット信号（以下、ＳＡＭＥ　Ｗ
ＡＹ　ＨＩＴ信号という）を生成する回路が備えられて
いる。キャッシュメモリ１内で生成されたＳＡＭＥ　Ｗ
ＡＹ　ＨＩＴ信号は、ＳＡＭＥＡＤＤＲＥＳＳ信号生成
回路２へ出力されている。
【００１７】図２に、ＳＡＭＥ　ＡＤＤＲＥＳＳ信号生
成回路２の詳細な回路図を示す。同図に示すように、Ｓ
ＡＭＥ　ＡＤＤＲＥＳＳ信号生成回路２は６つのＥＸＮ
ＯＲ　ゲートと、１つのＡＮＤ　ゲートから構成されて
いる。
【００１８】６つのＥＸＮＯＲ　ゲートには、演算器３
，４から出力されたセットアドレス６ビット（Ａ６〜１
１，Ｂ６〜１１）が入力されている。ＡＮＤ　ゲートに
は、６つのＥＸＮＯＲ　ゲートからの出力信号と、キャ
ッシュメモリ１内で生成されたＳＡＭＥ　ＷＡＹ　ＨＩ
Ｔ信号が入力されている。これにより、セットアドレス
６ビットの一致検出とＳＡＭＥ　ＷＡＹ　ＨＩＴ信号と
の論理積がとられ、ＳＡＭＥ　ＡＤＤＲＥＳＳ信号が生
成される。
【００１９】生成されたＳＡＭＥ　ＡＤＤＲＥＳＳ信号
はキャッシュメモリ１へ与えられる。このＳＡＭＥ　Ａ
ＤＤＲＥＳＳ信号によって同一アドレスの同時アクセス
であることを、キャッシュメモリ１へ通知することがで
きる。
【００２０】
【発明の効果】このように、この発明のプロセッサによ
れば、もともとキャッシュメモリ１内に備えられていた
ＳＡＭＥ　ＷＡＹ　ＨＩＴ信号生成回路を使用すること
により、ＳＡＭＥ　ＡＤＤＲＥＳＳ信号生成回路を簡単
にすることができる。これにより、プロセッサ全体の回
路規模を大幅に縮小できると同時に、演算速度を高速に
することが可能である。
【図面の簡単な説明】
【図１】この発明のプロセッサに係わる一実施例の構成
を示すブロック図である。
【図２】図１で示したＳＡＭＥ　ＡＤＤＲＥＳＳ信号生
成回路の詳細な回路図である。
【図３】キャッシュメモリの一例を示した概念図である
。
【図４】従来のプロセッサの構成を示すブロック図であ
る。
【図５】図４で示した従来のＳＡＭＥ　ＡＤＤＲＥＳＳ
信号生成回路の詳細な回路図である。
【符号の説明】
１　　キャッシュメモリ ２　　ＳＡＭＥ　ＡＤＤＲＥＳＳ信号生成回路３，４　
　演算器

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　複数の演算器と、これら複数の演算器
    から出力されるアドレス信号の任意のビットを比較して
    同一アドレスであることを示す同一ウェイヒット信号を
    生成する記憶装置と、前記複数の演算器から出力される
    アドレス信号の一部のビットと前記同一ウェイヒット信
    号から同一アドレスの同時アクセス信号を生成し、前記
    記憶装置に同一アドレスの同時アクセスであることを通
    知するアクセス信号生成回路とを備えたことを特徴とす
    る中央演算処理装置。
JP3094068A 1991-04-24 1991-04-24 中央演算処理装置 Expired - Fee Related JP2703418B2 (ja)

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