KR950008221B1 - 중앙연산 처리장치 - Google Patents

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KR950008221B1
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hit signal
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다카시 가와사키
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

중앙연산 처리장치
제1도는 본 발명의 프로세서에 따른 1실시예의 구성을 나타낸 블럭도.
제2도는 제1도에 도시된 동일어드레스신호 생성회로의 상세한 회로도.
제3도는 캐시 메모리의 일례를 나타낸 개념도.
제4도는 종래의 프로세서의 구성을 나타낸 블럭도.
제5도는 제4도에 도시된 종래의 동일어드레스신호 생성회로의 상세한 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 캐시 메모리 2 : 동일어드레스신호 생성회로
3,4 : 연산기
[산업상의 이용분야]
본 발명은 동일어드레스의 동시엑세스신호(이하, 동일어드레스신호라 칭한다)를 생성하여 캐시 메모리로 통지하는 중앙연산처리장치(이하, 프로세서라 칭한다)에 관한 것이다.
[종래의 기술 및 그 문제점]
종래, 수퍼 스칼라(super scalar)방식의 프로세서는 복수의 명령을 동시에 실행하기 위해 2개 이상의 연산기와 다포트 캐시 메모리(multi-port cache memory)를 갖추고 있다.
제3도는 64세트, 8라인, 4워드의 캐시 메모리 구성을 나타낸 것이고, 제4도는 이 캐시 메모리를 사용한 종래의 프로세서의 블럭도를 나타낸 것이다.
제4도에 나타낸 바와같이, 캐시 메모리(11)에는 액세스신호 생성회로(12; 이하, 동일어드레스신호 생성회로라 칭한다)와 연산기(13,14)가 접속되어 있는데, 연산기 (13,14)로부터는 캐시 메모리(11)와 동일어드레스신호 생성회로(12)로 30비트의 어드레스신호가 출력되고 있다.
이와같은 프로세서에서는, 로드(LOAD)/로드명령, 로드/스토어(STORE)명령, 스토어/로드명령, 스토어/스토어명령과 같이 캐시 메모리 동시액세스가 발생한다. 즉, 동일어드레스의 동시액세스가 발생하게 되어 로드/스토어명령의 순서에 따른 데이터의 보증(로드명령후에 스토어명령이 실행되는 경우, 로드데이터가 스토어전의 데이터라는 것을 보증한다)이 필요하게 된다.
이 때문에, 동일어드레스신호 생성회로(12)로부터 캐시 메모리(11)에 대해, 동일어드레스의 동시액세스라는 것을 알려주는 동일어드레스신호를 출력하게 되는데, 종래의 동일어드레스신호 생성회로(12)는 제5도에 도시된 바와같이 연산기(13,14)로부터 출력되는 30비트 모두를 비교하도록 되어 있었다.
이와같이 종래의 동일어드레스신호 생성회로는 연산기로부터 출력되는 어드레스를 전비트 비교하도록 되어 있기 때문에, 회로규모가 확대된다고 하는 결점이 있었다. 더욱이, 금후 어드레스의 비트폭이 증가하면, 그에 따라 회로규모는 점점 더 증대된다는 것이 예상된다.
[발명의 목적]
이에 본 발명은 상기한 바와같은 종래의 사정을 감안해서 이루어진 것으로, 동일어드레스신호 생성회로의 회로규모를 축소시킴과 동시에 연산속도를 향상시킬수 있는 프로세서를 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명은, 복수의 연산기와, 이들 복수의 연산기로부터 출력되는 어드레스신호의 임의의 비트를 비교해서 동일어드레스라는 것을 나타내는 동일 웨이 히트 신호(same way hitsignal)를 생성하는 기억장치 및 상기 복수의 연산기로부터 출력되는 어드레스신호의 일부 비트와 상기 동일 웨이 히트 신호로부터 동일어드레스의 동시액세스신호를 생성하여 상기 기억장치에 동일어드레스의 동시액세스라는 것을 통지하는 액세스신호 생성회로로 구성되어 있다.
[작용]
상기 구성에 있어서, 본 발명은 복수의 연산기로부터 출력되는 어드레스신호의 임의의 비트로부터 캐시 메모리내에서 동일 웨이 히트 신호를 생성한다. 이 동일 웨이 히트 신호와 복수의 연산기로부터 출력되는 어드레스신호의 일부 비트, 즉 세트 어드레스(set address)의 일치신호를 액세스신호 생성회로가 받아들이고, 이 액세스신호 생성회로는 이들 신호로부터 동일어드레스의 동시액세스신호를 생성하여 캐시 메모리에 동일어드레스의 동시액세스라는 것을 통지하게 된다.
(실시예)
이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명의 프로세서에 따른 1실시예의 구성을 나타낸 블럭도이다.
제1도에 나타낸 프로세서는 제3도에 나타낸 것과 동일한 캐시 메모리(1), 동일어드레스신호 생성회로(2), 연산기(3,4)로 구성되어 있다. 그리고, 캐시 메모리(1)에는 2개의 입력포트(A,B)가 설치되어 있는데, 이들 포트(A,B)는 각각 연산기(3,4)와 접속되어 있다.
연산기(3,4)로부터 출력되는 어드레스신호의 30비트중 임의의 비트가 캐시 메모리(1)로 입력되고, 그중 세트 어드레스 6비트가 동일어드레스신호 생성회로(2)로 입력되고 있다.
캐시 메모리(1)내에는, 원래 어드레스신호의 임의의 비트를 비교하고 동일어드레스라는 것을 나타내는 동일 웨이 히트 신호를 생성하는 회로가 구비되어 있다. 이 캐시 메모리(1)내에서 생성된 동일 웨이 히트 신호는 동일어드레스신호 생성회로(2)로 출력되고 있다.
제2도는 동일어드레스신호 생성회로(2)의 상세한 회로도를 나타낸 것이다.
제2도에 나타낸 바와같이, 동일어드레스신호 생성회로(2)는 6개의 EX-NOR게이트와 1개의 AND게이트로 구성되어 있다.
6개의 EX-NOR게이트에는 연산기(3,4)로부터 출력된 세트 어드레스 6비트 (A6~A11, B6~B11)가 입력되고 있고, AND게이트에는 6개의 EX-NOR게이트로부터의 출력신호와 캐시 메모리(1)내에서 생성된 동일 웨이 히트 신호가 입력되고 있다. 그에 따라, 세트 어드레스 6비트의 일치신호와 동일 웨이 히트 신호의 논리곱이 취해져 동일어드레스신호가 생성된다.
상기와 같이 생성된 동일어드레스신호는 캐시 메모리(1)로 공급되는바, 이 동일어드레스신호에 의해 동일어드레스의 동시액세스라는 것을 캐시 메모리(1)로 통지할수 있게된다.
[발명의 효과]
상술한 바와같이 본 발명의 프로세서에 의하면, 원래 캐시 메모리(1)에 구비되어 있던 동일 웨이 히트 신호 생성회로를 사용함으로써, 동일어드레스신호 생성회로를 간단하게 구성할수 있게 된다. 그에 따라, 프로세서 전체의 회로규모를 축소시킬수 있게 됨과 동시에 연산속도를 고속으로 할 수 있게된다.

Claims (1)

  1. 복수의 연산기(3,4)와, 이들 복수의 연산기(3,4)로부터 출력되는 어드레스신호의 임의의 비틀 비교해서 동일어드레스라는 것을 나타내는 동일 웨이 히트 신호를 생성하는 기억장치(1) 및 상기 복수의 연산기(3,4)로부터 출력되는 어드레스신호의 일부 비트와 상기 동일 웨이 히트 신호로부터 동일어드레스의 동시액세스신호를 생성하여 상기 기억장치(1)에 동일어드레스의 동시액세스라는 것을 통지하는 액세스신호 생성회로(2)로 구성되어 있는 것을 특징으로 하는 중앙연산 처리장치.
KR1019920005801A 1991-04-24 1992-04-08 중앙연산 처리장치 KR950008221B1 (ko)

Applications Claiming Priority (2)

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JP3094068A JP2703418B2 (ja) 1991-04-24 1991-04-24 中央演算処理装置

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KR920020323A KR920020323A (ko) 1992-11-21
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