JPH0695345B2 - 連想記憶装置及びデ−タ駆動形計算機 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データの照合フィールドが指定されたパタ
ーンと同一であるものをデータの集合から読み出す連想
記憶装置、及び該連想記憶装置を用いて読み出されたデ
ータの演算を実行するデータ駆動形計算機に関するもの
である。

〔従来の技術〕

第７図は、例えば岩波講座マイクロエレクトロニクス8V
LSIコンピュータＩ（PP82−87 元岡 達 1984年12月10
日 岩波書店）に示された従来の連想記憶装置及びデー
タ駆動形計算機を示す構成図である。図において、１は
コードメモリ４から出力された命令，命令のタイプ，及
び行先ノード番号と、オペランドメモリ７から出力され
た２つのオペランドとを受け、命令パケットを生成する
命令パケット生成部、２はこの命令パケットを受け、命
令に従って演算処理を行う演算装置、３はこの演算装置
２から出力された結果パケットを一時蓄える結果キュ
ー、４は実行するプログラムを記憶し、結果パケットの
行先ノード番号に従って次に実行する命令と命令のタイ
プ及び行先ノード番号を読み出すコードメモリ、５はこ
のコードメモリ４から読み出された命令のタイプを判定
し、前記命令パケット生成部１への経路を切り換えるス
イッチ、６は前記結果パケットの活動番号（命令の反復
や手続き呼び出しの際のコンテキスト）と行先ノード番
号から連想記憶装置のオペペランドメモリ７のアドレス
を生成する連想記憶装置の連想記憶部、７は２つのオペ
ランドが揃い演算可能となったことを検出する連想記憶
装置のオペランドメモリである。

次に動作について説明する。

命令Ａが演算可能となったことにより、命令パケット生
成部１はコードメモリ４から出力された命令と命令のタ
イプ及び行先ノード番号を受けるとともに、連想記憶装
置のオペランドメモリ７あるいは結果キュー３から出力
された活動番号と１つあるいは２つのオペランドを受
け、命令パケットＡを生成して演算装置２へ出力する。
命令パケットＡを受けた演算装置２はこのパケットの命
令に従ってオペランドに対して演算処理を行い、結果パ
ケットを出力する。結果パケットは命令パケットＡの活
動番号と行先ノード番号をそのまま保存して生成され
る。演算装置２から出力された結果パケットは結果キュ
ー３に入力され、該結果キュー３は結果パケットを一時
蓄え、結果パケットの行先ノード番号をコードメモリ４
へ出力する。この行先ノード番号を受けたコードメモリ
４は、該行先ノード番号から記憶している命令と命令の
タイプ及び行先ノード番号（命令Ｂ）が読み出され、こ
れはスイッチ５及び命令パケット生成部１へ出力され
る。前記命令Ｂを受けたスイッチ５は、その命令が１入
力命令か２入力命令かを示す命令のタイプを調べ、これ
を結果キュー３に出力する。そしてスイッチ５は、前記
命令のタイプが１入力命令の場合は結果キュー３と命令
パケット生成部１と接続し、２入力命令の場合は連想記
憶装置のオペランドメモリ７と命令パケット生成部１と
を接続する。

また、スイッチ５からの命令のタイプを受けた結果キュ
ー３は、命令のタイプが１入力命令であれば結果パケッ
トをスイッチ５へ出力する。このときスイッチ５の切り
換えにより、既に結果キュー３から命令パケット生成部
１への経路が設定されているので、結果キュー３から出
力された結果パケットは発火されたパケットとして命令
パケット生成部１へ送られ、既にコードメモリ４から出
力された命令と命令のタイプ及び行先ノード番号とから
命令パケットとなる。

結果キュー３において、スイッチ５からの命令のタイプ
が２入力命令であった場合、結果パケットを連想記憶装
置の連想記憶部６へ出力する。この連想記憶部６は、結
果キュー３からの結果パケットの活動番号及び行先ノー
ド番号をハッシュし、発火を行うための待ち合わせ領域
のアドレスを連想し、これを連想記憶装置のオペランド
メモリ７のアドレスとして結果パケットとともに出力す
る。

連想記憶装置のオペランドメモリ７は、前記連想記憶部
６から出力されたアドレスと結果パケットとを受け、ア
ドレスに対応したオペランドメモリ７の内容を読み出
し、他方のオペランドが到着していなければ、結果パケ
ットをオペランドメモリ７の前記連想記憶部６から出力
されたアドレスへ格納し、オペランドの待ち状態とす
る。また、既に他方のオペランドが格納されていれば、
連想記憶部６から出力された結果パケットは発火可能と
なり、結果パケットに既に格納されているオペランドを
付してスイッチ５へ出力する。このとき、２入力命令で
あることから、スイッチ５の切り換えにより既にオペラ
ンドメモリ７から命令パケット生成部１への経路が設定
されており、このためオペランドメモリ７から出力され
たパケットは命令パケット生成部１へ送られて命令パケ
ットとなる。

〔発明が解決しようとする問題点〕

ここで、連想記憶部６とオペランドメモリ７とから構成
される連想記憶装置及びこの連想記憶装置を発火処理部
に用いたデータ駆動形計算機において、第６図（ａ）の
データフローグラフを実行する場合を考える。なお、オ
ペランドメモリ７は４つのオペランドを蓄えるだけの容
量を持つこととして以下の説明を行う。

連想記憶部６から出力されるオペランドメモリ７のメモ
リアドレスは４メモリアドレスとなり、第６図（ａ）の
データフローグラフのノード番号は同図（ｂ）に示すメ
モリアドレスとして連想記憶部６から出力される。この
とき第６図（ａ）において、ノード番号３の左入力とな
る第１パケットとノード番号７の左入力となる第２パケ
ットは、オペランドメモリ７の同一メモリアドレスを指
すこととなる（メモリアドレス“3"）。第２パケットが
第１パケットよりも先にオペランドメモリ７に蓄えられ
た場合、第２パケットはノード番号７の右入力となる第
３パケットを待つことになるが、第３パケットはノード
番号3,5,及び６が実行されないと生成されない。ところ
が、第１パケットと第２パケットとが衝突したことか
ら、第１パケットはオペランドメモリ７へ蓄えられず、
従ってノード番号３は実行されないこととなり、結局デ
ータフローグラフの実行が停止してしまうことになる。

このように、実行するデータフローグラフのノード数よ
り小さい容量を持つ連想記憶装置及びこの連想記憶装置
を用いたデータ駆動形計算機では、オペランドメモリの
容量より大きなデータフローグラフを実行する際、同一
メモリアドレスを複数のノードが発火のために使用する
ので、パケットの到着順によっては衝突を起こし、デー
タフローグラフの実行を途中で停止させてしまうという
問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、オペランドメモリ内のパケットとオペランド
メモリへ入力されるパケットが衝突を起こした場合、行
先ノード番号の小さいパケットを優先して蓄えることが
でき、オペランドメモリの容量より大きなノード数を持
つデータフローグラフの実行において、実行を停止させ
ることなく継続して実行できる連想記憶装置及びこの連
想記憶装置を用いたデータ駆動形計算機を得ることを目
的とする。

〔問題点を解決するための手段〕

本願の第１の発明に係る連想記憶装置は、 入力された第１パケットのタグ（データの識別子）をハ
ッシュし、パケット入力信号及びメモリアドレスを出力
するアドレス変換部と、 前記メモリアドレスを保持するアドレスレジスタと、 前記入力された第１パケットを保持するとともに、パケ
ットが有効であるか無効であるかを示す第１プレゼンス
ビット（以下、PB1と記す）を持つ書き込みレジスタ
と、 パケットさらにはPBを保持し、前記アドレスレジスタか
ら出力されたメモリアドレスに記憶されたパケットの読
み出し，あるいは前記書き込みレジスタの内容の記憶を
行う待ち合わせメモリと、 この待ち合わせメモリから読み出した第２パケットを保
持する読み出しレジスタと、 この読み出しレジスタから出力された第２パケットが有
効か否かを判定し、該判定結果を判定信号として出力す
る空き判定部と、 前記読み出しレジスタから出力された第２パケットと前
記書き込みレジスタから出力された第１パケットのタグ
の比較を行って一致あるいは大小を検出し、「一致」の
場合は第１及び第２パケットの両方を、「不一致」の場
合は両パケットのうちのタグの大きい方を出力するとと
もに、比較結果を第１の比較信号として出力するタグ比
較部と、 このタグ比較部から出力された第２パケットのデータを
第１パケットに付して出力するデータ対生成部と、 前記パケット入力信号，判定信号あるいは第１の比較信
号を受け、前記待ち合わせメモリの読み出し及び書き込
みの制御，前記読み出しレジスタに保持されたPB2を前
記空き判定部に出力するあるいは第２パケットをタグ比
較部へ出力する制御，前記書き込みレジスタに保持され
た第１パケットをタグ比較部へ出力する制御，及び第１
の比較信号が「一致」を示す場合、前記書き込みレジス
タのPB1を無効にする制御を行う制御部とを設けたもの
である。

本願の第２の発明に係るデータ駆動形計算機は、 外部からのパケットを内部へ取り込む入力部と、 このパケットのタグに従ってプログラムを読み出してパ
ケットデータとともに命令パケットとして出力するプロ
グラム記憶部と、 この命令パケットを受けて発火処理し、演算パケットを
出力する発火処理部と、 この演算パケットに対して演算処理を行い、結果パケッ
トを出力する演算処理部と、 前記結果パケットを受けて該結果パケットを外部又は前
記入力部へ出力する出力部とを備え、 前記発火処理部として前記本願の第１の発明に係る連想
記憶装置を用いたものである。

〔作用〕

本願の第1,第２の発明においては、タグ比較部は書き込
みレジスタから出力された第１パケット及び読み出しレ
ジスタから出力された第２パケットを受け、それらのタ
グの比較を行って一致あるいは大小を検出し、比較結果
を第１の比較信号として制御部及びデータ対生成部へ出
力する。さらに前記第１及び第２パケットのうち、前記
比較結果が「一致」の場合は第１及び第２パケットの両
方を、「不一致」の場合はタグの大きい方のパケットを
データ対生成部へ出力する。前記第１の比較信号を受け
た制御部は、該第１の比較信号が「一致」を示す場合は
書き込みレジスタのPB1を無効として該書き込みレジス
タに保持されている第１パケット及びPB1を待ち合わせ
メモリに書き込む。また、第１の比較信号が第１パケッ
トのタグの方が第２パケットのタグより小さいことを示
している場合には、書き込みレジスタのPB1を有効とし
て書き込みレジスタに保持されている第１パケット及び
PB1を待ち合わせメモリへ書き込む。従ってパケットが
衝突した際、タグの小さい方のパケットが待ち合わせメ
モリに記憶されることとなり、パケットの衝突によって
プログラムが停止することはない。

〔実施例〕

以下、本発明の実施例を図について説明する。第１図は
データ駆動形計算機の第１の実施例によるブロック構成
図を示したもので、図において、１は外部よりパケット
を入力する入力部、２はデータフローグラフを記憶し、
前記入力部１から出力されたパケットのタグ（データの
識別子）により命令を読み出し、これを命令パケットと
して出力するプログラム記憶部である。３は発火処理部
であり、前記プログラム記憶部２から出力された命令パ
ケットを受け、該命令パケットが持つタグと同一のタグ
を持つ命令パケットを検出して演算パケットとして出力
するか、あるいは前記プログラム記憶部２から出力され
た命令パケットを記憶するものである。４はこの発火処
理部３から出力された演算パケットを受けて該演算パケ
ットのタグの一部である命令で指定される演算を行い、
結果パケットを出力する演算処理部、５は出力部であ
り、前記演算処理部４からの結果パケットを受けて、そ
のタグの一部である外部フラグが「外部出力」を示す場
合、結果パケットを外部に出力し、前記外部フラグが
「内部出力」を示す場合、前記結果パケットを前記入力
部１へ出力するものである。

第２図は前記データ駆動形計算機の発火処理部３として
用いた連想記憶装置のブロック図であり、31は第１命令
パケットのタグをハッシュし、メモリアドレスを決定し
てパケット入力信号及びメモリアドレスを出力するアド
レス変換部、32はこのアドレス変換部31からのメモリア
ドレスを保持するアドレスレジスタである。33は前記第
１命令パケットを保持し、パケットの有効，無効を示す
PBIを持つ書き込みレジスタ、34はパケット及びPBを記
憶する待ち合わせメモリであり、前記アドレスレジスタ
32から出力されたメモリアドレスに記憶されているパケ
ット及びPBの読み出し、あるいは前記アドレスレジスタ
32からのメモリアドレスへの前記書き込みレジスタ33か
らの第１命令パケットの書き込みが行われるものであ
る。35はこの待ち合わせメモリ34から読み出された第２
命令パケット及びPB2を保持する読み出しレジスタであ
る。

また、36は前記読み出しレジスタ35から出力されたPB2
を調べ、前記第２命令パケットが有効であるか否かを判
定信号として出力する空き判定部、37は前記読み出しレ
ジスタ35から出力された第２命令パケット及び書き込み
レジスタ33から出力された第１命令パケットのタグ比較
を行って一致あるいは大小を検出するタグ比較部であ
り、その比較結果を第１の比較信号として出力するとと
もに、「一致」の場合は第１及び第２命令パケットの両
方を出力し、「不一致」の場合はタグの大きい方を出力
するものである。38はこのタグ比較部37から出力された
第１の比較信号及び第1,第２命令パケットのうちの両方
あるいは一方を受けて演算パケット又はスルーパケット
を出力するデータ対生成部であり、第１の比較信号が
「一致」を示す場合は前記第２命令パケットのデータを
第１命令パケットに付けて演算パケットとして出力し、
「不一致」を示す場合は前記第1,第２命令パケットのう
ちタグの大きい方に対して、タグの一部であるスルーパ
ケットフラグをスルーとし、スルーパケットとして出力
するものである。

また、39は前記パケット入力信号，判定信号及び第１の
比較信号を受けて以下の制御を行う制御部である。即
ち、 待ち合わせメモリ34の読み出しあるいは書き込みの
制御 読み出しレジスタ35のPB2を空き判定部36へ、ある
いは第２命令パケットをタグ比較部37へ出力する制御 書き込みレジスタ33の第１命令パケットをタグ比較
部37へ出力する制御、及び 第１の比較信号が「一致」を示す場合、書き込みレ
ジスタ33のPB1を無効とし、「不一致」を示す場合、該P
B1を有効として待ち合わせメモリ34へ命令パケット及び
PB1を書き込む制御 を行うものである。

第３図は前記タグ比較部37のブロック図であり、371,37
2はそれぞれ第1,第２の比較回路であり、第１の比較回
路371は、前記読み出しレジスタ35及び書き込みレジス
タ33から出力された第２及び第１命令パケットのタグの
一部である世代番号あるいはカラー番号をそれぞれ入力
してそれらの比較を行い、一致あるいは大小を検出して
その検出結果を第２の比較信号として出力するものであ
る。また第２の比較回路372は、前記両レジスタ35,33か
ら出力された第２及び第１命令パケットのタグの一部で
ある行先ノード番号をそれぞれ入力してそれらの比較を
行い、一致あるいは大小を検出してその検出結果を第３
の比較番号として出力するものである。373は前記読み
出しレジスタ35から出力された第２命令パケットを保持
する第２のレジスタ、374は前記書き込みレジスタ33か
ら出力された第１命令パケットを保持する第１のレジス
タである。また、375は前記第2,第３の比較信号を受け
てそのいずれか一方を前記第１の比較信号として出力す
るとともに、第1,第２のレジスタ374,373を制御する比
較判定回路であり、より詳しくは、第２の比較信号が
「不一致」を示す場合、該第２の比較信号を第１の比較
信号とし、第２の比較信号が「一致」を示す場合、第３
の比較信号を第１の比較信号として出力し、また第１の
比較信号で第1,第２のレジスタ374,373に保持されてい
る第１及び第２命令パケットの出力を制御するものであ
る。

次に動作について説明する。

本データ駆動形計算機で使用するパケットフォーマット
を第４図に示す。パケットはタグ（データの識別子）と
第１データ及び第２データで構成され、タグはスルーパ
ケットフラグ，外部フラグ，世代番号あるいはカラー番
号，行先ノード番号，命令，及びL/Rフラグで構成され
る。

入力部１は外部から入力されるタグと第１データを持つ
パケット及び出力部５から出力されるタグと第１データ
を持つパケットを入力し、プログラム記憶部２へこれら
を出力する。プログラム記憶部２はデータフローグラフ
をそのメモリに記憶しており、パケットを入力すると、
入力パケットのタグの一部である行先ノード番号をアド
レスとしてメモリから行先ノード番号，命令，及び入力
パケットの持つデータが命令の左入力となるか右入力と
なるかを示すL/Rフラグを読み出し、入力パケットのタ
グの一部である行先ノード番号，命令，及びL/Rフラグ
を更新して第１データとともに第１命令パケットとして
出力する。

この第１命令パケットは発火処理部３へ入力され、該発
火処理部３は演算パケットを出力する。この発火処理部
３は第２図に示した連想記憶装置を用いており、この動
作を第２図を用いて説明する。プログラム記憶部２から
出力された第１命令パケットはアドレス変換部31及び書
き込みレジスタ33へ入力される。アドレス変換部31は第
１命令パケットが入力されたことを示すパケット入力信
号を制御部39に出力するとともに、第１命令パケットの
タグの一部である世代番号あるいはカラー番号及び行先
ノード番号をハッシュし、待ち合わせメモリ34のメモリ
アドレスを決定して出力する。パケット入力信号が入力
された制御部39は、アドレスレジスタ32へアドレス変換
部31から出力されたメモリアドレスを保持する制御を行
い、これによりアドレスレジスタ32はメモリアドレスを
保持する。次に制御部39は、待ち合わせメモリ34へメモ
リの読み出しあるいは書き込みのモードを示すモード信
号を、「読み出し」として出力し、アドレスレジスタ32
に対して該アドレスレジスタ32が保持しているメモリア
ドレスを待ち合わせメモリ34へ出力する制御をかける。
モード信号及びメモリアドレスが入力される待ち合わせ
メモリ34は、第５図に示すように、タグ，データを持つ
命令パケット，及びPBを１つの情報として持っている。
この情報のうちPBはタグ及びデータが有効であるか否か
を示すビットである。

待ち合わせメモリ34はモード信号及びアドレスレジスタ
32から出力されたメモリアドレスを入力し、メモリアド
レスが指定する待ち合わせメモリ34に記憶されているPB
及び命令パケットを読み出し、これを読み出しレジスタ
35に出力する。読み出しレジスタ35に保持されたPB2
は、制御部39からの制御によって読み出しレジスタ35か
ら空き判定部36へ出力される。空き判定部36は、読み出
しレジスタ35から出力されたPB2を判定信号として制御
部39へ出力する。判定信号を入力した制御部39は、判定
信号が無効を示す場合、書き込みレジスタ33のPB1に有
効を書き込み、モード信号を「書き込み」として待ち合
わせメモリ34へ出力し、アドレスレジスタ32に対して該
アドレスレジスタ32が保持しているメモリアドレスを待
ち合わせメモリ34へ出力する制御を行うとともに、書き
込みレジスタ33に対して、書き込みレジスタ33が保持し
ている第１命令パケット及びPB1を待ち合わせメモリ34
へ出力する制御を行う。「書き込み」のモードを示した
モード信号が入力された待ち合わせメモリ34は、アドレ
スレジスタ32から出力されたメモリアドレスへ書き込み
レジスタ33から出力された第１命令パケットとPB1とを
記憶する。従って判定信号が無効を示す場合は、アドレ
スレジスタ32に保持されたメモリアドレスが指定する待
ち合わせメモリ34の領域は空きであることから、書き込
みレジスタ33に保持された第１命令パケット及びPB1は
待ち合わせメモリ34へ記憶され、同一タグを持つ命令パ
ケットを持つこととなる。

判定信号が有効を示す場合、制御部39は、書き込みレジ
スタ33及び読み出しレジスタ35に保持されている第１及
び第２命令パケット２をタグ比較部37へ出力する制御を
書き込みレジスタ33及び読み出しレジスタ35に対して行
う。

次にタグ比較部37の動作を第３図に示したブロック図に
従って説明する。書き込みレジスタ33から出力された第
１命令パケットは第１のレジスタ374に保持される。ま
た、読み出しレジスタ35から出力された第２命令パケッ
トは第２のレジスタ373に保持される。書き込みレジス
タ33及び読み出しレジスタ35から出力された第１及び第
２命令パケットのタグの一部である世代番号あるいはカ
ラー番号は第１の比較回路371へ、行先ノード番号は第
２の比較回路372へ送られる。第１の比較回路371は両命
令パケットの世代番号あるいはカラー番号を比較し、一
致あるいは大小を検出してその比較結果を第２の比較信
号として比較出力判定回路375へ出力する。また第２の
比較回路372は、両命令パケットの行先ノード番号を比
較し、一致あるいは大小を検出してその比較結果を第３
の比較信号として比較出力判定回路375へ出力する。比
較出力判定回路375は、第２の比較信号が「不一致（パ
ケットが衝突）」を示せば第２の比較信号を第１の比較
信号として出力し、両命令パケットのうち世代番号ある
いはカラー番号の大きい方を出力する制御を第1,第２の
レジスタ374,373に対して行う。また、第２の比較信号
が「一致」を示せば第３の比較信号を第１の比較信号と
して出力し、第３の比較信号が「一致」を示せば両命令
パケットを、「不一致（パケットが衝突）」を示せば両
命令パケットのうちの行先ノード番号の大きい方を出力
する制御を第1,第２のレジスタ374,373に対して行う。

データ対生成部38は、タグ比較部37から出力された第１
の比較信号，第1,第２命令パケットの両方あるいは一方
を入力し、第１の比較信号が「一致」を示せば、第２命
令パケットのL/Rフラグが示す第１命令パケットのデー
タ部へ、第２命令パケットのデータを付け（発火）、演
算パケットとして出力する。また、第１の比較信号が
「不一致」を示せば、第１あるいは第２命令パケットの
スルーパケットフラグをスルーとし、この命令パケット
をスルーパケットとして出力する。

また、制御部39は第１の比較信号を入力し、この第１の
比較信号が「一致」を示せば書き込みレジスタ33のPB1
を無効とし、第１命令パケットのタグが第２命令パケッ
トのタグより小さいことを示せば書き込みレジスタ33の
PB1を有効とする。また、これとともに待ち合わせメモ
リ34へ「書き込み」を示すモード信号を出力し、アドレ
スレジスタ32に該アドレスレジスタ32が保持しているメ
モリアドレスを出力する制御、書き込みレジスタ33に該
書き込みレジスタ33が保持している第１命令パケット及
びPB1を出力する制御を行い、これにより待ち合わせメ
モリ34へ第１命令パケット及びPB1を記憶させる。

上記動作によって、第１及び第２命令パケットのタグが
一致すれば、第１命令パケットと第２命令パケットとは
発火し、演算パケットとして出力され、メモリ34の第２
命令パケットが記憶されていた領域を無効とするため、
書き込みレジスタ33のPB1は無効とされてメモリ34へ書
き込まれる。

また、第1,第２命令パケットのタグが一致せず（パケッ
トが衝突）、第１命令パケットのタグの方が第２命令パ
ケットのタグより小さい場合、待ち合わせメモリ34へ記
憶されていた第２命令パケットと連想記憶装置に入力さ
れた命令パケットが入れ換えられることになる。第１命
令パケットのタグの方が第２命令パケットのタグより大
きい場合は、待ち合わせメモリ34へ記憶されていた第２
命令パケットはそのまま記憶され、第１命令パケットが
出力されることになる。

ここで、第６図（ａ）及び（ｂ）を用いて連想記憶装置
の動作を説明する。ここでは、説明を簡単にするため、
パケットの世代番号あるいはカラー番号は全て同一と
し、待ち合わせ領域として使用するメモリは４パケット
を記憶できるものである。行先ノード番号として“3"を
持つ第１及び第４パケットと行先ノード番号として“7"
を持つ第２及び第３パケットは同一メモリアドレス“3"
を待ち合わせ領域として使用する。そこで、第１パケッ
トが入力されて次に第４パケットが入力されると、第１
及び第４パケットは行先ノード番号がどちらも“3"であ
ることから発火し、演算パケットとして出力される。

ここで、第１パケットが入力され、次に第２パケットが
入力された場合について考える。第１パケットが入力さ
れると、第１パケットが行先ノード番号として“3"を持
っているのでメモリアドレス“3"に記憶される。第２パ
ケットは行先ノード番号として“7"を持っているので、
やはりメモリアドレス“3"を示すことになる。そこで、
第１パケットと第２パケットの行先ノード番号の比較が
行われ、第２パケットの行先ノード番号の方が大きい
（パケットが衝突した）ことから、第２パケットはその
スルーパケットフラグがスルーとなってスルーパケット
として出力され、第１パケットはそのままメモリアドレ
ス“3"に記憶され、第４パケットを待つことになる。

次に第２パケットが入力され、続いて第１パケットが入
力される場合について考える。第２パケットは行先ノー
ド番号として“7"を持ち、メモリアドレス“3"に記憶さ
れる。この状態で第１パケットが入力されると、第１パ
ケットが持つ行先ノード番号は“3"であることから、や
はりメモリアドレス“3"を示す。そこで、第１パケット
と第２パケットの行先ノード番号の比較が行われ、第１
パケットの行先ノード番号の方が小さい（パケットが衝
突した）ことから、メモリアドレス“3"に記憶されてい
た第２パケットはそのスルーパケットフラグがスルーと
なってスルーパケットとして出力され、その代わりに第
１パケットがメモリアドレス“3"に記憶されることにな
る。

連想記憶装置を用いた発火処理部３から出力された演算
パケットは、演算処理部４へ入力され、演算パケットの
タグの一部である命令に従ってデータに対して演算処理
が行われ、結果パケットが出力される。出力部５は演算
処理部４から結果パケットを入力し、結果パケットのタ
グの一部である外部フラグを判定し、外部フラグが外部
出力を示せば結果パケットを外部に出力し、外部フラグ
が内部出力を示せば結果パケットを入力部１に出力す
る。発火処理部３から出力されるスルーパケットは、演
算処理部４及びプログラム記憶部２では処理を受けず
に、再び発火処理部３へ戻って命令パケットとして再び
発火処理を受けることになる。

次にデータ駆動形計算機の第２の実施例を第８図を用い
て説明する。前記第１の実施例では、発火処理部３から
出力されたスルーパケットは結果パケットと同様の経路
を通ることとしたが、この第２の実施例では、発火処理
部３と演算処理部４との間にスルーパケットを分岐させ
る分岐機構６を設け、プログラム記憶部２と発火処理部
３との間にスルーパケットを合流させる合流機構７を設
け、さらに分岐機構６と合流機構７との間に、スルーパ
ケットが流れるローカルパスを設けたものである。

このような実施例では、演算処理部４及びプログラム記
憶部２に、そのパケットがスルーパケットであるか否か
を判定する手段が不要となり、処理が固定される。ま
た、スルーパケットを最短経路で発火処理部３に入力す
ることができる。

なお、この第２の実施例ではスルーパケットが流れるロ
ーカルパスを設けたが、第９図に示すように分岐機構６
と合流機構７との間にバッファ８を設けてもよく、この
第９図に示した実施例によれば、スルーパケットが流れ
る経路上に、複数個のスルーパケットを流すことができ
る。

〔発明の効果〕

以上のように、この発明によれば、パケットが衝突した
際、衝突したパケットのタグを比較し、タグの小さい方
のパケットをメモリ内に残すようにしたので、パケット
の衝突によってプログラムが停止することなく継続して
実行でき、小容量のメモリを持つ連想記憶装置及び小容
量のメモリを持つ連想記憶装置を発火処理部に用いたデ
ータ駆動形計算機が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の第１の実施例によるデータ駆動形計
算機のブロック図、第２図は該計算機を構成する発火処
理部として用いた連想記憶装置の一実施例のブロック
図、第３図は該連想記憶装置を構成するタグ比較部のブ
ロック図、第４図は該連想記憶装置のパケットを示す
図、第５図は該連想記憶装置を構成するメモリの内容を
示す図、第６図（ａ）はデータフローグラフを示す図、
第６図（ｂ）はメモリアドレスとノード番号の関係を示
す図、第７図は従来の連想記憶装置及び連想記憶装置を
用いたデータ駆動形計算機のブロック図、第８図はこの
発明に係るデータ駆動形計算機の第２の実施例のブロッ
ク図、第９図はこの発明に係るデータ駆動形計算機の第
３の実施例のブロック図である。 １……入力部、２……プログラム記憶部、３……発火処
理部、31……アドレス変換部、32……アドレスレジス
タ、33……書き込みレジスタ、34……待ち合わせメモ
リ、35……読み出しレジスタ、36……空き判定部、37…
…タグ比較部、371……第１の比較回路、372……第２の
比較回路、373……第２のレジスタ、374……第１のレジ
スタ、375……比較出力判定回路、38……データ対生成
部、39……制御部、４……演算処理部、５……出力部、
６……分岐機構、７……合流機構、８……バッファ。 なお図中同一符号は同一又は相当部分を示す。

Claims (7)

【特許請求の範囲】
1. 【請求項１】入力されたタグ及びデータを有する第１の
   入力パケットのタグをハッシュし、メモリアドレスを決
   定してパケット入力信号及びメモリアドレスを出力する
   アドレス変換部と、 このアドレス変換部から出力されたメモリアドレスを保
   持するアドレスレジスタと、 前記第１パケットを保持するとともに、該パケットの有
   効，無効を示す第１プレゼンスビットを有する書き込み
   レジスタと、 前記アドレスレジスタから出力されたメモリアドレスへ
   前記書き込みレジスタに保持された前記第１パケット及
   び第１プレゼンスビットを記憶する待ち合わせメモリ
   と、 この待ち合わせメモリから読み出された第２パケット及
   び第２プレゼンスビットを保持する読み出しレジスタ
   と、 この読み出しレジスタから出力された第２プレゼンスビ
   ットにより前記第２パケットが有効であるか否かを検出
   し、該検出結果を判定信号として出力する空き判定部
   と、 前記書き込みレジスタ，読み出しレジスタの第1,第２パ
   ケットのタグの比較を行って第１の比較信号を出力する
   とともに、両者が一致する場合は前記両パケットを、不
   一致の場合は両者のタグの比較結果に応じて両パケット
   のうちのいずれか一方を出力するタグ比較部と、 このタグ比較部から出力された前記第２パケットのデー
   タを前記第１パケットに付して出力するデータ対生成部
   と、 前記パケット入力信号，判定信号，及び第１の比較信号
   を受け、前記待ち合わせメモリの読み出しあるいは書き
   込みの制御、前記読み出しレジスタが保持している第２
   プレゼンスビットを前記空き判定部へ、第２パケットを
   前記タグ比較部へそれぞれ出力する制御、前記書き込み
   レジスタが保持している第１パケットを前記タグ比較部
   へ出力する制御、及び前記第１の比較信号が一致を示す
   場合前記書き込みレジスタの第１プレゼンスビットを無
   効にする制御を行う制御部とを備えたことを特徴とする
   連想記憶装置。
2. 【請求項２】前記タグ比較部は、タグ比較の結果として
   タグの大小を示す第１の比較信号と、第１及び第２パケ
   ットのうちタグの大きい方のパケットとを出力するもの
   であり、 前記データ対生成部は、前記第１の比較信号を受けて前
   記第１及び第２パケットの両方又はそのいずれか一方を
   出力するものであり、 前記制御部は、前記第１の比較信号が前記第２パケット
   のタグの方が第１パケットのそれより大きいことを示す
   場合、前記書き込みレジスタの第１プレゼンスビットを
   有効として前記待ち合わせメモリのアドレスレジスタの
   内容が指すメモリアドレスへ前記書き込みレジスタが保
   持している第１パケット及び第１プレゼンスビットを出
   力せしめ、当該アドレスの第２パケットを読み出すとと
   もに前記第１パケットを書き込んで前記待ち合わせメモ
   リの内容を入れ換える機能を有するものであることを特
   徴とする特許請求の範囲第１項記載の連想記憶装置。
3. 【請求項３】前記第１パケットのタグは、前記第１の比
   較信号が不一致の場合に付されるスルーパケットフラ
   グ，世代番号あるいはカラー番号，行先ノード番号，命
   令，及びL/Rフラグを有するものであり、 前記タグ比較部は、 第1,第２パケットのタグの世代番号あるいはカラー番号
   の比較を行ってその一致あるいは大小を示す第２の比較
   信号を出力する第１の比較回路と、 前記タグの行先ノードの比較を行ってその一致及び大小
   を示す第３の比較信号を出力する第２の比較回路と、 前記読み出しレジスタから出力された第２パケットを保
   持する第２のレジスタと、 前記書き込みレジスタから出力された第１パケットを保
   持する第１のレジスタと、 前記第２の比較信号及び第３の比較信号を受け、 前記第２の比較信号が一致を示さない場合、前記第２の
   比較信号を第１の比較信号として出力するとともに、前
   記第１あるいは第２パケットのうち世代番号あるいはカ
   ラー番号の大きい方のパケットを、そのスルーパケット
   フラグをスルーとして前記データ対生成部へ出力し、 前記第２の比較信号が一致を示す場合、前記第３の比較
   信号を前記第１の比較信号として出力し、 前記第３の比較信号が一致を示す場合、前記第１及び第
   ２のレジスタに保持されている第１及び第２パケットの
   両方を、前記第３の比較信号が一致を示さない場合、前
   記第１あるいは第２パケットのうち行先ノード番号の大
   きい方のパケットを、そのスルーパケットフラグをスル
   ーとして前記データ対生成部へ出力せしめる比較出力判
   定回路とを備えたものであることを特徴とする特許請求
   の範囲第１項又は第２項記載の連想記憶装置。
4. 【請求項４】外部から入力された第１データを持つパケ
   ットを内部へ取り込む入力部と、 この入力部から出力されたパケットを受け、該パケット
   のタグに従って既に記憶されているプログラムを読み出
   し、読み出した内容を新たなタグとして前記第１データ
   とともに命令パケットとして出力するプログラム記憶部
   と、 この命令パケットを受け、前記第１データが持つタグと
   同一のタグを持つ第２データを検出し、演算パケットと
   して前記第１データ及び第２データを対として出力する
   発火処理部と、 この演算パケットを受け、タグの一部である命令に従っ
   て演算処理を行い、結果パケットとして出力する演算処
   理部と、 この結果パケットを受けて該結果パケットが持つタグを
   判定し、外部へ出力するか前記入力部へ出力するかを制
   御する出力部とを備え、 前記発火処理部は、 入力されたタグ及びデータを有する第１の入力パケット
   のタグをハッシュし、メモリアドレスを決定してパケッ
   ト入力信号及びメモリアドレスを出力するアドレス変換
   部と、 このアドレス変換部から出力されたメモリアドレスを保
   持するアドレスレジスタと、 前記第１パケットを保持するとともに、該パケットの有
   効，無効を示す第１プレゼンスビットを有する書き込み
   レジスタと、 前記アドレスレジスタから出力されたメモリアドレスへ
   前記書き込みレジスタに保持された前記第１パケット及
   び第１プレゼンスビットを記憶する待ち合わせメモリ
   と、 この待ち合わせメモリから読み出された第２パケット及
   び第２プレゼンスビットを保持する読み出しレジスタ
   と、 この読み出しレジスタから出力された第２プレゼンスビ
   ットにより前記第２パケットが有効であるか否かを検出
   し、該検出結果を判定信号として出力する空き判定部
   と、 前記書き込みレジスタ，読み出しレジスタの第1,第２パ
   ケットのタグの比較を行って第１の比較信号を出力する
   とともに、両者が一致する場合は前記両パケットを、不
   一致の場合は前記書き込みレジスタから出力された第１
   パケットを出力するタグ比較部と、 このタグ比較部から出力された前記第２パケットのデー
   タを前記第１パケットに付して出力するデータ対生成部
   と、 前記パケット入力信号，判定信号，及び第１の比較信号
   を受け、前記待ち合わせメモリの読み出しあるいは書き
   込みの制御、前記読み出しレジスタが保持している第２
   プレゼンスビットを前記空き判定部へ、第２パケットを
   前記タグ比較部へそれぞれ出力する制御、前記書き込み
   レジスタが保持している第１パケットを前記タグ比較部
   へ出力する制御、及び前記第１の比較信号が一致を示す
   場合前記書き込みレジスタの第１プレゼンスビットを無
   効にする制御を行う制御部とからなるものであることを
   特徴とするデータ駆動形計算機。
5. 【請求項５】前記タグ比較部は、前記書き込みレジス
   タ，読み出しレジスタの第1,第２パケットのタグの比較
   結果としてタグの大小を示す第１の比較信号を出力する
   とともに、両者が一致する場合は前記両パケットを、不
   一致の場合は第１及び第２パケットのうちタグの大きい
   方のパケットを出力するものであり、 前記データ対生成部は、前記第１の比較信号を受けて前
   記第１及び第２パケットの両方又はそのいずれか一方を
   出力するものであり、 前記制御部は、前記第１の比較信号が前記第２パケット
   のタグの方が第１パケットのそれより大きいことを示す
   場合、前記書き込みレジスタの第１プレゼンスビットを
   有効として前記待ち合わせメモリのアドレスレジスタの
   内容が指すメモリアドレスへ前記書き込みレジスタが保
   持している第１パケット及び第１プレゼンスビットを出
   力せしめ、当該アドレスの第２パケットを読み出すとと
   もに前記第１パケットを書き込んで前記待ち合わせメモ
   リの内容を入れ換える機能を有するものであることを特
   徴とする特許請求の範囲第４項記載のデータ駆動形計算
   機。
6. 【請求項６】前記発火処理部から出力されたパケットを
   受け、該パケットのタグのスルーパケットフラグを判定
   し、スルーパケットフラグがスルーの場合にパケットを
   分岐させる分岐機構と、 この分岐機構から出力されたパケットを合流させる合流
   機構と、 前記分岐機構から合流機構間にスルーパケットフラグが
   スルーのパケットが流れるローカルパスとを備えたこと
   を特徴とする特許請求の範囲第４項又は第５項記載のデ
   ータ駆動形計算機。
7. 【請求項７】前記分岐機能と合流機構との間のローカル
   パスに、パケットを一時蓄えるバッファを備えたことを
   特徴とする特許請求の範囲第６項記載のデータ駆動形計
   算機。