JPS6015745A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明に一連の命令実行処理過程を複数のフェーズに分
け、複数の命令を同時ＩＣ実行するパイプライン型情報
処理装置に関する。

従来技術 この種のパイプライン型情報処理装置における汎用レジ
スタ間の演算命令では、メモリオペランドのアドレス計
算や、キャックユメモリへのアクセスが不要である。し
たがって、汎用レジスタとメモリオペランドとの演算命
令に比較するとかなり早いフェーズでコンディションコ
ードを決定することが可能である。

しかし、従来この種の情報処理装置においては当該フェ
ーズでコンディションコードが確定してもそれ全知る手
段がなく、コンディションコードの確定する７エーズが
最も遅−命令と同じタイミングでこれを参照している。

したがって、条件分岐命令のようなコンディションコー
ドを参照する命令の実行が遅れてしまうという欠点があ
る〇本発明の目的に、上記欠点を除去し、コンディショ
ンコード参照命令の実行全高速化するよう九した情報処
理装置を提供することにある。

発明の構成 本発明のパイプライン型情報処理装置に、それぞれがカ
ウンタ部と、コンディションコード生成に伴って、前記
カウンタ部を操作するコンディションコード生成部とを
含む複数のコンティジョンコード生成手段と、命令毎に
、どのコンディションコード生成部でコンディションコ
ードを生成するかを判別し、判別結果を保持するととも
に、判別結果に対応するカウンタを操作するコンディシ
ョンコード更新命令判別手段と前記複数のカウンタ部が
保持しているカウンタ値および前記保持された判別結果
を判定しコンディションコードの確定状態を示す信号お
よびコンティジョンコード全出力するコンディジ目ンコ
ード確定判定手段とを含む。

上記構成音とることにより、パイプフィン上で実行中の
最新のコンティシロンコード更新命令が使用するコンデ
ィションコード生成機構を常に監視していることでコン
ディションコードが確定しているか否かを知ることが可
能（なり、後続のコンディションコード参照命令に対し
て無駄な確定待をさせない工うｒｃ作用する。

発明の実施例 次（本発明について肉面全参照して詳細に説明する。

第１自を参照すると、本発明の一実施例は、フェーズＩ
である命令の取り出し動作を行なう命令取出し部、７エ
ーズ■であるレジスタオペランド取り出し、メモリオペ
ランドアドレス計算および条件分岐命令の分岐判定全行
なう取出計算判定部。

フェーズ１■であるメモリオペランド取り出しおよびレ
ジスタオペランドのみの演算実行を行なうオペランド取
出実行部、フェーズ■でらるメモリオペランドとレジス
タオペランドの演算実行を行なう実行部、７エーズ■で
ある結果の格納を行なう格納部から構＠、されている。

これを詳述すると、本発明の一実施例は、命令語を供給
する命令バッファｌ、命令レジスタ２．同時に独立な２
語を読み出すことが可能な汎用レジスタを含むレジスタ
メモリ５．メモリオペランドのアドレスを計算するアド
レス加算器６．命令レジスタ２ｒｃ保持された命令コー
ド部を保持するレジスタ８．レジスタメモリ５から読み
出された内容を保持するレジスタ９および１０．　アド
レス加算結果を保持するレジスタ１１．　レジスタ９お
よびｌＯの内容について論理演算を実行する論理演算回
路１３．　レジスタ９およびｌＯの内容について算術演
算？実行する算術演算回路１４．　レジスタｌｌ［保持
されたアドレスでアクセスされるキャッシュメモリ１５
゜論理演算回路１３の出力を受けてコンディションコー
ドを生成するコンディションコード生成回路１６、算術
演算回路１４の出力１に：受けてコンディションコード
を生成するコンディションコート生成回路１７，７エー
ズ■で処理される命令がメモリオペランドを使用しない
論理演算命令の時に、論理演算回路１３の出力を選択し
、同じくメモリオペランドを使用しない算術演算命令の
時は算術演算回路１４の出力を選択し、メモリオペラン
ドを使用する命令の時にレジスタ９の出力を選択するセ
レクタ１８．レジスタ８【保持された命令コードにより
、論理演算回路１３．算術演算回路１４゜コンディショ
ンコード生成回路１６および１７゜およびセレクタ１８
に対して制御信号を与える制御回路１２．　コンディシ
ョンコート生成回路１６の指示に応答して保持するカウ
ント値を−１するカウンタ２０．コンディションコード
生成回路１６の生成したコンディションコード全保持す
るレジスタ２１．コンディションコード生成回路１７の
指示に応答して保持するカウント値’Ｔｈ−１するカウ
ンタ２２．コンディションコード生成回路１７の生成し
たコンディションコード全保持するレジスタ２３．セレ
クタ１８の出力を保持するレジスタ２４．キャッシュメ
モリ１５の出力を保持するレジスタ２５．レジスタ８の
保持する命令コードを受けるレジスタ１９．　レジスタ
２４およびレジネタ２５の内容の論理演算を実行する論
理演算回路２７．同じく算術演算回路２８．論理演算回
路２７の出力を受けてコンディションコードを生成する
コンディションコード生成回路２９．同じく算術演算回
路２８の出力金堂けてコンディションコードを生成する
コンディションコード生成回路３０．７エーズ■で処理
される命令がメモリオペランドを使用する論理演算命令
の時に論理演算回路２７の出力を選択しメモリオペラン
ド金使用する算術演算命令の時は、算術演算回路２８の
出力全選択し、メモリオペランドを使用しない命令の時
はレジスタ２４の出力を選択するセレクタ３１゜レジス
タ１９に保持された命令コードに応答して論理演算回路
２７．算術演算回路２８．コンディションコード生成回
路２９および３０お工びセレクタ３１に対して制御信号
を与える制御回路２６゜コンディションコード生成回路
２９の指示に応答して保持するカウント値を−１するカ
ウンタ３２゜コンディションコード生成回路２９の生成
したコンディジ甘ンコードを保持するレジスタ３３．コ
ンディションコード生成回路３０の指示に応答して保持
するカウント値を−１するカウンタ３４゜コンディショ
ンコード生成回路３ｏの生成したコンディションコード
を保持するレジスタ３５．セレクタ３１の出力を保持す
るレジスタ３６．レジスタ３６１Ｃ保持された演算結果
を格納するメモリバッファ３８．コンディションコード
更新命令判別回路４．コンディションコード更新命令判
別回路４０判別結果全保持するレジスタ７、コンディシ
ョンコード確定判定回路３７．および条件分岐命令にお
いて分岐１同を判定する分岐判定回路３から構成されて
いる。

第２図金参照すると、命令バッファｌは命令のアドレス
を保持する命令アドレスカウンタ２０１゜命令アドレス
カウンタ２０１の示すアドレスの内容を出力するメモ’
Ｊ　２０２．信号線１０５の８ビツトの請求める加算器
２０３．および 信号線１０５０８ビツトのデータと命令アドレスカウン
タ２０１の８ビツトの出力と？選択するセレクタ２０４
とを含む。命令アドレス前記カウンタ２０１は、サイク
ル毎にその内容を＋１する。

しかし、信号線１０６？介して分岐判定回路３から与え
られるホールド指示が１の間にその内容の＋ｉｔ−行な
わず、同じ値を保持しつづける。また、前記カウンタ２
０１Ｈ１信号線ｔ０７１に介して分岐判定回路３から与
えられる分岐指示が１になると、信号線１０５を介して
命令レジスタ２から与えられる命令アドレスに加算器２
０３でｉｔ加えたアドレス取込み、命令アドレスとして
保持し、−万でに本情報処理装置がリセットされると、
値０を命令アドレスとして保持する０セレクタ２０４に
、信号＃１０７の分岐指示が１の時は、信号線１０５の
データを選択し、００時に命令アドレスカウンタ２０１
の出力を選択する０ 第３図は、本情報処理装置の扱う命令の形式を示すもの
である。命令語は１６ビツトからなり、ビット０〜３の
４ビツトの命令コードフィールド。

ビット４〜５の２ビツトのレジスタＡフィールド。

ビット６〜７０２ビツトのレジスタＢフィールド。

およびビット８〜１５の８ビツトのアドレスフィールド
から１１！成されている。

第１表に、本実施例の情報処理装置の命令のうちコンデ
ィションコードを更新する命令と、コンディションコー
ドを参照する条件分岐命令と、無条件分岐命令の動作に
ついて示したものである。

第４レコを参照すると、前記論理演算回路１３に、信号
線１２３および１２４の１６ビツトのデータの対応する
ビット間の論理積全米める１路５０１゜１６ビツトの排
他的論理和２求める回路５０２゜および信号＃１２１ｅ
介して制御回路１２から与えられる制御信号がＯなら回
路５０１の出力を選択し、ｌなら回路５０２の出力を選
択するセレクタ５０３から構成されている。前記論理演
算回路２７の構成も第５図に示す構成と同じである。

第５図を参照すると、算術演算回路１４ｉ、信号線１２
４の１６ビツトのデータの論理否定をめる回路６０１．
信号線１２２’に介して制御回路１２から与えられる制
御信号が０なら信号線１２４のデータを選択し、ｌなら
回路６０１の出力のデータ？選択するセレクタ６０２．
および信号線１２２０制御信号の“０”に応答して、信
号線１２３の１６ビツトのデータと、セレクタ６０２の
出力の１６ビツトのデータとの加算を行ない、１６ビツ
トの和をめ、制御信号の１に応答して信号線１２３のデ
ータとセレクト６０２の出力のデータとの算術和＋１の
値をめる加算器６０３から構成されている。

第５図を参照すると、算術演算回路２８０ｍ成も第６園
の構成と同じである。

第６図を参照すると、制御回路１２は、信号線１１７’
を介して与えられるレジスタ８の保持する４ビツトの命
令コードからセレクタ１８′ｆｔ制御する２ビツトの制
御信号１１８．コンティジョンコード生成回路１６への
制御信号１１９．　コンディションコード生成回路１７
への制御信号１２０゜論理演算回路１３への制御信号１
２１．および算術演算回路１４への制御信号１２２全生
収する０前記制御回路１２１Ｊ、論理和をめる２人カオ
アゲー）７０１．論理否定全米めるノットゲート。

７０２．７０３および７０５．お工び論理積金求める３
人カアンドゲート７０４および７０６から構成されてψ
る０ 前記セレクタ１８は、２ビツトの制御信号１１８の“０
”に応答して信号線１２７の１６ビツトのデータを選択
し、信号１１８の“ｌ”に応答して信号線１２６の１６
ビツトのデータを選択し、信号１１Ｂの２またに３＃に
応答して信号線１２３の１６ビツトのデータを選択する
。

第７図を参照すると、前記コンティジョンコード生成回
路１６ｔｆｆ、コンディションコード全保持するレジス
タ２１への２ビツトの制御信号１３０お工びカウンタ２
０への制御信号１２９’に生成する。信号線１３０のビ
ットＯはレジスタ２１へのセット指示信号であり、ビッ
ト１はセットデータ。

すなわちコンディションコードである０このコンディシ
ョンコード生成回路１６は信号５１２６の１６ビツトの
データの論理和全米める１６人力オアゲート８０１を含
む。

コンティジョンコード生成回路２９の構成も第８図の構
成と同じである。

スタ２３への２ビツトの制御信号１３２お工びカウンタ
２２への制御信号１３１’に生成する。信号線１３２の
ビットＯはレジスタ２３へのセット指示信号であり、ビ
ットｌにセットデータ、すなわちコンディションコード
である。前記コンティジョンコード生収回路１７ｒＸ信
号ａｘ２’ｉで与えられる１６ビツトのデータのビット
０の信号の論理否定？求めるノットゲートを含む。

コンティジョンコード生成回路３０の構成も第９図のＳ
我と同一である。

第９図を参照すると、制御回路２６の詳細？示すもので
あり、信号線１３３を介して与えられるレジスタ１９の
保持する命令コードに応答してセレクタ３１ｔ−制御す
る２ビツトの制御信号１４０゜コンディションコード生
成回路２９への制御信号１４１、同じくコンティジョン
コード生成回路３０への制御信号１４２．論理演算回路
２７への制御信号１４３．および算術演算回路２８への
制御信号１４４１”生成する。前記制御回路２６は、論
理否定全求めるノットゲート１００１お工び１００４゜
２人力の論理積をめるアンドゲート１００２および３人
力の論理積をめるアンドゲート１Ｏ０３および１００５
から構成されている。前記セレクタ３１は２ビツトの制
御信号１４０の“０またに１”に応答して、信号線１３
８の１６ビツトのデータ？選択し、制御信号１４０の２
に応答して信号線１４６の１６ビツトのデータを選択し
、制御信号１４０（７）３ｒｃ応答して、信号ｆＭ１４
５＋７）１６ビツトのデータを選択する０ 第１Ｏ図を参照すると、コンディションコード更新命令
判別回路４に、信号線１　（＋　２を介して与えられる
４ビツトの命令コードに応答して命令レジスタｒｃある
命令がコンディションコードを更新する命令かどうかを
判別する０判別結果が更新することを示している場合Ｉ
ＣＵどのコンティジョンコード生因回路でコンディショ
ンコードを生成するのかを判別し、そのコンディション
コード生成回路と対になったカウンタに保持しているカ
ウント値の＋ｌｔ−ｌチーると同時に判別結果をレジス
タ７ｒｃ記憶させる。信号線１０９，１１０，１１１゜
および１１２１ｃＨ１それぞれコンティジョンコード生
成回路２９，３０．１６お工び１７Ｃ対応したカウンタ
３２，３４．２０お工び２２への＋１カウント指示信号
が送出され、５ビツトからなる信号線１０８ににレジス
タ７への制御信号が出力される０ビツト０から３までは
セットデータ、すなわち２判別結果でめり、ビット４に
レジスタ７へのセット指示信号である０前記判別回路４
に、４ビツトの信号を１６ビツトにテコードする２進デ
コーダ１１０１．２人カオアゲート１１０２，１１０３
゜１１Ｑ４および１１０５．および４人カオアゲート１
１０６から構成されている。前記カウンタ２０，２２゜
３２お工び３４のそれぞれａ＋ｔカウント指示入力と、
−１カウント指示入力を持つ２ビツトカウンタでおり、
＋１カウント指示入力の１ｒｃ応答して保持しているカ
ウント値が＋１され、−１カウｙ　）　指示入力の１ｒ
ｃ応答して保持しているカウント値が−１される。両方
の指示入力ともｌ九なっｆｃ、場合には、保持している
カウント値が＋１も−１も行なわれずそのまま保持しつ
づける。この実施例である情報処理装置がリセットされ
ると値０がカウント値として保持される。前記レジスタ
２１゜２３．３３お工び３５のそれぞれ１ビツトのレジ
スタであり、セット指示入力とセットデータ入力を持ち
、セット指示がｔｉｃなった時のみ、セットデータを取
込み保持する。この実施例である情報処理装置がリセッ
トされると値０が保持される。

前記レジスタ７も、レジスタ２１，２２．３３および３
５と同様の機能を有し４ビツトのデータを保持する。

第１１図はコンディションコード確定判定回路３７は、
信号線１１６を介して与えられるコンティジョンコード
更新命令判別回路４の判別結果を保持するレジスタ７の
出力に応答して、バイグライン上で実行中の命令のうち
最新のコンディションコード更新命令がどのコンディシ
ョンコード生成回路でコンディションコードを生成する
かを知り、信号線１３６，１３４，１５３および１５１
を介して与えらｈるカウンタ２２，２０．３４および３
２の保持するカウント値に応答してそのコンディション
コード生成回路がすでにコンディションコードを生成し
ているかどうかを知り、生成している場合ＩＣニ、正し
い確定し几コンディシコンコード金選択する。信号線１
５６のコンティジョンコード確定表示信号が０の時はま
だ確定していないこさ？示し、１の時は、確定している
ことを示す。信号線１５７のコンディションコード出力
信号は、コンティクコンコードが確定している時ｒｃに
、確定したコンディションコード全出力する。前記確定
判定回路３７は、２人力オアゲート１２０１、１２０２
．１２０３および１２０４．否定ゲー）　１２０５．１
２０６．１２０７．１２０８．および１２１０゜４人力
オアゲート１２０９および１２２０．５人カオアゲート
１２１５．および２人カアンドゲート。

１２１１．１２１２，１２１３，１２１４，１２１６，
１２１７゜１２１８および１２１９から構成されて鱒る
０第１２１１を参照すると、前記分岐判定回路３は信号
線１０２を介して与えられる命令コードにより条件分岐
命令か無条件分岐命令か全判別し、無条件分岐命令の場
合には信号線１０７を介して命令バッファＩｒｃ対して
分岐指示全出力する。条件分岐命令の場合ｒｃＨ１信号
線１５６のコンディションコード確定表示信号１：工９
、コンディションコードが確定していて、かつ信号１ｊ
ｌ１５７のコンディションコードが１であれば分岐指示
が出力される。コンティシロンコードが確定していない
時には確定するまで信号線１０６ｅ介して命令バッファ
ｌと命令レジスタ２１Ｃ対してホールド指示が出力され
る。前記分岐判定回路３に、否定ゲート１３０１、１３
０２．１３０３．および１３０４．　４人力アンドゲー
ト１３０５および１３０６．２人カアンドゲート１３０
７，３人カアンドゲート１３０８．および２人カアンド
ゲー）　１３０９から構成されている。

第１３図上参照すると、命令バッファｌと命令レジスタ
２および分岐判定回路３１Ｃ！って無条件分岐命令が実
行される時の時間関係は次の゛ようである。サイクルｌ
において命令アドレスカウンタ２０１が無条件分岐命令
ＢＸのアドレスを示している。サイクル２においてに、
命令レジスタ２１Ｃ無条件分岐命令ＢＸがセットされ、
命令アドレスカウンタ２０１Ｈ無条件分岐命令ＢＸの次
の命令ＥＸ＋１のアドレス金示す。こねと同時に分岐回
路３に、命令レジスタ２に入っている命令が無条件分岐
命令であることを判別し、分岐指示全信号線１０７ｒｃ
出力するＯ従って次のサイクル３では命令レジスタ２に
は、無条件分岐命令ＢＸＬ７）分岐先命令Ａがセットさ
れ、命令アドレスカウンタ２０１にに分岐先命令Ａの次
の命令のアドレスＡ＋１がセットされる。次のサイクル
４でに命令レジスタ２ｒｃば、分岐先命令への次の命令
Ａ＋１７３Ｅセットされる０ 第１４図を参照すると、コンディションコードがＯｒｃ
確定している時の条件分岐命令ＢＣＸの実行の時間関係
が示されて−る。サイクル２て条件分岐命令ＢＯＸが命
令レジスｐ２［セットされても、確定表示が１なのでホ
ールド指示 ａ出力されない。コンディションコードが０なので分岐
指示も出力されなｉ０従って矢のサイクル３でＨＢＣＸ
の次の命令ＨにＸ＋１が命令レジスタにセットされる０ 第１５図金参照すると、コンティシロンコードがｌｒｃ
確定している時の条件分岐命令ＢＣＸの実行の時間関係
が示されている０サイクル２で条件分岐命令ＢＣＸが命
令レジスタ２にセットされると、確定表示はｌなのでホ
ールド指示は出力されない。コンティシロンコードμｌ
なので分岐指示が出力され、次のサイクル３では命令レ
ジスタ２ｒｃσＢＯＸの分岐先命令Ａがセットされる。

命令アドレスカウンタ２０１には分岐先０令の次の命令
Ａ＋１のアドレスがセットされる。

第１６図を参照すると、コンディションコードの確定待
ちを行なった結果、コンディションコードが０に確定し
た場合の条件分岐命令ＢＣＸの実行の時間関係が示され
る。サイクル２で条件分岐命令ＨＣＸが命令レジスタ２
【セットされると分岐判定回路３ａｓ定表示がｏ”ｔ’
ｓることからホールド指示全出力する。このため次のサ
イクル３ｖこなっても命令アドレスカウンタ２０１ｔ’
ＪＢＣＸ＋１のアドレスを保持したままであり、命令レ
ジスタ２もＢＣＸｔ−保持している０ここで、コンディ
ションコードが確定し、確定表示が１になると、ホール
ド指示は０范なり、コンディションコードがＯｒｃ確定
したことから分岐指示ａＯとなる。従って次のサイクル
４では分岐に実行されずに命令レジスタｚｒｃｉＢｃＸ
＋１の命令が命令アドレスカウンタ２０１　ｆｃＦＸＢ
　ＣＸ＋２の命令のアドレスがセットされる。

第１７図を参照すると、コンディションコード行の時間
関係が示されている。サイクル２で条件分岐命令ＢＣＸ
が命令レジスタ２ｖｃセツトされると確定表示がＯであ
ることから、ホールド指示が出力される。このため次の
サイクル３ｒｃなっても命令アドレスカウンタ２０　Ｌ
ｔｆｆＨＣＸ＋１のアドレスを保持したままであり、命
令レジスタ２もＢｅＸｔ−保持している０ここでコンテ
ィシロンコードがｌｒｃ確定すると、確定表示１１Ｊｃ
なり、ホールド指示ｈｏｒｃなる０コ／テインヨンコー
ドが１であるので分岐指示は１になり、分岐が実行され
る。次のサイクル４でに命令レジスタ２ＦＣｔ；［分岐
先の命令Ａがセットされ緒令アドレスカウンタ２０１ｒ
ｃｔｆｆ分岐先の命令の次のＡ＋１のアドレスがセット
される０ 第１図におけるレジスタ８．　９．　１０．　１１゜１
９．２４．２５．３６に、各サイクル毎に、入力されて
釣るデータをセットし保持する。次に下記のような一連
の命令を例にとって本災施例の動作を詳細に説明する。

第１８図を参照すると、上記一連の命令を実行した時の
各サイクルにおける命令の流れと第１図中の主要なブロ
ックの状態が示さｉしている。第１８図における命令Ｇ
は命令Ｆの条件分岐動作を行なった結果実行される命令
である。

次に本発明の一実施例の動作ｆｔ第１図、および第１８
図を参照しながら順次各サイクル毎に詳細に説明する。

ＣＭｌサイクル〕 命令Ａが命令バッファｌから取り出される。

〔第２ｔイクル〕 命令Ａが命令レジスタ２九セツトされ、命令Ａで指定さ
れた２つの汎用レジスタの内容がレジスタメモリ５から
読み出される。コンディジ冒ン更新命令判別回路４でに
命令ＡＨ、コンディションコードを更新するＡＤＤＲ命
令であることが判別され判別結果として信号５ｉｏｓｒ
ｃレジスタ７への１８」セット指示が、まｆｃ信号１１
ｉ！１１２にカウンタ２２への＋１カウント指示が出力
される。

命令Ｂｉ命令バッファｌから取り出される。

〔第３ｔイクル〕 判別結果を保持するレジスタ７九は信号［１０８の指示
に応答して［−８」がＷき込まわる。カウンタ２２１Ｃ
に、信号線１１２の指示に応答して＋１され「ｌ」がセ
ットされる。コンティジョンコード確定判定回路３７は
、信号線ｔｔ６ｅ介して得られたレジスタ７の判別結果
に応答して、コンディションコード全コンディションコ
ード生成回路１７で生成する命令がバイブライン上に存
在していること全知る。信号線１３６Ｔｈ介して与えら
れるコンティシ百ンコード生成回路１７［対応したカウ
ンタ２２の内容の１に応答して、コンディションコード
生１１ｉ！回路１７がまだコンディションコードを生成
していないことを知り、信号線１５６のコンディジ百ン
コード確定表示に“θ″を出力してコンティシロンコー
ドが確定していないことを示す。

命令Ａｆｆ、レジスタメモリ５から取り出さｉ、７ｃ汎
用レジスタの内容がそれぞれレジスタ９お工びｔｏｒｃ
セットされる０レジスタ８には命令Ａの命令コードがセ
ットされる。制御回路１２Ｈ１信号線ｔｔ’ｙｔ−介し
て与えられるレジスタ８からの命令Ａの命令コードに応
答して信号ｍ１２２上に“０＃を出力して算術演算回路
１４に加算を指示し、信号線１２０上に（−１Ｊｔ−出
力してコンティジョンコード生Ｅ回路１７［はコンディ
ションコードの生成を指示し、さらに信号線１１８上に
は「０」を出力して、セレクタ１８ｒｃｉ信号線１２７
上に出力される算術演算回路１４の出力を選択するよう
に指示する。この結果レジスタ９お工びｌＯの内容に算
術演算回路１４で加算されその加算結果にセレクタ１８
で選択される。

コンディションコード生成回路１７μ信号線１２７から
の演算結果に応答してコンティシロンコード全生成し、
生成したコンディションコードを信号線１３２に出力し
レジスタ２３Ｖｃコンデイジ目ンコードのセットを指示
すると同時に、信号線１３１１ｃカウンタ２２への一１
カウント指示を出力する。

命令Ｂは命令レジスタ２ｖｃセツトされ、命令で指定さ
れた汎用レジスタの内容がメモリレジスタ５から読み出
され、メモリオペランドのアドレス計算が、アドレス加
算器６で行なわれる。コンディションコード更新命令判
別回路４でぼ、命令Ｂがコンディションコードを更新す
るＥＯＢ、Ｘ命令であることを判別し、判別結果として
信号［１０８にレジスタ７への「ｌ」セット指示を出力
し信号線１０９上にカウンタ３２への＋１カウント指示
を出力する。

命令Ｃは命令バッファｌから取り出される。

〔第４ｔイクル〕 カウンタ２２は信号線１３１の一１カウント指示により
−ｌさｆｉ［ＯＪがセットされる。レジスタ２３１Ｃに
第３ｔイクルで生成された命令Ａのコンディションコー
ドがセットされる。判別結果を保持するレジスタ７は、
信号線１（）８の指示ｉ’ｃ、ｃりＩ−１ｊがセットさ
れ、カウンタ３２は信号線１０９の指示ＩＣ，ｌ：、ｐ
＋１されｌ−Ｉ　Ｊがセットされる。コンディションコ
ード確定判定回路３７はレジスタ７の内存に応答してパ
イプライン上の７エーズ■以降でコンディションコード
を更新スる最新の命令がコンディションコード全コンデ
ィションコード生成回路２９で生成すること全知り、コ
ンディションコード生成回路２９に対応したカウンタ３
２の内容が１であることから、コンディションコード生
成回路２９がまだコンティシロンコードを生成していな
いことを知り、信号線１５６のコンティクコンコード確
定表示ｔｌ−ｏＪｔ”出力ＴるＯ 命令Ａの制御によりセレクタ１８で選択された算術加算
の結果がレジスタ２４にセットされる。

レジスタ１９ｒｃＨ命令Ａの命令コードがセットされ、
制御回路２６は信号線１４０上１−ＯＪ’Ｔｈ出力し、
その結果セレクタ３１ｆｆ信号線１３８からのセレクタ
２４ｒｃセツトされた命令Ａの演算結果をセレクトする
。

命令Ｂの制御の下でレジスタメモリ５から読み出された
汎用レジスタの内容がレジスタ９ｒｃセツトされ、メモ
リオペランドのアドレスはレジスタ１１１Ｃセツトされ
、キャッＸ／エメモリ１５ｒＸレジスタ１１のアドレス
でアクセスされる。レジスタ８には命令Ｂの命令コード
がセットされ、制御回路１２１ｆｆ信号線ｔｔｓｒｃｌ
−ａＪｒ出力し、その結果セレクタ１８は信号線１２３
のレジスタ９にセットサれり汎用レジスタを読み出した
内容をセレクトする。

命令Ｃｄ命令レジスタ２１’Ｃセツトされ、命令で指定
さｈた汎用レジスタの内容と、メモリオペランドのアド
レスがそれぞれ信号線１１３および１１５ｒｃ読み出さ
れる。コンディションコード更新命令判別回路４では命
令Ｃがコンディションコードを更新する８０ＢＸ命令で
あること全判別して、判別結果として信号線１０８にレ
ジスタ７への「２１セツト指示を出力し、信号線１１０
にカウンタ３４への＋１カウント指示を出力する。

命令Ｄ［命令バッファｌから取り出される。

カウンタ３４は信号線１１Ｏの指示に応答して＋１さし
ｆ−ｔ　Ｊがセットされる。レジスタ７にに信号線１０
８の指示に応答して「２」がセットされる。コンディシ
ョンコード確定判定回路３７はレジスタ７０円８ｉ応答
してバイグライン上のフェーズ■以降でコンディション
コードを更新する最新の命令がコンディク目ンコード生
□回路３０でコンディションコード全生成することを知
る。

コンディションコード生成回路３０に対応したカウンタ
３４の内容が１であることから、まだコンディションコ
ードが生成されていないことを知り、信号線１５６１’
ｃコンテイクヨンコ一ド確定表示としてｌ−０Ｊを出力
する。

命令Ａの制御の下でセレクタ３１で選択された演算結果
がレジスタ３６にセットされ、さらに、メモリバッファ
３８に格納きれる。

命令Ｂの制御の下でキャッジ具メモリ５から読み出され
たメモリオペランドのデータにレジスタ２５ｒｃセツト
され、汎用レジスタオペランドはレジスタ２４１Ｃセツ
トされる。レジスタ１９［ｔｆｆ命令命令命令コードが
セットされる０制御回路２６は命令Ｂｖｃ応答シテ信号
１ｊ！１４３ＶｃＩ−ＩＪｔ−出力して論理演算回路２
７ｖｒ−排他的論理和全米めるよう指示し、信号線１４
１Ｆｍｌ’ｌＪ’ｅ出力してコンティシ目ンコード生Ｆ
Ｄ１回路２９ｒｒ、げコンディションコードの生［−指
示し、さら／Ｃ信号線１４０１’（ｔｘｌ−３Ｊｉ出力
して、セレクタ３１１Ｃ論理演算回路２７の出力を選択
する工９指示する０この結果、論理演算回路２７でめら
れ、演算結果ａセレクタ３１で選択される０コンデイシ
ヨンコ一ド生成回路２９げ、信号線」４５からの演算結
果に応答してコンディションコードを生成し、生成され
たコンディションコード金信号線１４８上に出力し、レ
ジスタ３３へのコンディションコードのセットを指示す
ると同時に、信号線１４７１Ｃカウンタ３２への−ｌカ
ウント指示を出力する。

命令Ｃで指定さｈたレジスタオペランドにレジスタ９に
セットされメモリオペランドのアドレスにレジスタ１ｌ
ｖｃセツトされる。レジスタ８には命令Ｃｌ７）命令コ
ードがセットさね、制御回路１２に信号線１１８に［”
２」を出力し、その結果セレクタ１８ｉレジスタ９の出
力を選択する。

命令Ｄｕｅ令レジスタ２九セットされ、命令で指定され
た汎用レジスタの内容が読み出され、メモリオペランド
のアドレスが計算される。コンティシ舊ンコード更新命
令判別回路４に、命令りがコンティジョンコードを更新
するＡＤＤＸ砧令であることを判別して、判別結果とし
て、信号線１０８上へレジスタ７への１−２４セツト指
示全出力し、信号線１１０ｒｃカウンタ３４への＋１カ
ウント指示を出力する。

命令Ｅｆ−ｌ命令バッファｌから取り出される０〔第６
サイクル〕 レジスタ７には信号線１０８の指示に応答して１′２」
がセットされ、カウンタ３４は信号線１１０の指示に応
答して＋１カウントされ、１゛２」が保持される。カウ
ンタ３２のＶ３Ｍは信号線１４７の指示に応答して−１
さｆｌ−１−ＯＪ？保持し、レジスタ３３ｒｃｔｒ第５
サイクルで生＠された命令Ｂのコンティジョンコードが
セットされる０コンデイシロンコ一ド確定判定回路３７
にレジスタ７の内容に応答してパイプライン上のフェー
ズ■以降でコンティジョンコードを更新する最新の命令
がコンディションコード生成回路３０でコンティジョン
コードを生成することを知り、コンティシロンコード生
成回路３０に対応したカウンタ３４の内容が２である仁
とから、まだコンティジョンコードが生成さｈていない
ことを知ｐ１信号線１５６のコンティジョンコード確定
表示ｔｃ（ｏ」２出力する０ 命令Ｂの制御の下でセレクタ３１で選択された演算結果
にレジスタ３６ｖｃセツトされ、さらにメモリバッファ
３８ｖｃ格納される。

命令ＣｒＸ、キャッシュメモリ５から読み出されたメモ
リオペランドにレジスタ２５Ｖｃセツトされレジスタオ
ペランドにレジスタ２４Ｖｃセツトされる０レジスタ１
ｌｃｉ、命令Ｃの命令コードがセットされる。制御回路
２６は、信号線１４４１’Ｃ１を出力して、算術演算回
路２８ｒｃ減算全行なうよう指示し、信号線１４２（も
ｔｅ小出力てコンティシロンコード生成回路３０Ｖｃぼ
コ／テイクコンコードの生＠金指示し、さらに信号線１
４０上１′ｃ汀ｒ−２Ｊｒ出力して、セレクタ３１ＴＣ
算術演算回路２８の出力を選択するよう指示する０この
結果、レジスタ２４の内容からレジスタ２５の内容？引
いた差が請求められてセレクタ３１で選択される０コン
デイシヨンコ一ド生成回路３０は、信号線１４６からの
演算結果に基づいてコンティジョンコードを生成し、信
号線１５（ＩＩｃ出力し、レジスタ３５へのセツ＋ｔ−
指示すると同時に、カウンタ３４への−ｌカウント指示
を信号線１４９１Ｃ出力する。

命令りで指定されたレジスタオペランドはレジスタ９に
セットされ、メモリオペランドのアドレスにレジスタ１
１４セツトされる。レジスタ８にに命令りの命令コード
がセットされ、制御回路１２は、信号線１１８ｖｃ１２
Ｊ　Ｔｈ出力し、その結果、セレクタ１８１−ｆｆレジ
スタ９の出力全選択する。

命令Ｅｉ、命令レジスタ２にセットされ、命令で指定さ
れた２つの汎用レジスタの内容がメモリレジスタ５から
読み出される。コンディションコード更新命令判別回路
４に、命令Ｅがコンティジョンコードを更新するＡＮ　
Ｄ）ｌ命令であることを判別し、判別結果として、信号
線１０８上へレジスタ７への１゛４」セット指示を出力
し、信号１ｓ１１１にカウンタ２０への＋１カウント指
示全出力する。

命令Ｆは命令バッファｌから取出される。

〔第７サイクル〕 レジスタ７にぼ信号線１０８の指示に応答して「４」が
セットされ、カウンタ２０ｒＸ、信号線ｉｌｌの指示に
応答して＋１カウントされ「１」がセットされる。カウ
ンタ３４ぼ信号線１４９の指示に応答して−ｌカウント
レ１−ＩＪｔ”保袖し、セレクタ３５ｒｃＵ第６サイク
ルで生成された命令Ｃのコンディションコードがセット
される。コンティシロンコード確定判定回路３７ｉレジ
スタ７の同各に応答してパイプライン上のフェーズ１１
以降でコンディションコードを更新する最新の命令がコ
ンディションコード生成回路１６で生成することを知り
、コンディションコード生成回路１６ｃ対応したカウン
タ２０の内容が１であることから、まだコンティジョン
コードが生成されていないことを知ジ、信号線１５６の
コンディションコード確定表示ｖｃ「０」を出力する。

命令Ｃの制御の下で、セレクタ３１で選択された演算結
果がレジスタ３６１’Ｃセツトされ、さらにメモリバッ
ファ３８に格納される０ 命令Ｄ［キャッシュメモリ１５から読み出されたメモリ
オペランドにレジスタ２５１Ｃセツトされレジスタオペ
ランドにレジスタ２４にセットされる。レジスタ１９ｒ
ｃｄ命令りの命令コードがセットされ、制御回路２６に
、信号線１４１ｃＯｔ−出力して算術演算回路３８に加
算を行う工９指示し、信号線１４２［１を出力してコン
ディションコード生成回路３０にコンディションコード
の生成を指示し、さらに信号線１４０［１２ｔ−出力し
てセレクタ３１に算術演算回路２８の出力を選択するよ
う指示する。この結果、レジスタ２４おＬびレジスタ２
５の内容が加算され、加算結果にセレクタ３１で選択さ
れる。コンディションコード生成回路３０は、信号ａ１
４６の演算結果からコンティジョンコードを生成し信号
線１５０ｒｃ出力し、レジスタ３５へのセットを指示す
ると同時に、カウンタ３４への−ｌカウント指示を信号
線１４９に出力する。

命令Ｅで指定されたレジスタオペランドがレジスタ９お
工びｌ０ＶＣセツトされる。レジスタ８にに命令Ｅの命
令コードがセットされ、制御回路１２は、信号ｍ１２１
ｖｃＯを出力して論理演算回路１３に論理積？求めるよ
う指示し、信号線１１９ｒｃ１を出力して、コンディシ
ョンコード生成回路１６にコンディションコードの生成
全指示し、さらに信号線１１８に１を出力して、セレク
タ１８に論理演算回路１６の出力を選択するよう指示す
る。

この結果レジスタ９およびｌＯの内容の論理積が論理演
算回路１６でめられ、演算結果はセレクタ１８で選択さ
れる。コンディションコート生成回路１６げ信号線１２
６からの演算結果に応答してコンディションコードを生
成し、信号線１３０に出力し、レジスタ２１へのセラ）
ｔ−指示すると同時九カウンタ２０に対しての−ｌカウ
ント指示？信号線１２９に出力する。

命令Ｆｆｆ命令レジスタ２１Ｃセットされる。コンディ
ションコード更新命令判別回路４は命令Ｆがコンディシ
ョンコードを更新しないＢＣＸ命令であること金利別し
、その結果として、レジスタ７へのセット指示、カウン
タへの＋ｌカウント指示に何も出力しない。−万、分岐
判定回路３に命令ＦがＢＣＸ命令であること全判別し、
信号線１５６のコンディションコード確定表示を参照す
る。コンティシコンコード確定判定回路３７は、信号線
１５６ｃＯｉ出力しているため、分岐判定回路３は、信
号線１０６ｖ′ｃ１′ｔｌ″出力して命令レジスタ２と
命令バッファｌｖｃ対して、ホールド指示を行なう０ カウンタ３４げ信号線１４９の指示に応答して一１カウ
ントされ“０”を保持する。レジスタ３５は、第７サイ
クルで生成された敵令りのコンディションコードがセッ
トされる０力ウンタ２０Ｍ５信号線１２９の指示に応答
して一１カウントされＯを保持する。レジスタ２１も、
第７サイクルで生成された命令Ｅのコンディションコー
ドがセットされる。コンディションコード確定判定回路
３７ばレジスタ７ｒｃ応答してパイプライン上のフェー
ズ■以降でコンティクロンコード音更新する最新の命令
がコンディションコード生成回路１６でコンディション
コード全生成することを知る。コンディションコード生
成回路１６［対応したカウンタ２０の保持するカウント
値が０であることから、最新のコンディションコード更
新命令の生成するコンディションコードが既に確定して
いることを知り、信号線１５６のコンディションコード
確定表示に１を出力する。同時に、コンティジョンコー
ド生成回路１６に対応したレジスタ２１の内答ヲ確定し
たコンティジョンコードとして信号線１５７に出力する
。

命令りの制御の下で、セレクタ３１で選択された演算結
果がレジスタ３６にセットされ、さらにメモリバッファ
３８に格納される。

命令Ｅの制御の下で第７サイクルでめられた演算結果が
レジスタ２４にセットされる。レジスタ１９ｃは、命令
Ｅの命令コードがセットされ、制御回路２６に信号線１
４０ｒＣＩを出力する。この結果、セレクタ３１はレジ
スタ２４の出力全選択する。

命令Ｆの制御の下で、第７サイクルで分岐判定回路３か
ら信号線１０６にホールド指示が出力されたため、命令
レジスタ２ｒｃホールドされたまま、７エーズ■にある
。分岐判定回路３は、信号線１０２ｔ−介して命令レジ
スタに入っている命令がＢＣＸ命令であることを判別し
て、信号線１５６のコンディションコード確定表示全参
照する。コンディションコード確定判定回路３７に、信
号線１５６にｌｔ小出力ているため、分岐判定回路３は
信号線１０６ｒｃＯを出力して、命令レジスタ２と命令
バッファｌとに対してのホールド指示を解除する。同時
に信号線１５７上の確定したコンディションコード九よ
り分岐を実行するかどうかの判定を行ないその結果を信
号線１０７上【出力する。以上の動作によって、条件分
岐が実行され、条件分岐動作の結果実行される次の命令
Ｇがフェーズ■に入り命令バッファｌから取り出される
。

第７サイクル以降も、上記と同様の動作を行なう０ 上記の例に示した条件分岐命令Ｆの見かけ上の実行時間
は２サイクルであるが、本発明を適用しない場合、コン
ディションコードを確定しているか否かを知る手段がな
いため、命令ＡやＥの工う７Ｔｈ７エーズ■でコンディ
ションコードを生成可能な命令が、７エーズ■でコンデ
ィションコードを確定しても参照することができないＯ
従って、コンディションコードを参照する条件分岐命令
に、直前の命令が、コンディションコードを更新する命
令が必ずコンディションコード金確定させるフェーズ■
に入るまで、分岐判定を待たなければならないため上記
の例では直前の命令Ｅが７エーズＶＩＣ入るまでの３サ
イクルを見かけ上の実行時間として要することになる。

本実施例でにコンディションコード全参照するＢＣＸ命
令が、コンディションコードを参照する７エーズがフェ
ーズ■であるため、７エーズＨにコンディションコード
更新命令判別回路を設け、フェーズ■ｒｃ判別結果金保
持するレジスタを設けであるが、コンティジョンコード
と汎用レジスタとの加算ｖｆ″竹うといったような、フ
ェーズ■でコンディションコード全参照する命令があっ
た場合ＩＣＩ）、フェーズ■にも、コンディションコー
ト更新命令判別回路を設け、７エーズ■に判別結果を保
持するレジスタを設は各コンディションコード生成回路
にそれぞれカウンタＴｈ１つづつ追加し、それらの出力
を受けるコンティジョンコード確定判定回路も追加すれ
ば、フェーズＪｌ［ｒｃおいて、フェーズ■以降ｒｃあ
る最新のコンディションコード更新命令によりコンディ
ションコードが確定しているか否かを知ることができる
。

本笑施例でば、コンティジョンコード生成回路ｖｉ１″
４つ有しているが、本発明はコンディションコード生成
回路が１つであっても有効ｖｃ動作する。

従って、演算回路とコンディションコード生成回路をオ
グシ−ｉｙで追加できるＬ５な構造の情報処理装置にお
いても本発明は有効である。

１圃莞 ４、図面の説明 第１図は本発明の一実施例金示す図、第２図に第１図に
示した命令バッファｌの詳細な構成を示す図、第３Ｎμ
第１図に示した情報処理装置で扱う命令の形式を示す図
、第４図は第１図に示した論理演算回路１３の詳細な構
成を示す図、第３Ｎμ第１図に示した算術演算回路１４
の詳細な構成全示す図、第６図に第１図に示した制御回
路１２の詳細な構５ｙ、を示す図、第７図に第１図に示
したコンティ７ヨンコード生成回路１６の詳細な得改を
示す図、第８図は、第１図に示したコンティジョンコー
ド生成回路１７の詳＃ｉＩｌな構成ヲ示す図。

第９図ａ１第１図に示した制御回路２６の詳細な構成ケ
示す図、第１Ｏ図は、第１図（示したコンディションコ
ード更新命令判別回路４の詳細な構成を示す図、第１１
図は第１図に示したコンティジョンコード確定判定回路
３７の詳細な構改ヲ示す図、第１２図は、第１図に示し
た分岐判定回路３の詳細ｌ構＠を示す図、第１３図は第
１図に示した実施例における無条件分岐命令の実行の時
間関係金示すタイムチャート、第１４図は、コンディシ
ョンコードがＯｖｃ確定している時の条件分岐命令の実
行の時間関係を示すタイムチャート、第１５図はコンデ
ィションコードがＩＩＣ確定している時の条件分岐命令
の実行の時間関係を示すタイムチャート、第１６図はコ
ンディションコードの確定待ちを行なっ几結果コンディ
ションコードがＯｒｃ確定した場合の条件分岐命令の実
行の時間関係を示すタイムチャート、第１７図にコンデ
イア１ンコードの確定待ちを行なった結果コンデイア１
ンコードがＩＩＣ確定した場合の条件分岐命令の実行の
時間関係を示すタイムチャート、および第１８図は第１
図に示した実施例の命令実行フェーズと主要なブロック
の動作状態を示すタイムチャートである０第１図からｘ
ｉ　ｓａにおいて、ｌ・・・命令バッファ、２・・・命
令レジスタ、３・・・分岐判定回路、４・・・コンテイ
ン１ンコード更新命令判別回路、５・・・レジスタメモ
リ、６・・・アドレス加算器、１２・・・制御回路、１
３．２７・・・論理演算回路、１４゜２８・・・算術演
算回路、１５・・・キャッシュメモリ、１６．２９・・
・コンティシコンコード生成り路−ｔ’ｙ。

３０・・・コンディションコード生成りＯ路、１８．３
１・・・セレクタ、２６・・・制御回路、３７°・°コ
ンディションコード確定判定回路、３８・・・メモリバ
ッファ、７．２１，２３，３３．３５・・・レジスタ、
８，９゜１０．１１，１９，２４，２５，３６・・・レ
ジスタ、２０．２２，３２，３４−・・カウンタ、２０
１・・・命令アドレスカウンタ、２０２・・・メモリ、
２０３・・・加算器、２０４・・・セレクタ、５０１・
・・２人力１６ビツトアンド回路、５０２・・・２人力
１６ビツト排他的論理和回路、５０３・・・セレクタ、
６０１・・・１６ビツトノット回路、６０２−・・セレ
クタ、６０３・・−１６ビツト２人力加算器、７０１・
・・２人力オアゲート、７０２．　７０３．　７０５・
・・否定ゲート、７０４．７０６・・・３人カアンドゲ
ート、８０１・・・１６人カオアゲート、９０１・・・
否定ゲート、１００１゜１００４・・・否定ゲート、１
００２・・・２人カアンドゲート、１００３．１００５
・・・３人カアンドゲート、１ｔｏｉ・・・４ビツトデ
コーダー、１１０２，１１０３，１１０４゜１１０５・
・・２人力オアゲー）、１１０６・・・４人力オアゲー
ト、１２０１，１２０２，１２０３．１２０４・・・２
人力オアゲート、１２０５，１２０６，１２０７，１２
０８゜１２１Ｏ・・・否定ゲート、１２０９．１２２０
・・・４人力オアゲート、１２１１．１２１２．１２１
３．１２１４゜１２１５、１２１６．１２１７．１２１
８．１２１９・・・２人カアンドゲート、１３０１，１
３０２，１３０３，１３０４・・−ノットゲート、１３
０５，１３０６・・・４人カアンドゲート、１３０７・
・・２人カアンドゲート、１３０８・・・３人カアンド
ゲート、１３０９・・・２人力オアゲート。

冥　２図　′ Ｚ　３　図 篤４霞　／２６ 冥５図　″“ ６６　図 冥７図 篤　Ｄ　図 ｚ　ｑ　履 冥／θ図　ｌθθ 第７ｆ図　１５６　ｔ８ｆ ｌθり　ｌθ６ ’Ａ　１２図 サイクツｂ　１　、１　□　Ｉ　３１　４　１冥　ｙ、
、３図 別りし　１，１　２１　、：＋　１　４１命釘Ｆ１２励
第２ｔｙｆ　ｆコ刈＝Ｄ ご筐令Ｌ５；′スタ　２　６四■２Ｘ１；四ツ）コンデ
ィふ１．：、コ・ＬＩ銀１−４に号ｍｙｓｂ６−−−−
−−ｊ、’し一−−ヨ；、、Ｌｘｗ−）　’１ｍ％剰牧
７５□　二丁ニニニ二’（＋　−−−−タデ、Ｌ支ネ置
示　イ菖号Ａず馳ｌθ７　。

ＡスーＩＬγ”３カミ　イも９筆♀７θ６　。

′）つ　７４　図 ・す゛イクＩし　Ｉ　ｌ　Ｉ　Ｚ　１　．３　１　４　
１〉ζ　乙５　し司 サイクル　Ｉｉ　２　１　−１　１　４　１玉−ルト↑
哲ホ　イ、Ｊ線ｌθ６　′ θ ’Ｆ’ｙｌ乙　し８ サイクｒＬ　ｌ　ｌ　ｌ　Ｚ　ｌ　３　Ｉ　４　１Ｆ）
　７７　図 手続補正書（自発） ２０発明の名称　情報処理装置 ３、補正をする者 事件との関係　出　願　人 東京都港区芝五丁目３３番１号 （４２３）　日本電気株式会社 代表者　関本忠弘 ４、代理人 〒１０８　東京都港区芝五丁目３７番８号　住友三田ビ
ル日本電気株式会社内 （１１図面 （２）明細書の発明の詳細な説明の欄 ６、補正の内容 （１）願書に添付した第１２図を新たな図面と差し換え
ます。１１♂・、嘩１子田１コ１丁工ｒＪし。

（２）明細書の発明の詳細な説明の欄を下記のように訂
正します。

記 １、第１２頁第４行目の記載「第５図」を「第４図」と
訂正します◇ ２、同頁第１８行目の記載「第５図を参照すると、」を
削除します。

３、同頁筒１９行目の記載「第６図」を「第５図」と訂
正します。

４、第１４頁第１０行目の記載「第８図」を「第７図」
と訂正します。

５、第１８頁第３行目の記載「第１１図は」を［第１１
図を参照すると、］と訂正します。

６、第３０頁第１８行目の記載「■以降」を「■以降」
と訂正します。

７　第３１頁第９行目の記載「５」を１１５」と訂正し
ます。

８、第３８頁第７行目の記載「１６」を「１３」と訂正
します。

゛、；＼・・／ ／６７　１θ６ 第７ｉ　図 ゛す・イクル　ｌ／ｌ　ど　ｌａｌ　４　１命１ダアド
しス〃匁タ　どρ／　（コＦ］［＝ｘコｉ区三？；〈＝
≧コ］［）、、＋、；’ＸＶ　ｌ　Ｇ口ｎ刈百り 分山支指示イ■線ｌり７　′ 躬／３図

Claims (1)

【特許請求の範囲】
1. パイプライン制御型情報処理装置にお９て、それぞれカ
   ウンタ部と、コンティクコンコード生成に伴って前記カ
   ウンタ部を操作する操作部とを有する複数のコンディジ
   冒ンコード生成手段と、命令毎に前記複数のコンティシ
   ロンコード生成手段のいづれを使用するかを判別し、該
   判別結果を保持し、該判別結果に対応する前記カウンタ
   部を操作するコンディジ百ンコード更新命令判別手段と
   、前記複数のカウンタ部が保持しているカウント値およ
   び前記保持された判別結果全判定し、コンディションコ
   ードの確定状態を示す信号およびコンテイシヨ／：’−
   ）−を出力するコンディションコード確定判定手段とを
   含むことｔ−特徴とする情報処理装置。