JPS60110067A - 簡易型メモリデ−タ転送装置 - Google Patents
簡易型メモリデ−タ転送装置Info
- Publication number
- JPS60110067A JPS60110067A JP21909483A JP21909483A JPS60110067A JP S60110067 A JPS60110067 A JP S60110067A JP 21909483 A JP21909483 A JP 21909483A JP 21909483 A JP21909483 A JP 21909483A JP S60110067 A JPS60110067 A JP S60110067A
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- JP
- Japan
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- controller
- dma
- bus
- cpu
- transfer
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、マイクロコンピュータあるいはミニコンピ
ュータシステムなどにおける簡易型メモリデータ転送装
置に関するものである。−〔従来技術〕 従来、この種の機能を実現する装置として第１図に示す
ものがあった。図において、１は中央処理装置（ＣＰＵ
）、２は主メモリ、３は前記ＣＰＵ１と主メモリ２とを
接続する内部バス、４はシステムの入出力装置を制御す
るためのＣＰＵバス、５はＤＭＡ （ダイレクト・メモ
リのアクセスの意）コントローラ、６は磁気ティスフ装
置８や７レキシプルデイスク装置９を制御するデバイス
コントローラ、そして７は前記ＤＭＡコントローラ５と
デバイスコントローラ６とを接続するＤＭＡバスである
。
ュータシステムなどにおける簡易型メモリデータ転送装
置に関するものである。−〔従来技術〕 従来、この種の機能を実現する装置として第１図に示す
ものがあった。図において、１は中央処理装置（ＣＰＵ
）、２は主メモリ、３は前記ＣＰＵ１と主メモリ２とを
接続する内部バス、４はシステムの入出力装置を制御す
るためのＣＰＵバス、５はＤＭＡ （ダイレクト・メモ
リのアクセスの意）コントローラ、６は磁気ティスフ装
置８や７レキシプルデイスク装置９を制御するデバイス
コントローラ、そして７は前記ＤＭＡコントローラ５と
デバイスコントローラ６とを接続するＤＭＡバスである
。
次に第１図の動作について以下に説明する。今、磁気デ
ィスク装置８の内容を主メモリ２ に転送する場合を考
える。ＣＰＵＩよりＣＰＵバス４を経由して磁気ディス
ク装置８をコントロールしているデバイスコントローラ
６に対し制御情報を与エル。デバイスコントローラ６は
その制御情報に基づきデバイスの制御に移り、前記制御
情報の転送が準備完了するとＤＭＡコントローラ５へＤ
ＭＡ要求をするためＤＭＡバス７を介して出力する。
ィスク装置８の内容を主メモリ２ に転送する場合を考
える。ＣＰＵＩよりＣＰＵバス４を経由して磁気ディス
ク装置８をコントロールしているデバイスコントローラ
６に対し制御情報を与エル。デバイスコントローラ６は
その制御情報に基づきデバイスの制御に移り、前記制御
情報の転送が準備完了するとＤＭＡコントローラ５へＤ
ＭＡ要求をするためＤＭＡバス７を介して出力する。
そこでＤＭＡコントローラ５は要求受付が可能であれば
デバイスコントローラ６と順次データ転送をＤＭＡモー
ドで行い、内部バス３を通じて主メモリ２上にデータ転
送を実行してゆく。そして全データの転送が完了した時
点、もしくはエラーが発生し再行不可能となった時点で
、それらの詳細ステータスも含めて主メモリ２に移した
後、デバイスコントローラ６はＣＰＵＩに対し完了信号
をＣＰ Ｕバス４を経由して出力する。ＣＰＵＩはこの
完了信号を受けて終了処理を実行し次のステップに移っ
てゆく。
デバイスコントローラ６と順次データ転送をＤＭＡモー
ドで行い、内部バス３を通じて主メモリ２上にデータ転
送を実行してゆく。そして全データの転送が完了した時
点、もしくはエラーが発生し再行不可能となった時点で
、それらの詳細ステータスも含めて主メモリ２に移した
後、デバイスコントローラ６はＣＰＵＩに対し完了信号
をＣＰ Ｕバス４を経由して出力する。ＣＰＵＩはこの
完了信号を受けて終了処理を実行し次のステップに移っ
てゆく。
尚、ＤＭＡコントローラ５は同時に複数台のデバイスコ
ントローラ６とＤＭＡを行うことができる。つまり、各
デバイスコントローラ６から独自のＤＭＡ要求を受けて
独立に応答しＤＭＡバス７を時分割・多重化制御して処
理することができる様になっている。
ントローラ６とＤＭＡを行うことができる。つまり、各
デバイスコントローラ６から独自のＤＭＡ要求を受けて
独立に応答しＤＭＡバス７を時分割・多重化制御して処
理することができる様になっている。
従来の簡易型メモリデータ転送装置は以上の様に構成さ
れているため、デバイスコントローラから他のデバイス
コントローラへデータを転送するためには一度主メモリ
２ヘデータ、転送する操作が必要となるため、各ＤＭＡ
の転送速度は高速でも、総合的に見た転送速度は遅くな
ってしまうために高速のデータ転送にＤＭＡを使用でき
ない欠点があった。又ＤＭＡコントローラ５とデバイス
コントローラ６のＤＭＡ要求及び応答では１対１方式で
あるとＤＭＡバスの信舟線が増加しかつ、ポーリング方
式の場合にはムダ時間が生ずるといった欠点があった。
れているため、デバイスコントローラから他のデバイス
コントローラへデータを転送するためには一度主メモリ
２ヘデータ、転送する操作が必要となるため、各ＤＭＡ
の転送速度は高速でも、総合的に見た転送速度は遅くな
ってしまうために高速のデータ転送にＤＭＡを使用でき
ない欠点があった。又ＤＭＡコントローラ５とデバイス
コントローラ６のＤＭＡ要求及び応答では１対１方式で
あるとＤＭＡバスの信舟線が増加しかつ、ポーリング方
式の場合にはムダ時間が生ずるといった欠点があった。
この発明は上□記のような従来のものの欠点を除去する
ためになされたもので、ＤＭＡコントローラの機能を１
ケ所に集中し、転送の多重化やＤＭＡバスの制御を集中
コントロールすることにより、ＤＭＡバス上のメモリボ
ード間での任意の多重化ＤＭＡ転送を従来装置と同程度
のスピードで行う簡易型メモリデータ転送装置を提供す
ることを目的としている。
ためになされたもので、ＤＭＡコントローラの機能を１
ケ所に集中し、転送の多重化やＤＭＡバスの制御を集中
コントロールすることにより、ＤＭＡバス上のメモリボ
ード間での任意の多重化ＤＭＡ転送を従来装置と同程度
のスピードで行う簡易型メモリデータ転送装置を提供す
ることを目的としている。
以下、この発明の一実施例を図について説明する。図中
、第１図と同一の部分は同一の符号をもって図示した第
２図において、１４．１４’はＣＰＵバス４及びＤＭＡ
バス２０のバスで共有される２ボートメモリ、１５はフ
レキシブルディスクコントローラで、共有メモリが内部
にありＣＰＵバス４ 及（ｊ Ｄ Ｍ Ａバス７のバス
からアクセス可能となっており、９はフレキシブルディ
スクコントローラ１５に接続されるフレキシブルディス
ク装置である。
、第１図と同一の部分は同一の符号をもって図示した第
２図において、１４．１４’はＣＰＵバス４及びＤＭＡ
バス２０のバスで共有される２ボートメモリ、１５はフ
レキシブルディスクコントローラで、共有メモリが内部
にありＣＰＵバス４ 及（ｊ Ｄ Ｍ Ａバス７のバス
からアクセス可能となっており、９はフレキシブルディ
スクコントローラ１５に接続されるフレキシブルディス
ク装置である。
次に第２図の動作について説明する。例えば、フレキシ
ブルディスク装置９の内容を磁気ディスク装置８ヘコピ
ーする例を示す。先づＣＰＵＩよりＣＰＵバス４を通じ
てフレキシブルディスクコントローラ１５へ制御パラメ
ータを出力する。フレキシブルディスクコントローラ１
５はこの動作により制御がスタートしフレキシブルディ
スク装置９の内容を読み出しフレキシブルディスクコン
トローラ１５内部の共有メモリヘセットし、セットが完
了した時点でＣＰＵＩへ完了信号を出力する。つづいて
ＣＰＵＩはＤＭＡコントローラ５に “対シてフレキシ
ブルディスクコントローラ１５を介しフレキシブルディ
スク装置９の内容を磁気ディスクコントローラ１７の磁
気ディスク装置８ヘデータ転送するＤＭＡ要求を出力す
る。ＤＭＡコントローラ５はこのＤＭＡ要求をＤＭＡバ
ス７を介して実行し完了時にはＣＰ Ｔｌ ｌへ完了信
号を出°力する。よってＣＰＵＩは引きつづいて磁気デ
ィスクコントローラ１７に対しＣＰＵバス４を通じて磁
気ディスク書込み指令を出力し、最後にＣＰＵ１は磁気
ディスクコントローラ１７よりの書込み完了信号を受け
てコピーが終了する。前記のコピー動作中に、例えばメ
モリ１４からメモリ１４′のメモリ間ＤＭＡ転送が必要
になった時にはＣＰＵ１はＤＭＡコントローラ５に対し
てＤＭＡ要求を追加すれば良い。ＤＭＡの多重化に関す
る優先順位の制御やエラー処理はすべて前記のＤＭＡコ
ントローラ５内で行われ、内部バス３を通じてＣＰＵ１
から任意に制御される。
ブルディスク装置９の内容を磁気ディスク装置８ヘコピ
ーする例を示す。先づＣＰＵＩよりＣＰＵバス４を通じ
てフレキシブルディスクコントローラ１５へ制御パラメ
ータを出力する。フレキシブルディスクコントローラ１
５はこの動作により制御がスタートしフレキシブルディ
スク装置９の内容を読み出しフレキシブルディスクコン
トローラ１５内部の共有メモリヘセットし、セットが完
了した時点でＣＰＵＩへ完了信号を出力する。つづいて
ＣＰＵＩはＤＭＡコントローラ５に “対シてフレキシ
ブルディスクコントローラ１５を介しフレキシブルディ
スク装置９の内容を磁気ディスクコントローラ１７の磁
気ディスク装置８ヘデータ転送するＤＭＡ要求を出力す
る。ＤＭＡコントローラ５はこのＤＭＡ要求をＤＭＡバ
ス７を介して実行し完了時にはＣＰ Ｔｌ ｌへ完了信
号を出°力する。よってＣＰＵＩは引きつづいて磁気デ
ィスクコントローラ１７に対しＣＰＵバス４を通じて磁
気ディスク書込み指令を出力し、最後にＣＰＵ１は磁気
ディスクコントローラ１７よりの書込み完了信号を受け
てコピーが終了する。前記のコピー動作中に、例えばメ
モリ１４からメモリ１４′のメモリ間ＤＭＡ転送が必要
になった時にはＣＰＵ１はＤＭＡコントローラ５に対し
てＤＭＡ要求を追加すれば良い。ＤＭＡの多重化に関す
る優先順位の制御やエラー処理はすべて前記のＤＭＡコ
ントローラ５内で行われ、内部バス３を通じてＣＰＵ１
から任意に制御される。
ＤＭＡコントローラ５はＤＭＡバス７を使用してメモリ
１４をデータに読み出しメモリ１４′へ書込むといった
２つのシーケンスを指定された回数だけ行う動作を実行
する。
１４をデータに読み出しメモリ１４′へ書込むといった
２つのシーケンスを指定された回数だけ行う動作を実行
する。
尚、上側においてメモ’ＪＩ４．＋４’の２ボートメモ
リに対してはＣＰＵバス４及びＤＭＡバス７の各バスか
ら独立したアドレシングが可能なので、ＤＭＡ／＜スフ
のアドレス空間を広くとっておくことでＣＰＵ、＜ス４
のバスではアクセスでｌｚいメモリ空間のデータをＤＭ
Ａコントローラ５による高速転送を利用してスイッチン
グすることにより高速処理することが可能となる。
リに対してはＣＰＵバス４及びＤＭＡバス７の各バスか
ら独立したアドレシングが可能なので、ＤＭＡ／＜スフ
のアドレス空間を広くとっておくことでＣＰＵ、＜ス４
のバスではアクセスでｌｚいメモリ空間のデータをＤＭ
Ａコントローラ５による高速転送を利用してスイッチン
グすることにより高速処理することが可能となる。
以上のように、この発明によればＤＭＡコントローラを
ＣＰＵの集中監視のもとで、高機能動作を発揮するよう
にバス構成をとったため、全てシステムＣＰ Ｕの制御
によりシステムＣＰＨの動作に何ら制約を与えることな
く、かつＣＰＵ動作と並列にＣＰＵバスとＤＭＡバス上
のメモリ間を独立して高速データ転送ができ、トータル
システムの高速データ処理に大変大きな効果がある。
ＣＰＵの集中監視のもとで、高機能動作を発揮するよう
にバス構成をとったため、全てシステムＣＰ Ｕの制御
によりシステムＣＰＨの動作に何ら制約を与えることな
く、かつＣＰＵ動作と並列にＣＰＵバスとＤＭＡバス上
のメモリ間を独立して高速データ転送ができ、トータル
システムの高速データ処理に大変大きな効果がある。
又、機能を集中することによりハードウェアのコストダ
ウン化も可能で従来品に比し安価な簡易メモリデータ転
送装置が提供できる効果がある。
ウン化も可能で従来品に比し安価な簡易メモリデータ転
送装置が提供できる効果がある。
第１図は従来のＤＭＡ機構を示すシステムブロック図、
第２図は本発明の一実施例を示す簡易メモリデータ転送
装置のシステムブロック図である。 １−・・中央処理装置（ＣＰＵ）、２・・・主メモリ、
３・・・内部ハス、４・・・ＣＰＵバス、５・・・ＤＭ
Ａコントローラ、６・・・デバイスコントローラ、７・
・・ＤＭＡバス、８・・・磁気ディスク装置、９・・・
フレキシブルディスク装置、１４．１４’・・・メモリ
、１５・・・フレキシブルディスクコントローラ、１７
・−・磁気ディスクコントローラ。 特許出願人 三菱電機株式会社 第１図 第２図
第２図は本発明の一実施例を示す簡易メモリデータ転送
装置のシステムブロック図である。 １−・・中央処理装置（ＣＰＵ）、２・・・主メモリ、
３・・・内部ハス、４・・・ＣＰＵバス、５・・・ＤＭ
Ａコントローラ、６・・・デバイスコントローラ、７・
・・ＤＭＡバス、８・・・磁気ディスク装置、９・・・
フレキシブルディスク装置、１４．１４’・・・メモリ
、１５・・・フレキシブルディスクコントローラ、１７
・−・磁気ディスクコントローラ。 特許出願人 三菱電機株式会社 第１図 第２図
Claims (1)
- 中央処理装置（ＣＰＵ）と、そのＣＰＵに対し複数のメ
モリ間のデータ転送を実行させるためのＤＭＡ（ダイレ
クト・メモリ・アクセス）コントローラと、前記ＣＰＵ
及びＤＭＡコントローラを互いに独立して制御可能に設
けたＣＰＵバス及びＤＭＡバスとを備え、前記ＣＰＵバ
スとは別系統の前記ＤＭＡバス上に前記ＣＰＵから制御
可能な前記ＤＭＡコントローラに対し通常のＣＰＵ制御
とは独立し、かつ並列に前記複数のメモリ間のデータ転
送を高速実行させ得るようにしたことを特徴とする簡易
型メモリデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21909483A JPS60110067A (ja) | 1983-11-21 | 1983-11-21 | 簡易型メモリデ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21909483A JPS60110067A (ja) | 1983-11-21 | 1983-11-21 | 簡易型メモリデ−タ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60110067A true JPS60110067A (ja) | 1985-06-15 |
| JPS6337418B2 JPS6337418B2 (ja) | 1988-07-25 |
Family
ID=16730161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21909483A Granted JPS60110067A (ja) | 1983-11-21 | 1983-11-21 | 簡易型メモリデ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60110067A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484942A (en) * | 1987-09-25 | 1989-03-30 | Nec Corp | Packet buffer control system |
| US7284082B2 (en) * | 2004-08-19 | 2007-10-16 | Lsi Corporation | Controller apparatus and method for improved data transfer |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150032A (en) * | 1979-05-14 | 1980-11-21 | Fujitsu Ltd | Data transfer system |
| JPS564826A (en) * | 1979-06-25 | 1981-01-19 | Matsushita Electric Ind Co Ltd | Electronic computer |
| JPS5759220A (en) * | 1980-09-26 | 1982-04-09 | Toshiba Corp | Data transfer system |
-
1983
- 1983-11-21 JP JP21909483A patent/JPS60110067A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150032A (en) * | 1979-05-14 | 1980-11-21 | Fujitsu Ltd | Data transfer system |
| JPS564826A (en) * | 1979-06-25 | 1981-01-19 | Matsushita Electric Ind Co Ltd | Electronic computer |
| JPS5759220A (en) * | 1980-09-26 | 1982-04-09 | Toshiba Corp | Data transfer system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484942A (en) * | 1987-09-25 | 1989-03-30 | Nec Corp | Packet buffer control system |
| US7284082B2 (en) * | 2004-08-19 | 2007-10-16 | Lsi Corporation | Controller apparatus and method for improved data transfer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6337418B2 (ja) | 1988-07-25 |
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