JPS60129865A - 通信装置 - Google Patents
通信装置Info
- Publication number
- JPS60129865A JPS60129865A JP58239185A JP23918583A JPS60129865A JP S60129865 A JPS60129865 A JP S60129865A JP 58239185 A JP58239185 A JP 58239185A JP 23918583 A JP23918583 A JP 23918583A JP S60129865 A JPS60129865 A JP S60129865A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- access
- processor
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Memory System (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、プロセッサ間で、データ転送を行なう場合に
使用する通信装置に関するものである。
使用する通信装置に関するものである。
従来例の構成とその問題点
一般に、データ転送を行なう目的に使用する通信装置と
しては、第１図に示すように、ひとつの゛メモリバンク
１に対する複数のプロセッサからのアクセス要求２ａ、
２ｂをアービタ３によシ調停し、ただひとつのプロセッ
サに対し、アルセス許可を行表い、データバス４ａ、４
ｂをｆ−タバス接続装置５によシ、また、アドレスバス
６ａ、ｅｂをアドレスバス接続装置７によシ選択し、メ
モリバンク１のデータバス８、及び、アドレスバス９と
接続する構成のものがある。
しては、第１図に示すように、ひとつの゛メモリバンク
１に対する複数のプロセッサからのアクセス要求２ａ、
２ｂをアービタ３によシ調停し、ただひとつのプロセッ
サに対し、アルセス許可を行表い、データバス４ａ、４
ｂをｆ−タバス接続装置５によシ、また、アドレスバス
６ａ、ｅｂをアドレスバス接続装置７によシ選択し、メ
モリバンク１のデータバス８、及び、アドレスバス９と
接続する構成のものがある。
しかし、この構成をとると、複数のプロセッサが同時に
アクセス要求を出しだ場合、すなわち、アクセス競合時
に、待ち時間が生じる。また、このアクセス競合による
オーバヘッドは、そのメモリ装置へのアクセス頻度に比
例して大きくなる。
アクセス要求を出しだ場合、すなわち、アクセス競合時
に、待ち時間が生じる。また、このアクセス競合による
オーバヘッドは、そのメモリ装置へのアクセス頻度に比
例して大きくなる。
したがって、多量のデータを、高速に、プロセッサ間で
転送しようとした場合、このオーバヘッドが問題となる
。
転送しようとした場合、このオーバヘッドが問題となる
。
また、共通に、同一のメモリバンクをアクセスするため
、ひとつのプロセッサが使用しているメモリ領域に対し
、他のプロセッサがアクセスすることが可能となる。し
かし、処理の矛盾を防ぐためには、ひとつのプロセッサ
が使用しているメモリ領域に対する他のプロセッサから
のアクセスを禁止し々ければならない。このために、ハ
ードウェア上、もし゛くは、ソフトウェア上、排他制御
などの考慮が必要であり、また、これに伴ない、オーバ
ヘッドをも生じる。
、ひとつのプロセッサが使用しているメモリ領域に対し
、他のプロセッサがアクセスすることが可能となる。し
かし、処理の矛盾を防ぐためには、ひとつのプロセッサ
が使用しているメモリ領域に対する他のプロセッサから
のアクセスを禁止し々ければならない。このために、ハ
ードウェア上、もし゛くは、ソフトウェア上、排他制御
などの考慮が必要であり、また、これに伴ない、オーバ
ヘッドをも生じる。
少量ではあるが即時性の要求されるデータ転送の場合、
たとえば、ＦＦＴでのバタフライ計算で実部と虚部を２
つのプロセッサで実行した時の１ワードのデータの交換
、特に、プロセッサが完全に同期している場合など、排
他制御の必要がないにもかかわらず、同時にメモリにア
クセスできずオーバヘッドを生じるという問題点を有し
ていた。
たとえば、ＦＦＴでのバタフライ計算で実部と虚部を２
つのプロセッサで実行した時の１ワードのデータの交換
、特に、プロセッサが完全に同期している場合など、排
他制御の必要がないにもかかわらず、同時にメモリにア
クセスできずオーバヘッドを生じるという問題点を有し
ていた。
発明の目的
本発明は、このような従来の欠点を除去するものであり
、アクセス競合によるオーバヘッド、及び、複数プロセ
ッサによる共通アクセスによる処理の矛盾をなくし、少
量のデータ転送に対しては即時性を備えだ通信装置を提
供することを目的とする。
、アクセス競合によるオーバヘッド、及び、複数プロセ
ッサによる共通アクセスによる処理の矛盾をなくし、少
量のデータ転送に対しては即時性を備えだ通信装置を提
供することを目的とする。
発明の構成
本発明は、第一のメモリバンクと、第二のメモリバンク
ト、第一のバスと、第二のバスと、前記第一のバスを前
記第一のメモリバンクへ接続し前記第二のバスを前記第
二のメモリバンクへ接続する状態と前記第一のバスを前
記第二のメモリバンクへ接続し前記第二のバスを前記第
一のメモリバンクへ接続する状態の切シ換えを行なう接
続手段と、前記第一のバスと前記第二のバスに接続され
た２ポートメモリを備えだ通信装置であり、アクセス競
合によるオーバヘッド、及び、複数プロセッサによる共
通アクセスによる処理の矛盾をなくし、少量のデータ転
送に対しては、即時性を備えるものである。
ト、第一のバスと、第二のバスと、前記第一のバスを前
記第一のメモリバンクへ接続し前記第二のバスを前記第
二のメモリバンクへ接続する状態と前記第一のバスを前
記第二のメモリバンクへ接続し前記第二のバスを前記第
一のメモリバンクへ接続する状態の切シ換えを行なう接
続手段と、前記第一のバスと前記第二のバスに接続され
た２ポートメモリを備えだ通信装置であり、アクセス競
合によるオーバヘッド、及び、複数プロセッサによる共
通アクセスによる処理の矛盾をなくし、少量のデータ転
送に対しては、即時性を備えるものである。
実施例の説明
以下本発明の一実施例を図面を参照して説明する。第２
図において、１４ａはプロセッサであシ、バス１３ａを
介してメモリバンク１０ａ 、 １ ｏｂ。
図において、１４ａはプロセッサであシ、バス１３ａを
介してメモリバンク１０ａ 、 １ ｏｂ。
及び２ボートメモリ１５へアクセスする。同様に１４ｂ
はプロセッサであり、バス１３ｂを介してメモリバンク
１○ａ、１０ｂ、及び２ポートメモリ１５へアクセスす
る。ただし、プロセッサ１４ａ。
はプロセッサであり、バス１３ｂを介してメモリバンク
１○ａ、１０ｂ、及び２ポートメモリ１５へアクセスす
る。ただし、プロセッサ１４ａ。
１４ｂは、同時に同じメモリバンクをアクセスすること
はできず、一方のメモリバンク１０ａ１または１０ｂだ
けにアクセス可能である。その様子を、第３図（ａ）
、 （ｂ）に示す。
はできず、一方のメモリバンク１０ａ１または１０ｂだ
けにアクセス可能である。その様子を、第３図（ａ）
、 （ｂ）に示す。
第３図（ａ）は、プロセッサ１４ａが、接続手段１１を
介して、メモリバンク１０ ａのバス１２ａと接続され
、プロセッサ１４ｂが、接続手段１１を介して、メモリ
バンク１Ｏｂと接続された状態を示している。第３図（
ｂ）は、プロセッサ１４ａが接続手段１１を介して、メ
モリバンク１０ｂのバス１２ｂと接続され、プロセッサ
１４ｂが接続手段１１を介してメモリバンク１０ａのバ
ス１２ａに接続された状態を示している。プロセッサ１
４ａと、プロセッサ１４ｂの間でのデータ転送は、第３
図（ａ）の状態から、第３図（ｂ）の状態へ移行するか
、まだは、第３図（ｂ）の状態から、第３図（−）の状
態へ移行することにより行なう。
介して、メモリバンク１０ ａのバス１２ａと接続され
、プロセッサ１４ｂが、接続手段１１を介して、メモリ
バンク１Ｏｂと接続された状態を示している。第３図（
ｂ）は、プロセッサ１４ａが接続手段１１を介して、メ
モリバンク１０ｂのバス１２ｂと接続され、プロセッサ
１４ｂが接続手段１１を介してメモリバンク１０ａのバ
ス１２ａに接続された状態を示している。プロセッサ１
４ａと、プロセッサ１４ｂの間でのデータ転送は、第３
図（ａ）の状態から、第３図（ｂ）の状態へ移行するか
、まだは、第３図（ｂ）の状態から、第３図（−）の状
態へ移行することにより行なう。
たとえば、第３図（−）の状態で、プロセッサ１４ａか
ら、プロセッサ１４ｂへ、データ転送を行なう場合ハ、
プロセッサ１４ａが、メモリバンク１１ａへ、データを
書き込んだ後、第３図中）の状態へ移行することにより
行なう。この時、同時に、プロセッサ１４ｂから、プロ
セッサ１４ａへのデータ転送が可能なだめ、全二重通信
が行なえる。また、それぞれのプロセ・ンサは、別のメ
モリバンクをアクセスするため、アクセス競合によるオ
ーバヘッド、及び、複数プロセッサによる共通アクセス
による処理の矛盾が生じない。
ら、プロセッサ１４ｂへ、データ転送を行なう場合ハ、
プロセッサ１４ａが、メモリバンク１１ａへ、データを
書き込んだ後、第３図中）の状態へ移行することにより
行なう。この時、同時に、プロセッサ１４ｂから、プロ
セッサ１４ａへのデータ転送が可能なだめ、全二重通信
が行なえる。また、それぞれのプロセ・ンサは、別のメ
モリバンクをアクセスするため、アクセス競合によるオ
ーバヘッド、及び、複数プロセッサによる共通アクセス
による処理の矛盾が生じない。
プロセッサ１４ａ、１４ｂの間で、少量ではあるが、即
時性の要求されるデータ転送を行なう場合、２ボートメ
モリ１５を用いる。たとえば、ＦＦＴのバタフライ計算
で、プロセッサ１４ａ、１４ｂが実部の計算と、虚部の
計算を分けて実行した時、１ワードのデータの交換が必
要である。特に、プロセッサ１４ａ、１４ｂが完全に同
時している場合には、排他制御の必要がない。第４図に
おいて、プロセッサ１４ａが、２ポートメモリ１５のＡ
番地１６ａにデータを書き込み、同時に、グロセッサ１
４ｂが、２ポートメモリ１５のＢ番地１６ｂにデータを
書き込む。次に、プロセッサ１４ａは、２ポートメモリ
１５のＢ番地１６ｂからデータを読み出し、プロセッサ
１４ｂは、２ポートメモリ１５のＡ番地１６ａからデー
タを読み出すことによシ、１ワードのデータの交換が、
オーバヘッドなしに実現できる〇 このように、データバンクの入れ換えによるデータ転送
方式と、２ポートメモリによるデータ転送方式を備える
ことにより、大量のデータ転送を行なう場合は、メモリ
コストの低いデータバンクの入れ換えによるデータ転送
方式を用い、少量で即時性の要求されるデータ転送を行
なう場合は、メモリコストの高い２ポートメモリによる
データ転送方式を用いるといった使い分けを行ない、価
格性能比の向上を行なえる。
時性の要求されるデータ転送を行なう場合、２ボートメ
モリ１５を用いる。たとえば、ＦＦＴのバタフライ計算
で、プロセッサ１４ａ、１４ｂが実部の計算と、虚部の
計算を分けて実行した時、１ワードのデータの交換が必
要である。特に、プロセッサ１４ａ、１４ｂが完全に同
時している場合には、排他制御の必要がない。第４図に
おいて、プロセッサ１４ａが、２ポートメモリ１５のＡ
番地１６ａにデータを書き込み、同時に、グロセッサ１
４ｂが、２ポートメモリ１５のＢ番地１６ｂにデータを
書き込む。次に、プロセッサ１４ａは、２ポートメモリ
１５のＢ番地１６ｂからデータを読み出し、プロセッサ
１４ｂは、２ポートメモリ１５のＡ番地１６ａからデー
タを読み出すことによシ、１ワードのデータの交換が、
オーバヘッドなしに実現できる〇 このように、データバンクの入れ換えによるデータ転送
方式と、２ポートメモリによるデータ転送方式を備える
ことにより、大量のデータ転送を行なう場合は、メモリ
コストの低いデータバンクの入れ換えによるデータ転送
方式を用い、少量で即時性の要求されるデータ転送を行
なう場合は、メモリコストの高い２ポートメモリによる
データ転送方式を用いるといった使い分けを行ない、価
格性能比の向上を行なえる。
発明の効果
本発明の通信装置は、２つのメモリバンクを入れ換える
事によりデータ転送を行なうように構成したため、アク
セス競合によるオーバヘット、及び、複数プロセッサに
よる共通アクセスによる処理の矛盾をなくすることがで
きる。また、２ポートメモリを備えているため、即時性
の要求されるデータ転送にも対応できる。これら２種類
のデータ転送方式を備えることによシ、多量のデータ転
送は、メモリバンクの入れ換えによシ行ない、少量で即
時性の要求されるデータ転送は、２ポートメモリにより
行なうといった使い分けが行なえ実用上きわめて有効な
ものである。
事によりデータ転送を行なうように構成したため、アク
セス競合によるオーバヘット、及び、複数プロセッサに
よる共通アクセスによる処理の矛盾をなくすることがで
きる。また、２ポートメモリを備えているため、即時性
の要求されるデータ転送にも対応できる。これら２種類
のデータ転送方式を備えることによシ、多量のデータ転
送は、メモリバンクの入れ換えによシ行ない、少量で即
時性の要求されるデータ転送は、２ポートメモリにより
行なうといった使い分けが行なえ実用上きわめて有効な
ものである。
第１図は従来の通信装置の構成図、第２図は本発明の一
実施例における通信装置の構成図、第３図（ａ）、Φ）
は同実施例におけるメモリバンクの入れ換えによるデー
タ転送状態を示すだめの構成図、第４図は同実施例にお
ける２ポートメモリによるデータ転送状態を示すだめの
構成図である。 １０ａ、１０ｂ・・・・・・メモリバンク、１１・・・
・・・制御手段、１３ａ、１３ｂ・・・・・・バス、１
５・・・・・・２ポートメモリ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 ｌ１ｌｂ Ｉ ／ 第２図 ５ 第３図 （ａン 第４図
実施例における通信装置の構成図、第３図（ａ）、Φ）
は同実施例におけるメモリバンクの入れ換えによるデー
タ転送状態を示すだめの構成図、第４図は同実施例にお
ける２ポートメモリによるデータ転送状態を示すだめの
構成図である。 １０ａ、１０ｂ・・・・・・メモリバンク、１１・・・
・・・制御手段、１３ａ、１３ｂ・・・・・・バス、１
５・・・・・・２ポートメモリ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 ｌ１ｌｂ Ｉ ／ 第２図 ５ 第３図 （ａン 第４図
Claims (1)
- 第一のメモリバンクと、第二のメモリバンクと、第一の
バスと、第二のバスと、前記第一のバスを前記第一のメ
モリバンクへ接続し前記第二のバスを前記第二のメモリ
バンクへ接続する状態と前記第一のバスを前記第二のメ
モリバンクへ接続し前記第二のバスを前記第一のメモリ
バンクへ接続する状態の切シ換えを行なう接続手段と、
前記第一のバスと前記第二のバスに接続されだ２ポート
メモリを備えたことを特徴とする通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239185A JPS60129865A (ja) | 1983-12-19 | 1983-12-19 | 通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239185A JPS60129865A (ja) | 1983-12-19 | 1983-12-19 | 通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60129865A true JPS60129865A (ja) | 1985-07-11 |
Family
ID=17040979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58239185A Pending JPS60129865A (ja) | 1983-12-19 | 1983-12-19 | 通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60129865A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004511851A (ja) * | 2000-10-13 | 2004-04-15 | ジステモニック・アクチエンゲゼルシヤフト | Ｉ／ｏサポートを有するメモリ構造 |
| US7539825B2 (en) | 2001-10-25 | 2009-05-26 | Samsung Electronics Co., Ltd. | Multi-port memory device providing protection signal |
-
1983
- 1983-12-19 JP JP58239185A patent/JPS60129865A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004511851A (ja) * | 2000-10-13 | 2004-04-15 | ジステモニック・アクチエンゲゼルシヤフト | Ｉ／ｏサポートを有するメモリ構造 |
| US7539825B2 (en) | 2001-10-25 | 2009-05-26 | Samsung Electronics Co., Ltd. | Multi-port memory device providing protection signal |
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