JPS6325371B2 - - Google Patents
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- JPS6325371B2 JPS6325371B2 JP3384382A JP3384382A JPS6325371B2 JP S6325371 B2 JPS6325371 B2 JP S6325371B2 JP 3384382 A JP3384382 A JP 3384382A JP 3384382 A JP3384382 A JP 3384382A JP S6325371 B2 JPS6325371 B2 JP S6325371B2
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- Japan
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- logic
- information processing
- ram
- processing device
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- Expired
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- 230000010365 information processing Effects 0.000 claims description 26
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
発明の対象
本発明は情報処理装置に関し、特に情報処理装
置の動作を制御するための制御情報の設定、保持
に係るハードウエア構成の改良に関する。
置の動作を制御するための制御情報の設定、保持
に係るハードウエア構成の改良に関する。
従来技術
情報処理装置の動作モードは、動作モードを規
定する各種の制御情報を監視プログラムが情報処
理装置に対し設定し、またその設定状態を読出す
ことにより制御されている。このための命令語が
用意され、該命令語により情報処理装置内のレジ
スタの設定や読出しが可能なことは、情報処理装
置の動作として一般的なことである。
定する各種の制御情報を監視プログラムが情報処
理装置に対し設定し、またその設定状態を読出す
ことにより制御されている。このための命令語が
用意され、該命令語により情報処理装置内のレジ
スタの設定や読出しが可能なことは、情報処理装
置の動作として一般的なことである。
このような制御情報は、大別すると次の２種類
に分けられる。すなわち、情報処理装置の動作を
制御するマイクロプログラムによりのみアクセス
されるもの（フオームウエア情報）と、論理ゲー
トの入力信号として電気的レベルで使用するもの
（ハードウエア情報）とである。
に分けられる。すなわち、情報処理装置の動作を
制御するマイクロプログラムによりのみアクセス
されるもの（フオームウエア情報）と、論理ゲー
トの入力信号として電気的レベルで使用するもの
（ハードウエア情報）とである。
さて、従来の情報処理装置においては、論理ゲ
ートを用いたフリツプフロツプから成るレジスタ
を特定の論理部に集中して設け、フアームウエア
情報もハードウエア情報もこれらレジスタに設定
する。そして、ハードウエア情報は、この論理部
よりインタフエース線を通じて他の論理部へ供給
する構成となつている。その一例について、第１
図により説明する。
ートを用いたフリツプフロツプから成るレジスタ
を特定の論理部に集中して設け、フアームウエア
情報もハードウエア情報もこれらレジスタに設定
する。そして、ハードウエア情報は、この論理部
よりインタフエース線を通じて他の論理部へ供給
する構成となつている。その一例について、第１
図により説明する。
同図において、は情報処理装置内の１つの論
理部である。この論理部内において、１２，１
３，１４は制御情報を格納するレジスタであり、
マイクロプログラムの演算レジスタ１１からアク
セス可能となつている。レジスタ１２，１３，１
４への制御情報の設定は、パス１１１を介して、
順次、レジスタ毎に行なうことができ、レジスタ
１２，１３，１４からの読出しはパス１１２を介
して、順次レジスタ１１へ読出すことができる。
命令による主記憶装置からの読出しパス１１０に
て、命令による主記憶装置への格納はパス１１３
にてそれぞれ行なう。
理部である。この論理部内において、１２，１
３，１４は制御情報を格納するレジスタであり、
マイクロプログラムの演算レジスタ１１からアク
セス可能となつている。レジスタ１２，１３，１
４への制御情報の設定は、パス１１１を介して、
順次、レジスタ毎に行なうことができ、レジスタ
１２，１３，１４からの読出しはパス１１２を介
して、順次レジスタ１１へ読出すことができる。
命令による主記憶装置からの読出しパス１１０に
て、命令による主記憶装置への格納はパス１１３
にてそれぞれ行なう。
レジスタ１２の全バイトと、レジスタ１３の一
部のバイトはハードウエア情報である。これら各
バイトの出力信号は、それを必要とする他の論理
部（図示せず）へパス１１６，１１８を介して供
給される。
部のバイトはハードウエア情報である。これら各
バイトの出力信号は、それを必要とする他の論理
部（図示せず）へパス１１６，１１８を介して供
給される。
このような従来の構成は、次のような欠点があ
る。まず、制御情報はフアームウエア情報とハー
ドウエア情報を区別することなく、フリツプフロ
ツプから成るレジスタへ格納しているが、このよ
うなフリツプフロツプは集積度の低い高価な論理
ゲートを多数必要とする。また、ハードウエア情
報を各論理部へ配給するためのインタフエース
線、およびそのための接続ピンの数が多くなる。
これらは、上記レジスタを含む論理部、さらには
他の論理部の集積度の向上、低兼化を阻害し、結
果的に情報処理装置全体の信頼性の向上、低兼
化、小形化の妨げとなつている。特に最近の情報
処理装置は制御情報が著しく増加しており、上記
の諸欠点による影響は増大している。
る。まず、制御情報はフアームウエア情報とハー
ドウエア情報を区別することなく、フリツプフロ
ツプから成るレジスタへ格納しているが、このよ
うなフリツプフロツプは集積度の低い高価な論理
ゲートを多数必要とする。また、ハードウエア情
報を各論理部へ配給するためのインタフエース
線、およびそのための接続ピンの数が多くなる。
これらは、上記レジスタを含む論理部、さらには
他の論理部の集積度の向上、低兼化を阻害し、結
果的に情報処理装置全体の信頼性の向上、低兼
化、小形化の妨げとなつている。特に最近の情報
処理装置は制御情報が著しく増加しており、上記
の諸欠点による影響は増大している。
発明の目的
本発明の目的は、上述した如き従来技術の欠点
を解消した情報処理装置を提供することにある。
を解消した情報処理装置を提供することにある。
発明の総括的説明
制御情報のうち、フアームウエア情報はマイク
ロプログラムによつてのみ参照されるのであるか
ら、ハードウエア情報のように論理ゲートを用い
たフリツプフロツプに保持させる必要はなく、高
集積化の容易なRAMに保持させても支障はな
い。
ロプログラムによつてのみ参照されるのであるか
ら、ハードウエア情報のように論理ゲートを用い
たフリツプフロツプに保持させる必要はなく、高
集積化の容易なRAMに保持させても支障はな
い。
この点に着目し、本発明にあつては、情報処理
装置内の特定の論理部にマイクロプログラムより
アクセス可能なRAMを設け、制御情報はフアー
ムウエア情報とハードウエア情報とを区別するこ
となく、このRAMに集中的に格納する。また、
ハードウエア情報を保持するためのフリツプフロ
ツプは、それを必要とする個々の論理部に分散し
て設ける。そして、制御情報を上記のRAMに書
き込む際、ハードウエア情報については、それを
必要とする論理部内のフリツプフロツプへ同時に
セツトする。
装置内の特定の論理部にマイクロプログラムより
アクセス可能なRAMを設け、制御情報はフアー
ムウエア情報とハードウエア情報とを区別するこ
となく、このRAMに集中的に格納する。また、
ハードウエア情報を保持するためのフリツプフロ
ツプは、それを必要とする個々の論理部に分散し
て設ける。そして、制御情報を上記のRAMに書
き込む際、ハードウエア情報については、それを
必要とする論理部内のフリツプフロツプへ同時に
セツトする。
発明の実施例
第２図は本発明に係る情報処理装置の一例を示
すブロツク図であり、制御情報の設定保持に関係
する要部以外は省略してある。
すブロツク図であり、制御情報の設定保持に関係
する要部以外は省略してある。
２００，３００，４００はそれぞれ情報処理装
置内の論理部であり、物理的には相互に独立して
いる。論理部２００内には、制御情報を格納する
ためのRAM２０２が設けられている。この
RAM２０２は、情報処理装置の動作を制御する
マイクロプログラムによりアクセス可能である。
他の論理部３００，４００には、それ自体の必要
とするハードウエア情報を保持するためのレジス
タ３０１，４０１が設けられている。このレジス
タ３０１，４０１は、論理ゲートを用いたフリツ
プフロツプで構成されており、本実施例ではレジ
スタ３０１は８バイト、レジスタ４０１は２バイ
トの大きさである。
置内の論理部であり、物理的には相互に独立して
いる。論理部２００内には、制御情報を格納する
ためのRAM２０２が設けられている。この
RAM２０２は、情報処理装置の動作を制御する
マイクロプログラムによりアクセス可能である。
他の論理部３００，４００には、それ自体の必要
とするハードウエア情報を保持するためのレジス
タ３０１，４０１が設けられている。このレジス
タ３０１，４０１は、論理ゲートを用いたフリツ
プフロツプで構成されており、本実施例ではレジ
スタ３０１は８バイト、レジスタ４０１は２バイ
トの大きさである。
ロードコントロール命令が発行されると、マイ
クロプログラムは主記憶装置（図示せず）から制
御構成をパス２１０を介してレジスタ２０１（８
バイト）に読み出し、またパス２１５を介してア
ドレス情報をレジスタ２０４にセツトし、ROM
２０２へパス２１１を通じて制御情報を書き込
む。２０３は、アドレスレジスタ２０４にセツト
されたアドレス情報をデコードしてRAM２０２
へ供給するデコーダである。逆にストアコントロ
ール命令が発行されると、マイクロプログラムは
パス２１５でアドレス情報をレジスタ２０４にセ
ツトし、RAM２０２から制御情報をパス２１２
経由でレジスタ２０１に読み出し、それをパス２
１３を通じて主記憶装置へ書き込む。なお、
RAM２０２の書込み時、レジスタ２０１内の制
御情報はパス２１２へも１バイトずつ順次送り出
される。
クロプログラムは主記憶装置（図示せず）から制
御構成をパス２１０を介してレジスタ２０１（８
バイト）に読み出し、またパス２１５を介してア
ドレス情報をレジスタ２０４にセツトし、ROM
２０２へパス２１１を通じて制御情報を書き込
む。２０３は、アドレスレジスタ２０４にセツト
されたアドレス情報をデコードしてRAM２０２
へ供給するデコーダである。逆にストアコントロ
ール命令が発行されると、マイクロプログラムは
パス２１５でアドレス情報をレジスタ２０４にセ
ツトし、RAM２０２から制御情報をパス２１２
経由でレジスタ２０１に読み出し、それをパス２
１３を通じて主記憶装置へ書き込む。なお、
RAM２０２の書込み時、レジスタ２０１内の制
御情報はパス２１２へも１バイトずつ順次送り出
される。
RAM２０２内には、論理部３００，４００に
対するハードウエア情報用のアドレスが予め割り
当てられている。このアドレスへの制御情報（ハ
ードウエア情報）の書込みを検出するために、レ
ジスタ２０４内のアドレス情報のデコードを行な
うデコーダ２０５が論理部２００に設けられてい
る。論理部３００に対するハードウエア情報が
RAM２０２に書き込まれる時点で、デコーダ２
０５は論理部３００に対応のパス２１６にのみ信
号を出力する。同様に、論理部４００に対するハ
ードウエア情報がROM２０２に書き込まれる時
点で、デコーダ２０５は論理部４００に対応のパ
ス２１７にのみ信号を出力する。
対するハードウエア情報用のアドレスが予め割り
当てられている。このアドレスへの制御情報（ハ
ードウエア情報）の書込みを検出するために、レ
ジスタ２０４内のアドレス情報のデコードを行な
うデコーダ２０５が論理部２００に設けられてい
る。論理部３００に対するハードウエア情報が
RAM２０２に書き込まれる時点で、デコーダ２
０５は論理部３００に対応のパス２１６にのみ信
号を出力する。同様に、論理部４００に対するハ
ードウエア情報がROM２０２に書き込まれる時
点で、デコーダ２０５は論理部４００に対応のパ
ス２１７にのみ信号を出力する。
論理部３００，４００内のレジスタ３０１，４
０１の情報入力用パス３１０，４１０は、接続ピ
ンおよびインタフエース用のパス５０１，５０３
を通じて、論理部２００のパス２１４の接続ピン
とそれぞれ接続される。またレジスタ３０１，４
０１の制御用パス３１１，４１１は、接続ピンお
よびインタフエース用のパス５０２，５０４を介
して、デコーダ２０５の出力パス２１６，２１７
の接続ピンにそれぞれ接続される。
０１の情報入力用パス３１０，４１０は、接続ピ
ンおよびインタフエース用のパス５０１，５０３
を通じて、論理部２００のパス２１４の接続ピン
とそれぞれ接続される。またレジスタ３０１，４
０１の制御用パス３１１，４１１は、接続ピンお
よびインタフエース用のパス５０２，５０４を介
して、デコーダ２０５の出力パス２１６，２１７
の接続ピンにそれぞれ接続される。
したがつて、論理部３００に対するハードウエ
ア情報がRAM２０２に書き込まれる際、そのハ
ードウエア情報は同時にレジスタ３０１へも１バ
イトずつ順次セツトされる。同様に論理部４００
に対するハードウエア情報のRAM２０２への書
込み時には、そのハードウエア情報がレジスタ４
０１にも１バイトずつ順次セツトされる。
ア情報がRAM２０２に書き込まれる際、そのハ
ードウエア情報は同時にレジスタ３０１へも１バ
イトずつ順次セツトされる。同様に論理部４００
に対するハードウエア情報のRAM２０２への書
込み時には、そのハードウエア情報がレジスタ４
０１にも１バイトずつ順次セツトされる。
なお、ハードウエア情報を供給すべき論理部は
２つだけしか示さなかつたが、一般的には同様の
論理部かさらに多数存在する。
２つだけしか示さなかつたが、一般的には同様の
論理部かさらに多数存在する。
発明の効果
本発明は以上に述べた如くであるから、以下に
述べるような利点を有する優れた情報処理装置を
提供できる。
述べるような利点を有する優れた情報処理装置を
提供できる。
従来は、フアームウエア情報もハードウエア情
報も、特定の論理部内に集中して設けた論理ゲー
トを用いたフリツプフロツプにより保持していた
が、これを高集積化の容易なRAMに置き換えた
ので、フアームウエア情報分だけ高集積度が得に
くく高価な論理ゲートの数だけ減少する。しか
も、ハードウエア情報の保持のためのフリツプフ
ロツプは、それを必要とする個々の論理部に分散
して設けるので、そのフリツプフロツプを構成す
るための論理ゲートの集中が避けられる。したが
つて、特定の論理部の集積度が著しく低下すると
いうことがなくなり、またインタフエース線の本
数も減らすことができるので、情報処理装置の製
造コストの引下げ、小形化、信頼度の向上を達成
できる。
報も、特定の論理部内に集中して設けた論理ゲー
トを用いたフリツプフロツプにより保持していた
が、これを高集積化の容易なRAMに置き換えた
ので、フアームウエア情報分だけ高集積度が得に
くく高価な論理ゲートの数だけ減少する。しか
も、ハードウエア情報の保持のためのフリツプフ
ロツプは、それを必要とする個々の論理部に分散
して設けるので、そのフリツプフロツプを構成す
るための論理ゲートの集中が避けられる。したが
つて、特定の論理部の集積度が著しく低下すると
いうことがなくなり、またインタフエース線の本
数も減らすことができるので、情報処理装置の製
造コストの引下げ、小形化、信頼度の向上を達成
できる。
また、特定の論理部に設けた、マイクロプログ
ラムによりアクセス可能なRAMに、ハードウエ
ア情報もフアームウエア情報も一括して格納し、
ハードウエア情報はRAMへの書込みと同時にそ
れを必要とする論理部へ転送する。このため、ハ
ードウエア情報を個々の論理部内に単純に分散し
て格納する場合に比べ、命令語による制御情報の
読み書きを集中的に高速度で実行することができ
る。したがつて本発明による情報処理装置は、命
令実行速度の面でも優れている。
ラムによりアクセス可能なRAMに、ハードウエ
ア情報もフアームウエア情報も一括して格納し、
ハードウエア情報はRAMへの書込みと同時にそ
れを必要とする論理部へ転送する。このため、ハ
ードウエア情報を個々の論理部内に単純に分散し
て格納する場合に比べ、命令語による制御情報の
読み書きを集中的に高速度で実行することができ
る。したがつて本発明による情報処理装置は、命
令実行速度の面でも優れている。
第１図は従来の情報処理装置を説明するための
ブロツク図、第２図は本発明に係る情報処理装置
の要部のみ示すブロツク図である。 ２００，３００，４００……論理部、２０２…
…制御情報格納用RAM、２０５……ハードウエ
ア情報の書込み検出用のデコーダ、３０１，４０
１……ハードウエア情報保持用のレジスタ（フリ
ツプフロツプ群）。
ブロツク図、第２図は本発明に係る情報処理装置
の要部のみ示すブロツク図である。 ２００，３００，４００……論理部、２０２…
…制御情報格納用RAM、２０５……ハードウエ
ア情報の書込み検出用のデコーダ、３０１，４０
１……ハードウエア情報保持用のレジスタ（フリ
ツプフロツプ群）。
Claims (1)
- １ 情報処理装置において、該情報処理装置の動
作を制御するマイクロプログラムによつてアクセ
ス可能なランダムアクセスメモリ（RAM）を該
情報処理装置内の特定の論理部に設け、該マイク
ロプログラムによつてのみ参照される制御情報と
該情報処理装置内の個々の論理部で直接的に用い
られる制御情報（ハードウエア情報）とを区別す
ることなく該RAMに書き込むとともに、ハード
ウエア情報を保持するための論理ゲートから成る
フリツプフロツプを個々の論理部内に分散して設
け、該RAMへのハードウエア情報の書込みと同
時に、そのハードウエア情報をそれを必要とする
論理部内の該フリツプフロツプにセツトすること
を特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3384382A JPS58151650A (ja) | 1982-03-05 | 1982-03-05 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3384382A JPS58151650A (ja) | 1982-03-05 | 1982-03-05 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58151650A JPS58151650A (ja) | 1983-09-08 |
| JPS6325371B2 true JPS6325371B2 (ja) | 1988-05-25 |
Family
ID=12397770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3384382A Granted JPS58151650A (ja) | 1982-03-05 | 1982-03-05 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58151650A (ja) |
-
1982
- 1982-03-05 JP JP3384382A patent/JPS58151650A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58151650A (ja) | 1983-09-08 |
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