JPS59163606A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
- Publication number
- JPS59163606A JPS59163606A JP3753183A JP3753183A JPS59163606A JP S59163606 A JPS59163606 A JP S59163606A JP 3753183 A JP3753183 A JP 3753183A JP 3753183 A JP3753183 A JP 3753183A JP S59163606 A JPS59163606 A JP S59163606A
- Authority
- JP
- Japan
- Prior art keywords
- interfaces
- programmable controller
- interface
- cpus
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、予めプログラムされた順序に従って被制御
機器をシーケンス制御するプログラマブルコン１−ロー
ラのシステム構成に関するものである。
機器をシーケンス制御するプログラマブルコン１−ロー
ラのシステム構成に関するものである。
プログラマブルコントローラは、一般に第１図に示すよ
うに、データ処理機能を有する中央処理装置（以下ｒｃ
ｐｕ」という）１と、制御プログラム等を記憶するメモ
リ２と、Ｃ，ＰＵｌと被制御機器（図示せず）との間デ
ータ交換のための複数の入出力装置（以下「インタフェ
ース」という）３とから構成され、ＣＰＵ１とその各イ
ンタフェース３とはパスライン４によって接続されてい
る。
うに、データ処理機能を有する中央処理装置（以下ｒｃ
ｐｕ」という）１と、制御プログラム等を記憶するメモ
リ２と、Ｃ，ＰＵｌと被制御機器（図示せず）との間デ
ータ交換のための複数の入出力装置（以下「インタフェ
ース」という）３とから構成され、ＣＰＵ１とその各イ
ンタフェース３とはパスライン４によって接続されてい
る。
そして、制御規模の増大にともない、このようなプログ
ラマブルコントローラを第１図のように複数個使用して
、各プログラマブルコントローラＰ Ｃ１ｒ Ｐ Ｃ２
ｔ Ｐ Ｃ３によってそれぞれ独立して被制御機器の各
部を制御し、各プログラマブルコントローラ間のリンケ
ージはインタフェース３を通して行なっていた。
ラマブルコントローラを第１図のように複数個使用して
、各プログラマブルコントローラＰ Ｃ１ｒ Ｐ Ｃ２
ｔ Ｐ Ｃ３によってそれぞれ独立して被制御機器の各
部を制御し、各プログラマブルコントローラ間のリンケ
ージはインタフェース３を通して行なっていた。
しかしながら、このようにプログラマブルコントローラ
間あリンケージをインタフェースを通して行なうように
すると、リンケージ用のインタフェースが必要になり、
インタフェースの数が増加してコスト高になるばかりか
、プログラマブルコン１〜ローラ間のデータ交信にも時
間かがかるという問題があった。
間あリンケージをインタフェースを通して行なうように
すると、リンケージ用のインタフェースが必要になり、
インタフェースの数が増加してコスト高になるばかりか
、プログラマブルコン１〜ローラ間のデータ交信にも時
間かがかるという問題があった。
この発明は、このような従来の問題点に着目してなされ
たもので、複数のプログラマブルコントローラを使用す
るのと同様な規模のシーケンス制御を行なうことができ
、しかも、インタフェースの数を増すことなく、複数の
ＣＰＵが全てのインタフェースと随時直接データ交信可
能なプログラマブルコントローラを提供することを目的
とする。
たもので、複数のプログラマブルコントローラを使用す
るのと同様な規模のシーケンス制御を行なうことができ
、しかも、インタフェースの数を増すことなく、複数の
ＣＰＵが全てのインタフェースと随時直接データ交信可
能なプログラマブルコントローラを提供することを目的
とする。
そのため、この発明によるプログラマブルコ〉・トロー
ラは、複数のＣＰＵおよびその各複数個づつのインタフ
ェースを共通のパスラインで接続すると共に、その各イ
ンタフェースにそれぞれ固有のアドレスを付与すること
により、各ＣＰＵに全てのインタフェースを共有化させ
るようにしたものである。
ラは、複数のＣＰＵおよびその各複数個づつのインタフ
ェースを共通のパスラインで接続すると共に、その各イ
ンタフェースにそれぞれ固有のアドレスを付与すること
により、各ＣＰＵに全てのインタフェースを共有化させ
るようにしたものである。
以下、この発明の実施例を第２図を参照して説明する。
この実施例は、データ処理機能を有する４個のＣＰＵ１
ａ、ｌ ｂ、ｌ ｃ、ｉ ｄとその各メモリ２ａ、２
ｂ、２ｃ、２ｄとを備えている。
ａ、ｌ ｂ、ｌ ｃ、ｉ ｄとその各メモリ２ａ、２
ｂ、２ｃ、２ｄとを備えている。
そじて、Ｃ’Ｐ Ｕ ｉ ａにはインタフェース３ａ□
〜３ａ４がパスライン４ａによって、Ｃ，ＰＵｌ ｂに
はインタフェース３ｂ１〜′５ｂ４がパスライン４ｂに
よって、ＣＰ Ｕ ｉ ｃにはインタフェース３Ｃ１〜
３Ｃ４がパスライン４ｃによって、ＣＰＵ１ｄにはイン
タフェース３ｄ１〜３ｄｓがパスライン４ｄによってそ
れぞれ接続されている。
〜３ａ４がパスライン４ａによって、Ｃ，ＰＵｌ ｂに
はインタフェース３ｂ１〜′５ｂ４がパスライン４ｂに
よって、ＣＰ Ｕ ｉ ｃにはインタフェース３Ｃ１〜
３Ｃ４がパスライン４ｃによって、ＣＰＵ１ｄにはイン
タフェース３ｄ１〜３ｄｓがパスライン４ｄによってそ
れぞれ接続されている。
このパスライン４ａ〜４ｃはパスライン４ｄによって接
続されて、共通のパスライン４を形成している。また、
各インタフェース３ａ１〜３ａ４゜３ｂｌ 〜３ｂ４
、Ｓｃｘ 〜３ｃ４，３ｄｉ ：５ｄｓには、それぞ
れ固有のアドレスを付与しである。
続されて、共通のパスライン４を形成している。また、
各インタフェース３ａ１〜３ａ４゜３ｂｌ 〜３ｂ４
、Ｓｃｘ 〜３ｃ４，３ｄｉ ：５ｄｓには、それぞ
れ固有のアドレスを付与しである。
このようにすれば、各ＣＰＵ１ａ〜１ｄは、自己のイン
タフェースだけでなく、すべてのインタフェースとパス
ライン４を通してデータ交信を行なうことができ、そこ
に接続されているるリミットスイッチやセンサ等からの
信号を受信したり、マグネットスイッチやソレノイドバ
ルブ等に信号を送ったりすることができる。
タフェースだけでなく、すべてのインタフェースとパス
ライン４を通してデータ交信を行なうことができ、そこ
に接続されているるリミットスイッチやセンサ等からの
信号を受信したり、マグネットスイッチやソレノイドバ
ルブ等に信号を送ったりすることができる。
この場合のデータ交信方法は、ＣＰＴＪ内部の判断マイ
ンタフ、エースの情報を要求するデータ交信要求信号に
よるものと、インタフェースが内部でデータ変更があっ
たことを各ＣＰＵに通報し、各ＣＰ ｔＪがその情報が
必要がどうかを判断して、必要な時にインタフェースに
データ送信要求信号を出すものとがある。
ンタフ、エースの情報を要求するデータ交信要求信号に
よるものと、インタフェースが内部でデータ変更があっ
たことを各ＣＰＵに通報し、各ＣＰ ｔＪがその情報が
必要がどうかを判断して、必要な時にインタフェースに
データ送信要求信号を出すものとがある。
いずれの場合も、インタフェースの判別は各インタフェ
ースの持つアドレスによる。
ースの持つアドレスによる。
いずれかのＣＰＵとインタフェース間でデータ交信を行
なっている間は、パスライン４はデータ交信を行なって
いるＣＰＵとインタフェースに専有化されている。
なっている間は、パスライン４はデータ交信を行なって
いるＣＰＵとインタフェースに専有化されている。
また、各ＣＰＵの動作は、予めメモリに格納されたプロ
グラムにそってインタフェースデータの兼ねあいを行な
うが、割り込み起動方式として、その時点で不必要なプ
ログラムの動作を行なわないようにする。
グラムにそってインタフェースデータの兼ねあいを行な
うが、割り込み起動方式として、その時点で不必要なプ
ログラムの動作を行なわないようにする。
以上説明してきたように、この発明によるプログラマブ
ルコントローラは、複数のＣＰＵで共通のパスライン上
のすべてのインタフェースを共有化できるため、リンケ
ージ用の専用インタフェースを設置する必要がなく、ニ
ス１−低減を計ることができ、しかも常に高速処理が可
能である。
ルコントローラは、複数のＣＰＵで共通のパスライン上
のすべてのインタフェースを共有化できるため、リンケ
ージ用の専用インタフェースを設置する必要がなく、ニ
ス１−低減を計ることができ、しかも常に高速処理が可
能である。
また、設備の変化にたいする柔軟性や拡張性にもとむ。
第１図は、従来のプログラマブルコントローラの例を示
すブロック図、 第２図は、この発明の一実施例を示すブロック図である
。 １、ｉ ａ〜ｌ ｄ−中央処理装置（ＣＰＵ）２．２ａ
〜２ｄ・・・メモリ ３．３ａ１〜！ｉａ４．！＋ｂｔ−３ｂ４，３ｃｔ 〜
３Ｃ４。 ３ｄｌ〜３ｄｓ・・・入出力装置（インタフェース）４
．４ａ〜４ｄ・・・バスライン
すブロック図、 第２図は、この発明の一実施例を示すブロック図である
。 １、ｉ ａ〜ｌ ｄ−中央処理装置（ＣＰＵ）２．２ａ
〜２ｄ・・・メモリ ３．３ａ１〜！ｉａ４．！＋ｂｔ−３ｂ４，３ｃｔ 〜
３Ｃ４。 ３ｄｌ〜３ｄｓ・・・入出力装置（インタフェース）４
．４ａ〜４ｄ・・・バスライン
Claims (1)
- １ データ処理機能を有する複数の中央処理装置と、そ
の中央処理装置と被制御機器との間のデータ交換のため
の複数個づつの入出力装置とを備えたプログラマブルコ
ントローラにおいて、前記中央処理装置および各入出力
装置を共通のパスラインで接続すると共に、前記各入出
力装置にそれぞれ固有のアドレスを付与したことを特徴
とするプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3753183A JPS59163606A (ja) | 1983-03-09 | 1983-03-09 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3753183A JPS59163606A (ja) | 1983-03-09 | 1983-03-09 | プログラマブルコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59163606A true JPS59163606A (ja) | 1984-09-14 |
Family
ID=12500111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3753183A Pending JPS59163606A (ja) | 1983-03-09 | 1983-03-09 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163606A (ja) |
-
1983
- 1983-03-09 JP JP3753183A patent/JPS59163606A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59163606A (ja) | プログラマブルコントロ−ラ | |
| JP2730189B2 (ja) | 分散型コントローラ | |
| JP2810668B2 (ja) | マシンロック制御方式 | |
| JPH0282342A (ja) | データ通信装置 | |
| JPH01126749A (ja) | 周辺機器データ制御装置 | |
| JPS6168665A (ja) | 電子計算機における入出力制御装置 | |
| JPH04156656A (ja) | マルチｃｐｕシステム間通信方法 | |
| JPS6353607A (ja) | コンピユ−タ化数値制御装置 | |
| JPS6215642A (ja) | ２アクセス方式メモリ装置 | |
| JPS62211768A (ja) | 情報処理装置 | |
| JPS63300346A (ja) | Ｄｍａ制御方式 | |
| JPS6191758A (ja) | 高速・大容量デ−タ通信装置 | |
| JPS62266639A (ja) | 入出力用デバイスのインタフエ−ス装置 | |
| JPS6097461A (ja) | デ−タバス制御回路 | |
| JPS6214252A (ja) | 装置間制御信号授受方式 | |
| JPH06161945A (ja) | メモリデータ転送装置 | |
| JPS62281011A (ja) | 数値制御装置 | |
| JPS63249243A (ja) | 二次記憶情報セ−ブ方式 | |
| JPH04291658A (ja) | 分散処理システム | |
| JPS62257506A (ja) | 数値制御装置 | |
| JPS5864558A (ja) | 計算機システム | |
| JPS5911425A (ja) | マイコン応用システムにおけるバス・コントロ−ル回路 | |
| JPS57155634A (en) | Shared controlling system of input and output device | |
| JPS6194113A (ja) | デジタル制御装置のモニタ−方式 | |
| JPS6079405A (ja) | 半導体製造装置用制御装置 |