JPH04291658A - 分散処理システム - Google Patents
分散処理システムInfo
- Publication number
- JPH04291658A JPH04291658A JP5661391A JP5661391A JPH04291658A JP H04291658 A JPH04291658 A JP H04291658A JP 5661391 A JP5661391 A JP 5661391A JP 5661391 A JP5661391 A JP 5661391A JP H04291658 A JPH04291658 A JP H04291658A
- Authority
- JP
- Japan
- Prior art keywords
- core
- distributed processing
- bus
- cores
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 33
- 230000009977 dual effect Effects 0.000 claims abstract description 16
- 238000010586 diagram Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、複数のＣＰＵを用いて
処理を分散して実行する分散処理システムに関する。
処理を分散して実行する分散処理システムに関する。
【０００２】
【従来の技術】従来、この種の分散処理システムは、基
本的に図４に示すように、２個（一般的には複数個）の
ＣＰＵボード３１ａ，３１ｂと、これらに共有されるシ
ステムメモリ３２をシステムバス３３で接続し、各ＣＰ
Ｕボード３１ａ，３１ｂにはＣＰＵ３４と、ＣＰＵ間通
信を実現するための通信制御回路３５及びデータ交換制
御回路３６を有し、複数のＣＰＵ３４がシステムメモリ
３２を経由してデータや制御情報を交換しながら動作し
分散処理を実現していた。
本的に図４に示すように、２個（一般的には複数個）の
ＣＰＵボード３１ａ，３１ｂと、これらに共有されるシ
ステムメモリ３２をシステムバス３３で接続し、各ＣＰ
Ｕボード３１ａ，３１ｂにはＣＰＵ３４と、ＣＰＵ間通
信を実現するための通信制御回路３５及びデータ交換制
御回路３６を有し、複数のＣＰＵ３４がシステムメモリ
３２を経由してデータや制御情報を交換しながら動作し
分散処理を実現していた。
【０００３】
【発明が解決しようとする課題】しかし、かかる構成に
よれば、複雑な処理を高速に実行するために多数のＣＰ
Ｕを用いて分散処理を実現しようとすると、複雑な通信
制御回路やデータ交換回路を持ち回路量が多いＣＰＵボ
ードを多数必要とするため、システム全体の回路量が非
常に多くなるという問題があった。
よれば、複雑な処理を高速に実行するために多数のＣＰ
Ｕを用いて分散処理を実現しようとすると、複雑な通信
制御回路やデータ交換回路を持ち回路量が多いＣＰＵボ
ードを多数必要とするため、システム全体の回路量が非
常に多くなるという問題があった。
【０００４】なお、一つのＣＰＵを用いて複雑な処理を
高速に実行する方式として、図５に概念的に示すように
、一つのＣＰＵの下で複数のタスク４１ａ，・・・，４
１ｎを制御できるマルチタスクＯＳ（オペレーティング
システム）４０を採用し、いわゆるマネチタスキングに
よって並列処理を行なう方式がある。しかし、ＣＰＵの
処理能力によつてタスク数の制限があり、また個々のタ
スクはＣＰＵ時間を時分割的に使用するものであるから
、複数のＣＰＵによる分散処理と同等の性能を期待する
ことは本質的に無理がある。
高速に実行する方式として、図５に概念的に示すように
、一つのＣＰＵの下で複数のタスク４１ａ，・・・，４
１ｎを制御できるマルチタスクＯＳ（オペレーティング
システム）４０を採用し、いわゆるマネチタスキングに
よって並列処理を行なう方式がある。しかし、ＣＰＵの
処理能力によつてタスク数の制限があり、また個々のタ
スクはＣＰＵ時間を時分割的に使用するものであるから
、複数のＣＰＵによる分散処理と同等の性能を期待する
ことは本質的に無理がある。
【０００５】本発明は、上述の問題点に鑑みてなされた
もので、従来より少ない回路量で高機能な処理を複数の
ＣＰＵで分散して実行する分散処理システムを提供する
ことを目的とする。また本発明は、必要な処理能力や目
的処理の性質の違いに柔軟に適応できる分散処理システ
ムを提供することを目的とする。
もので、従来より少ない回路量で高機能な処理を複数の
ＣＰＵで分散して実行する分散処理システムを提供する
ことを目的とする。また本発明は、必要な処理能力や目
的処理の性質の違いに柔軟に適応できる分散処理システ
ムを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上述の課題を
解決するため、ＣＰＵとデュアルポートメモリとを内部
バスにより相互接続し、かつデュアルポートメモリに接
続した外部バスを有してなるコア（核）を複数個用い、
コアの内部バスと他のコアの外部バスとを接続すること
によつて複数のコアを直列または並列に結合したという
構成を備えたものである。
解決するため、ＣＰＵとデュアルポートメモリとを内部
バスにより相互接続し、かつデュアルポートメモリに接
続した外部バスを有してなるコア（核）を複数個用い、
コアの内部バスと他のコアの外部バスとを接続すること
によつて複数のコアを直列または並列に結合したという
構成を備えたものである。
【０００７】
【作用】本発明は上述の構成によって、複数のコアのＣ
ＰＵは、デュアルポートメモリを経由して必要なデータ
や制御情報を交換しながら動作し、処理を分散して実行
することができる。また、目的とする処理が一連的な動
作を必要とする場合にはコアを直列的に結合し、目的と
する処理が並列的な動作を必要とする場合にはコアを並
列的に結合することにより、さらに結合するコアの増減
によって処理能力を増減することにより、目的処理に最
適な処理能力とシステム形態の分散処理システムを容易
に実現できる。
ＰＵは、デュアルポートメモリを経由して必要なデータ
や制御情報を交換しながら動作し、処理を分散して実行
することができる。また、目的とする処理が一連的な動
作を必要とする場合にはコアを直列的に結合し、目的と
する処理が並列的な動作を必要とする場合にはコアを並
列的に結合することにより、さらに結合するコアの増減
によって処理能力を増減することにより、目的処理に最
適な処理能力とシステム形態の分散処理システムを容易
に実現できる。
【０００８】
【実施例】図１は、本発明の分散処理システムの構成単
位として用いられるコア（核回路）の一例を示す概略ブ
ロック図である。ここに示すコア１は、ＣＰＵ２、デュ
アルポートメモリ３、ＣＰＵ１とデュアルポートメモリ
２とを接続する内部バス４（アドレスバス５、データバ
ス６、デュアルポートメモリ内部割り込み信号線７）、
デュアルポートメモリ３に接続した外部バス８（アドレ
スバス９、データバス１０、デュアルポートメモリ外部
割り込み信号線１１）より構成される。内部バス４はコ
ア外部へも引き出され、これに外部メモリ（制御用ＲＯ
Ｍ／ＲＡＭ）１２あるいは入出力装置を接続することが
でき、また他のコアを接続することができる。
位として用いられるコア（核回路）の一例を示す概略ブ
ロック図である。ここに示すコア１は、ＣＰＵ２、デュ
アルポートメモリ３、ＣＰＵ１とデュアルポートメモリ
２とを接続する内部バス４（アドレスバス５、データバ
ス６、デュアルポートメモリ内部割り込み信号線７）、
デュアルポートメモリ３に接続した外部バス８（アドレ
スバス９、データバス１０、デュアルポートメモリ外部
割り込み信号線１１）より構成される。内部バス４はコ
ア外部へも引き出され、これに外部メモリ（制御用ＲＯ
Ｍ／ＲＡＭ）１２あるいは入出力装置を接続することが
でき、また他のコアを接続することができる。
【０００９】このコア１は単独でも、外部メモリ１２あ
るいは入出力装置を接続することにより、処理システム
を実現することが可能であるが、コア１を複数個、直列
または並列に結合することにより容易に分散処理システ
ムを構築することができる。
るいは入出力装置を接続することにより、処理システム
を実現することが可能であるが、コア１を複数個、直列
または並列に結合することにより容易に分散処理システ
ムを構築することができる。
【００１０】図２に、３個のコア１ａ，１ｂ，１ｃを直
列的に結合した分散処理システムの一例を示す。ここに
示す分散処理システムは、コア１ａの内部バス４に外部
メモリ（または入出力装置）２０及び第２段のコア１ｂ
の外部バス８を接続し、このコア１ｂの内部バス４に外
部メモリ（または入出力装置）２１及び第３段のコア１
ｃの外部バス８を接続し、このコア１ｃの内部バス４に
外部メモリ（または入出力装置）２２を接続してなる。 このような構成において、各コア１ａ，１ｂ，１ｃのＣ
ＰＵ２は、それぞれのデュアルポートメモリ３を経由し
相互に通信しあいながら（同期をとって）同時に動作し
、分散処理を行なうことができる。
列的に結合した分散処理システムの一例を示す。ここに
示す分散処理システムは、コア１ａの内部バス４に外部
メモリ（または入出力装置）２０及び第２段のコア１ｂ
の外部バス８を接続し、このコア１ｂの内部バス４に外
部メモリ（または入出力装置）２１及び第３段のコア１
ｃの外部バス８を接続し、このコア１ｃの内部バス４に
外部メモリ（または入出力装置）２２を接続してなる。 このような構成において、各コア１ａ，１ｂ，１ｃのＣ
ＰＵ２は、それぞれのデュアルポートメモリ３を経由し
相互に通信しあいながら（同期をとって）同時に動作し
、分散処理を行なうことができる。
【００１１】本例のような複数のコアを直列に結合した
システム形態は、ある処理段階の処理結果を次の処理段
階で利用あるいは処理するというように、処理が一連的
な動作となる場合に、一連の処理段階を複数のコアで分
担することにより効率的な分散処理を実現できることは
明かである。
システム形態は、ある処理段階の処理結果を次の処理段
階で利用あるいは処理するというように、処理が一連的
な動作となる場合に、一連の処理段階を複数のコアで分
担することにより効率的な分散処理を実現できることは
明かである。
【００１２】図３に、３個のコア１ｄ，１ｅ，１ｆを並
列に結合した分散処理システムの一例を示す。ここに示
す分散処理システムは、コア１ｄの内部バス４に外部メ
モリ（または入出力装置）２３と２個のコア１ｅ，１ｆ
の外部バス８を接続し、これらコア１ｅ，１ｆの内部バ
ス４に外部メモリ（または入出力装置）２４，２５を接
続してなる。このような構成において、各コア１ｄ，１
ｅ，１ｆのＣＰＵ２はそれぞれのデュアルポートメモリ
３を経由して通信しながら同時に動作し、分散処理を行
なうことができる。本例のような複数のコアを並列に結
合したシステム形態は、処理が並列的な動作となる場合
に適用すると好適であることは明かである。
列に結合した分散処理システムの一例を示す。ここに示
す分散処理システムは、コア１ｄの内部バス４に外部メ
モリ（または入出力装置）２３と２個のコア１ｅ，１ｆ
の外部バス８を接続し、これらコア１ｅ，１ｆの内部バ
ス４に外部メモリ（または入出力装置）２４，２５を接
続してなる。このような構成において、各コア１ｄ，１
ｅ，１ｆのＣＰＵ２はそれぞれのデュアルポートメモリ
３を経由して通信しながら同時に動作し、分散処理を行
なうことができる。本例のような複数のコアを並列に結
合したシステム形態は、処理が並列的な動作となる場合
に適用すると好適であることは明かである。
【００１３】なお、図２に示したようなシステム形態と
図３に示したようなシステム形態との混合形態も当然に
可能である。例えば、図２において、コア１ａに図３の
コア１ｄを結合するようなシステム形態が可能である。 このような直列結合と並列結合の混合したシステム形態
によれば、一連的な処理と並列的な処理とが混在した場
合に効率的な分散処理が可能である。また、個々のコア
においてマルチタスキングによる並列処理を行なうこと
も可能である。
図３に示したようなシステム形態との混合形態も当然に
可能である。例えば、図２において、コア１ａに図３の
コア１ｄを結合するようなシステム形態が可能である。 このような直列結合と並列結合の混合したシステム形態
によれば、一連的な処理と並列的な処理とが混在した場
合に効率的な分散処理が可能である。また、個々のコア
においてマルチタスキングによる並列処理を行なうこと
も可能である。
【００１４】
【発明の効果】以上の説明から明かなように、本発明は
、ＣＰＵとデュアルポートメモリとを内部バスにより相
互接続しかつデュアルポートメモリに接続した外部バス
を有してなるコアを複数個、それぞれの内部バスと外部
バスとの接続により直列または並列に結合することによ
り、個々のＣＰＵ毎に複雑な制御回路を用意することな
く、複数のＣＰＵによる分散処理が可能となり、コアの
結合形態を選ぶことにより容易に、一連的な処理動作が
必要な場合でも並列的な処理動作が必要な場合でも効率
的な分散処理が可能なシステムを構築することが可能と
なり、またコアの増減によって容易に必要な処理能力の
システムを構築することが可能となり、さらに従来のよ
うな複雑なＣＰＵ間通信制御用回路を必要としないので
従来と同等以上の処理能力の分散処理システムをより少
ない回路量で実現できるというような効果を有するもの
である。
、ＣＰＵとデュアルポートメモリとを内部バスにより相
互接続しかつデュアルポートメモリに接続した外部バス
を有してなるコアを複数個、それぞれの内部バスと外部
バスとの接続により直列または並列に結合することによ
り、個々のＣＰＵ毎に複雑な制御回路を用意することな
く、複数のＣＰＵによる分散処理が可能となり、コアの
結合形態を選ぶことにより容易に、一連的な処理動作が
必要な場合でも並列的な処理動作が必要な場合でも効率
的な分散処理が可能なシステムを構築することが可能と
なり、またコアの増減によって容易に必要な処理能力の
システムを構築することが可能となり、さらに従来のよ
うな複雑なＣＰＵ間通信制御用回路を必要としないので
従来と同等以上の処理能力の分散処理システムをより少
ない回路量で実現できるというような効果を有するもの
である。
【図１】本発明による分散処理システムの構成単位とな
るコアの一例を示す概略ブロック図
るコアの一例を示す概略ブロック図
【図２】本発明による分散処理システムの一例を示すシ
ステム構成図
ステム構成図
【図３】本発明による分散処理システムの他の一例を示
すシステム構成図
すシステム構成図
【図４】従来の分散処理システムの一般的構成を示す概
略ブロック図
略ブロック図
【図５】マルチタスキングによる並列処理方式の説明図
。
。
１，１ａ，．．．．，１ｆ コア
２ ＣＰＵ
３ デュアルポートメモリ
４ 内部バス
８ 外部バス
１２，２０，．．．．，２５ 外部メモリ２０，２１
，２２ 外部メモリ
，２２ 外部メモリ
Claims (1)
- 【請求項１】ＣＰＵと、デュアルポートメモリと、前記
ＣＰＵと前記デュアルポートメモリとを相互接続する内
部バスと、前記デュアルポートメモリに接続した外部バ
スとを有してなるコアを複数個、それぞれの前記内部バ
スと前記外部バスとの接続により直列または並列に結合
してなる分散処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5661391A JPH04291658A (ja) | 1991-03-20 | 1991-03-20 | 分散処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5661391A JPH04291658A (ja) | 1991-03-20 | 1991-03-20 | 分散処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291658A true JPH04291658A (ja) | 1992-10-15 |
Family
ID=13032108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5661391A Pending JPH04291658A (ja) | 1991-03-20 | 1991-03-20 | 分散処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291658A (ja) |
-
1991
- 1991-03-20 JP JP5661391A patent/JPH04291658A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6047120A (en) | Dual mode bus bridge for interfacing a host bus and a personal computer interface bus | |
| US5511229A (en) | Data processing system having a switching network connecting multiple peripheral devices using data paths capable of different data bus widths | |
| JPH04291658A (ja) | 分散処理システム | |
| US4180855A (en) | Direct memory access expander unit for use with a microprocessor | |
| JPH05342172A (ja) | マルチプロセッサシステム | |
| JP2705955B2 (ja) | 並列情報処理装置 | |
| JPH0646413B2 (ja) | デ−タ処理プロセッサ | |
| JPS63197217A (ja) | デ−タ処理装置 | |
| JPH07321640A (ja) | プログラマブル論理回路 | |
| JPS5975354A (ja) | プロセッサ装置 | |
| JP2001188770A (ja) | １チップマイクロコンピュータ | |
| JPH02239357A (ja) | コンピュータインターフェイス | |
| JPH0282342A (ja) | データ通信装置 | |
| JPS6236580B2 (ja) | ||
| JP2000076199A (ja) | デバッグ端子を有するマルチプロセッサ装置 | |
| JPH02122338A (ja) | 論理シミュレーションシステム | |
| JPS63128459A (ja) | 画像デ−タバス | |
| JPH07295949A (ja) | ２本のシステムバスを具備するマルチｃｐｕ処理システム | |
| JPS644218B2 (ja) | ||
| JPS6149271A (ja) | 半導体装置 | |
| JPS6191758A (ja) | 高速・大容量デ−タ通信装置 | |
| JPH04155466A (ja) | マルチプロセッサシステム | |
| JPS62211768A (ja) | 情報処理装置 | |
| JPS59163606A (ja) | プログラマブルコントロ−ラ | |
| JPH0512221A (ja) | マルチｃｐｕ間データ交換高速化方式 |