JPS60244138A - 通信制御用プロセツサ - Google Patents

通信制御用プロセツサ

Info

Publication number
JPS60244138A
JPS60244138A JP59099742A JP9974284A JPS60244138A JP S60244138 A JPS60244138 A JP S60244138A JP 59099742 A JP59099742 A JP 59099742A JP 9974284 A JP9974284 A JP 9974284A JP S60244138 A JPS60244138 A JP S60244138A
Authority
JP
Japan
Prior art keywords
processor
circuit
level
processing
interruption
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59099742A
Other languages
English (en)
Inventor
Satoshi Shinohara
聡 篠原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP59099742A priority Critical patent/JPS60244138A/ja
Publication of JPS60244138A publication Critical patent/JPS60244138A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L13/00Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer And Data Communications (AREA)
  • Communication Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [技術分野] 本発明は1通信制御用プロセッサに関し、特に、高速な
データ処理を必要とする高速通信回線の通信制御用プロ
セッサに関する。
[従来技術] 従来、高速なデータ処理を必要とする高速通信回線の通
信システムのおいては、単一の通信制御用プロセッサで
すべての処理を実行している。したがって処理能力が低
い。そこで処理能方向上のためにマルチプロセッサ化を
図ると、ファームウェアが複雑になるという問題点があ
った。
[発明の目的] 本発明は、上記問題点を解決するもので、上位装置と回
線との間のデータ送受信をする際のデータ転送処理およ
び通信制御処理を割込レベルとベースレベルとに分割し
てこれらの並列処理を実行することにより、従来の通信
制御用プロセッサのハードウェア構成とファームウェア
をそのまま用いて、高速なデータ処理を実現しうる通信
制御用プロセッサを提供することを目的とする。
[発明の構成] 上記本発明の目的を達成するための、本発明に係る通信
制御用プロセッサの構成は、L位装置と回線との間のデ
ータ送受信をする際にデータ転送処理および通信制御処
理を実行する通信制御用プロセッサにおいて、再処理の
うちデータ送受信に関する割込処理を専用に実行する割
込レベルプロセッサと、割込処理以外のデータ転送処理
および通信制御処理を実行するベースレベルプロセッサ
と1両プロセッサ間の制御情報を書込むファーストイン
ファーストアウトメモリを用いた待行列回路とを設けて
なるものである。
[実施例の説明] 次に、本発明の一実施例を図面に基づいて説明する。
第1図は、本発明に係る通信制御用プロセッサの一実施
例を示すブロック図である。
図において、lは割込レベルプロセッサ、2はファース
トインファーストアウトメモリを用いた待行列回路、3
はベースレベルプロセッサ、4は上位装置、5は回線制
御回路 、6は割込レベルプロセッサlと上位装M4と
を接続する接続線、7はベースレベルプロセッサ3と上
位装置4とを接続する接続線、8 、9 、10は割込
レベルプロセッサlとファーストインファーストアウト
メモリを用いた待行列回路2とを接続する接続線、11
 、12.13はファーストインファーストアウトメモ
リを用いた待行列回路2とベースレベルプロセッサ3と
を接続する接続線、14は割込レベルプロセッサlと回
線制御回路5とを接続する接続線、15は回線(図示せ
ず)と回線制御回路5とを接続する接続線である。
次に、L記実施例の動゛作を説明する。
まず、データ受信の割込について説明するに、接続線1
5を介して回線からデータが入力され、回線制御回路5
よりデータ受信の割込が発生すると、接続線14を介し
て割込レベルプロセッサlに報告される。割込レベルプ
ロセッサlは受信データの割込処理を行なうと共に、そ
の処理中に実行すべきベースレベル処理を行なうために
、接続線8を介してファーストインファーストアウトメ
モリを用いた待行列回路2に対してそのファーストイン
ファーストアウトメモリを用いた待行列回路2が書込可
能なことを確認し、し力)る後、接続線lOを介して読
出クロックを送り、ファーストインファーストアウトメ
モリを用I/〜た待行タリ回路2に*a線9介してペー
スレベル起動情報を書込む。
ベースレベルプロセッサ3は、ペースレベル起動情報が
ファーストインファーストアウトメモ1ノを用いた待行
列回路2に書込まれたとを接続線11を介して報告され
ると、接続線13を介してベースレベル起動情報を受け
取り、しかる後、ベースレベル処理を行なう。
こうして、割込レベルプロセッサlとベースレベルプロ
セッサ3で処理されたデータと通信M制御情報は、接続
線6.7を介して割込レベルプロセッサ1に報告される
次に、データ送信の割込につl/1て説明するに1、上
位装置I4よりデータ送信の割込が発生すると、接続線
6を介して割込レベルプロセッサ1に報告される0割込
レベルプロセッサ1を士送信デー〉の割込処理を行なう
と共に、その処理中側こ実行すべきベースレベル処理を
行なうために、接続線8を介してファーストインファー
ストアウトメモリを用いた待行列回路2に対してそのフ
ァーストインファーストアウトメモリを用し)だ待行F
1回路2が書込可能なことを確認し、し力)る後、才妄
続11110を介して読出クロックを送り、ファースト
イン゛フ了−スドアウドメモlj−を用いた待行列回路
2に接続線9介してベースレベル起動情報を書込む。
ベースレベル処理セ9す3は、ペースレベル起動情報が
ファーストインファーストアウトメモ1ノを用いた待行
列回路2に書込まれたとを接続線11を介して報告され
ると、接続線13を介してベースレベル起動情報を受け
取り、しかる後、ベースレベル処理を行なう。
こうして、割込レベルプロセッサ1とベース1/ベルプ
ロセツサ3で処理されたデータは、接続線14を介して
回線制御回路5に送られ、接続線15を介して回線に出
力される。
このよう°に、データ転送処理および通信制御処理を単
一のプロセッサで実行する場合のファームウェアをその
まま使用することを可能とし、割込レベルプロセッサ1
とベースレベルプロセッサ3が互いに処理速度を制限す
ることがなく、同時に並列処理を実行できるので、割込
レベルプロセッサ1はベース処理ステップ数だけ高速化
され、通信制御用プロセッサの処理能力が向上する。
[発明の効果] 以上説明したように1本発明に係る通信制御用プロセッ
サによれば1割込レベルを専用に処理するプロセッサと
ベースレベルを専用に処理するプロセッサに分割して、
2つのプロセッサ間をファーストインファーストアウト
メモリを用いた待行列回路で接続したものであるから、
特に高速処理の構成をもたないプロセッサのハードウェ
ア構成とファームウェアを用いたままで、高速回線を処
理できる通信制御用プロセッサを得ることができるとい
う効果を有する。
【図面の簡単な説明】
第1図は、本発明に係る通信制御用プロセッサの一実施
例を示すブロック図である。 1・・・割込レベルプロセッサ 2・Φ・ファーストインファーストアウトメモリを用い
た待行列回路 3・・・ベースレベルプロセッサ 4・・・上位装置 51・回線制御回路 6〜15・・◆接続線

Claims (1)

    【特許請求の範囲】
  1. 上位装置と回線との間のデータ送受信をする際にデータ
    転−送処理および通信制御処理を実行する通信制御用プ
    ロセッサにおいて、再処理のうち前記データ送受信に関
    する割込処理を専用に実行する割込レベルプロセッサと
    、前記割込処理以外の前記データ転送処理およV前記通
    信制御処理を実行するベースレベルプロセッサと、前記
    両プロセッサ間の制御情報を書込むファーストインファ
    ーストアウトメモリを用いた待行列回路とを設けてなる
    ことを特徴とする通信制御用プロセッサ。
JP59099742A 1984-05-18 1984-05-18 通信制御用プロセツサ Pending JPS60244138A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59099742A JPS60244138A (ja) 1984-05-18 1984-05-18 通信制御用プロセツサ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59099742A JPS60244138A (ja) 1984-05-18 1984-05-18 通信制御用プロセツサ

Publications (1)

Publication Number Publication Date
JPS60244138A true JPS60244138A (ja) 1985-12-04

Family

ID=14255463

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59099742A Pending JPS60244138A (ja) 1984-05-18 1984-05-18 通信制御用プロセツサ

Country Status (1)

Country Link
JP (1) JPS60244138A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0362202A (ja) * 1989-07-31 1991-03-18 Japan Electron Control Syst Co Ltd 制御プログラム開発装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0362202A (ja) * 1989-07-31 1991-03-18 Japan Electron Control Syst Co Ltd 制御プログラム開発装置

Similar Documents

Publication Publication Date Title
JPS60244138A (ja) 通信制御用プロセツサ
US7689991B2 (en) Bus management techniques
JPS6126706B2 (ja)
JPS63268035A (ja) ロ−カル端末シミユレ−タによるリモ−ト端末制御方式
JPS6130300B2 (ja)
JPS6061859A (ja) マイクロコンピュ−タのデ−タ通信方式
JPS615361A (ja) 通信インタフエイス回路
JP2001167022A (ja) データ転送システム
JP2564550B2 (ja) 統合交換機
JPS5921051B2 (ja) 通信制御装置
JPH0142016B2 (ja)
JPS61250758A (ja) 通信制御装置
JPS61131057A (ja) シリアルi/o方式
JPS6214866B2 (ja)
JPS6378257A (ja) 入出力制御装置
JP2563082Y2 (ja) 疑似通信制御装置
JPH03163654A (ja) データ通信方式
JPH0555908B2 (ja)
JPS60225958A (ja) 情報処理装置
JPH0194741A (ja) 通信制御装置の割込み制御方式
JPH03253960A (ja) バス接続形式の制御システム
JPS6245575B2 (ja)
JPH04295952A (ja) マルチプロセッサシステムにおけるメッセージ通信装置
JPS61211757A (ja) 共通パスモニタ回路
JPS6388644A (ja) 中央処理装置