JPH0194741A - 通信制御装置の割込み制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明はＤＭＡ転送モードにおける通信制御装置の割込
み制御方式に関し、 通信制御装置に割込み制御を行なう時の、ハードウェア
の削減をｉ的とし、 通信制御処理部より伝送制御キャラクタの’ｙ　−ド種
別が設定されるコード種別部と、通信制御処理部の出力
と、バッファメモリの出力の切り替えを行なう切替部と
、伝送制御キャラクタとコード種別部の出力により形成
されるアドレス毎に伝送制御キャラクタと割込み信号を
記゛憶するメモリとを具備し、切替部の出力と、コード
種別部の出力の組み合わせからメモリのアトレースを指
定し、メモリに対して書き込み或いは読み出しを行ない
、通信制御処理部に割込み及び伝送制御キャラクタを通
知するよう構成する。

〔産業上の利用分野〕

本発明は回線を介してデータ等を送受信するシステムに
用いる通信制御装置の改良に関するものである。

例えばＣＰＵ間で回線を介してデータ転送を行なう場合
には第３図にシステムを用いる。

第３図において、１０１はホストとのインターフェイス
を司どるインターフェイス回路、２１は通信制御プログ
ラム及び送受信データを格納するバッファメモリ、２２
はバッファメモリ２１上に格納される通信制御プログラ
ムを共通バス１０３を介して読み出し、実行する通信制
御処理部、２３は通信制御処理部２２の指示に基づき、
回線接続部２４とバッファメモリ２１との間でデータ転
送を行なう回線制御部、２４は回線制御部２３からのパ
ラレルデータをシリアルデータに変換し、モデム１０２
の監視及び制御を回線制御部２３の指示により行なう回
線接続部をそれぞれ示す。

ここで、通信制御装置は、通信制御処理部２２がバッフ
ァメモリ２１より送信データを読み出し、回線制御部２
３に送信データを送出するものであり、例えば電話番号
の送出の様な通信制御処理部２２の通信制御プログラム
が常に介在する必要がある場合使用するプログラム転送
モードと、通信制御処理部２２の通信制御プログラムへ
の割込みの必要性が少ないため、通常通信時に用いられ
、通信制御処理部２２を介さずに直接バッファメモリ２
１から送信データを読み出し、回線接続部２４に送るＤ
ＭＡ転送モードがある。

本発明はこの内、ＤＭＡ転送モードにおける通信制御装
置の割込み制御方式に関するものである。

以下、本発明を適用するシステム構成例を第３図を参照
しつつ詳細に説明する。

まず送信時について説明する。

ホストからのデータはインターフェイス回路１０１を介
し共通バスを通ってバッファメモリ２１内のデータ領域
に格納される。その後、バッファメモ１Ｊ２１内のデー
タと異なる領域に格納された通信制御プログラムを通信
制御処理部２２にロードする。この通信制御プログラム
の指示に従って回線制御部２３はバッファメモリ２１か
らダイナミックにデータを読み出し、回線接続部２４に
与え、ここでキャラクタデータをビットデータに変換し
て、モデム１０２を介し回線へと送出する。

次に受信時について説明する。

回線を介して受信されたデータは、モデム１０２を介し
ダイナミックに回線制御部２３を経由してバッファメモ
リ２１内のデータ領域に一旦書き込まれる。この後、デ
ータは共通バスを通ってインターフェイス回路１０１を
介し、ホストへと送信される。

ここで、伝送制御キャラクタを用いて伝送制御を行なう
、所謂ベーシック手順においては、送信データの最初に
ＳＴＸ、最後にＥＴＸを付加した状態で送信される０回
線制御部２３はＥＴＸを検出して送信が終了したことを
通知してやらないと、通信制御処理部２２は次にデータ
を送信できるのか判断出来ない。そのために、回線制御
部２３は伝送制御キャラクタを認識し、認識した伝送制
御キャラクタと共に通信制御処理部２２へ割込みを通知
する機能を持つ必要がある。

〔従来の技術〕

第４図は、従来の通信制御装置の割込み制御方式の構成
を示す図である。

第４図において、４１−１．２はレジスタ、４２−１．
２は比較制御部、４３−１．２は比較回路、４４は読み
出しレジスタ、４５は割込みレジスタ、４６はビット変
換回路、４７は書き込みレジスタ、４８は外部メモリ、
４９は入力装置をそれぞれ示す。

以下、動作について詳細に説明する。

予め通信制御プログラム専用の格納領域と、送受信デー
タ専用の格納領域を持つバッファメモリ２１に対して外
部メモリ４８からのイニシャルローディング時に通信制
御プログラムが格納される。

また、ホスト４９からのデータがインターフェイス回路
を介し、共通バスを通って（図示しない）バッファメモ
リ２１に格納される。

モデムに対する送信時は、バッファメモリ２１の通信制
御プログラムに従って通信制御処理部２２が回線制御部
２３に伝送制御キャラクタを指示する。その後、回線制
御装置２３内の伝送制御キャラクタ毎に設けられた専用
のレジスタ４１−１．２に８ビット単位の伝送制御キャ
ラクタが入力されると共に、バッファメモリ２１に格納
されている伝送制御キャラクタが付加されたデータ（こ
のデータはホスト４９からの）がモデムに送信される。

送信時における通信制御処理部２２に対する割込み制御
方式は、バッファメモリ２１から読み出した、送信デニ
タに付加された伝送制御キャラクタ（以下説明を分かり
易くするためにＳＴＸを代表に用いる）と、レジスタ４
ｌ−１（レジスタ４１−１にＳＴＸが格納されるものと
する）の出力であるＳＴＸを比較回路４３−１で比較処
理を行ない、−致すると、ビット変換回路４６により８
ビツトのＳＴＸを、後の処理速度を速くするために４ビ
ツトのＳＴＸに圧縮して、割込みレジスタ４５に入力す
る。また、各伝送制御キャラクタ毎に設けられた比較制
御部４２−１．２によりゲートをイネーブルして、割込
みレジスタ４５内の上位ビットであるフラグビット格納
領域に“１″を書き込む。−方、不一致の場合は“０”
を書き込む。即ち通信制御処理部２２に対し、割込みを
かけるか否かはこのフラグビットによって決定される。

〔発明が解決しようとする問題点〕

しかしながら従来の割込み制御方式では、伝送制御キャ
ラクタ毎にレジスタ及び比較制御部及び比較回路が必要
であるために、ハードウェアが多くなってしまうという
欠点があった。また、通信制御装置には各種のコード例
えばＪＩＳコード。

ＥＢＣＤＩ　Ｃコードが存在しているために、このコー
ド毎にも専用のハードウェアを設けなければならなかっ
た。

従って本発明は、通信制御装置に割込み制御を行なう時
の、ハードウェアの削減を目的とするものである。

〔問題点を解決するための手段〕

そのために本発明では、第１図に示す如く、通信制御プ
ログラム内の伝送制御キャラクタのコード種別を設定す
るコード種別部４と、通信制御処理部２２の出力と、バ
ッフツメモリ２１の出力の切り替えを行なう切替部６と
、伝送制御キャラクタとコード種別部の出力により形成
されるアドレス毎に伝送制御キャラクタ及び割込み信号
を記憶するメモリ５とを具備する。

そして切替部６の出力と、コード種別部４の出力の組み
合わせからメモリ５のアドレスを指定し、メモリ５に対
して書き込み或いは読み出しを行ない、通信制御処理部
２２に割込み及び伝送制御キャラクタを通知する構成と
なっている。

〔作用〕

以上の如く構成することにより本発明では、伝送制御キ
ャラクタ、及びコード種別のビットデータとの組み合わ
せからメモリ５のアドレスを作成し、このアドレスに所
望の伝送制御キャラクタを各々格納しておくことにより
、送受信データ中に伝送制御キャラクタが存在すると、
これによりメモリ５から伝送制御キャラクタと割込み信
号を読み出し、通信制御処理部２２に通知することが可
能になる。

〔実施例〕

以下、本発明の一実施例を第２図を参照しつつ詳細に説
明する。

第２図は本発明の一実施例の構成を示す図である。

同図において、２１はバッファメモリ、２２は通信制御
処理部、２３は回線制御部、２４は回線接続部、２５は
ＲＡＭ、２６．３２は書き込みレジスタ、・２７は読み
出しレジスタ、２８は書き込み／読み出し制御回路、２
９はコード種別回路。

３０は割込みレジスタ、３１はアドレス作成回路。

３３は入力装置、３４は外部メモリをそれぞれ示す。

尚、コード種別回路２９にＪＩＳコード或いはＥＢＣＤ
　Ｉ　Ｃコードが入力され、ここで例えばＪＩｓコード
であるならば６００″、ＥＢＣＤ　Ｉ　Ｃコードである
ならば“１１”が格納される。更に、書き込み／読み出
し制御回路２８で書き込みモードであるならば“１”が
、読み出しモードであるならば“Ｏ”が出力されること
により、書き込み或いは読み出しの切り替えが行われる
。

以下、送信時における通信制御部２２に対して割込みを
通知する構成について説明する。

まず通信制御処理部２２が用いるコードをＪＩＳコード
として、ＲＡＭ２５に伝送制御キャラクタが書き込まれ
る際の動作について説明する。

通信制御処理部２２からコマンドを発生させ、回線制御
部２３に書き込み信号が供給され、このコマンド処理時
間内は書き込み／読み出し制御回路２８からの出力信号
が“１１となり書き込みに切り替えられる。バッファメ
モリ２１から例えば８ビット単位で伝送制御キャラクタ
が通信制御処理部２２に入力され、８ビツトの伝送制御
キャラクタ（以下ＳＴＸとして説明する）を示すデータ
が書き込みレジスタ２６に入力される。これに伴い、書
き込みレジスタ２６の内容がコード種別回路２９の出力
と共に、アドレス作成回路３１に入力される。ここで例
えばＳＴＸを表すデータが“００００００１０”である
とすると、斜線領域を表すアドレスはアドレス作成回路
３１により“００００００００１０”となる。一方指定
したＲＡＭ２５の斜線領域に書き込まれるデータは斜線
領域（ａｌに割込み信号として“１”を書き込み、残り
の領域（ｂ）にはＳＴＸを表す圧縮したデータが通信制
御処理部２２からのデータ線を介して書き込まれる。

通信制御処理部２２からのコマンド処理が、回線制御部
２３が独自に持つマイクロプログラムによって解除され
ることにより、書き込み／読み出し制御回路２８からの
出ガ信号が“Ｏ”となり切替部６で読み出しモードに切
り替わる。ここで、バッファメモリ２１からモデムに対
してＳＴＸを付加したデータを送信する時に、読み出し
レジスタ２７を介してバッファメモリ２１からＳＴＸを
読み出し、このデータはビットで表すと°００００００
１０”であるために、コード種別回路２９からの出力信
号じＯＯ”）と組み合わせて、ＲＡＭ２５に書き込んだ
領域を指定する。斜線領域（ａ）に“１”を書き込まれ
ていることにより、割込みレジスタ３０を介して通信制
御処理部２２に対して送信時の割込み及びＳＴＸを示す
データが通知される。そして通信制御処理部２２によっ
て割込み処理が行われる。

一方、受信時はモデムから書き込みレジスタ３２に転送
され、書き込みレジスタ３２とコード種別回路２９の出
力からＲＡＭ２５の領域アドレスをアドレス作成回路３
１で作成する。これにより、書き込み時に書き込んでい
たデータを示すアドレスと同じアドレスが指定される。

尚、斜線領域（ａ）に“１”が書き込まれていることに
より、割込みレジスタ３０を介して通信制御処理部２２
に対して受信時の割込み及びＳＴＸを示すデータが通知
され、通信制御処理部２２によって割込み処理が行われ
る。

〔発明の効果〕

以上説明したように本発明によって、以下に示すような
効果がある。

■　従来のように例えばＳＴＸ、ＥＴＸ等毎にレジスタ
及び比較回路及び比較制御部を設ける必要が無くなり、
ハードウェアの削減を図れるために、装置のコストダウ
ンが望める。

■　通信制御処理部から任意に伝送制御キャラクタをセ
ットできるため、処理能力が向上する。

■　ＪＩＳコード、ＥＢＣＤＩＣコード等のコードの違
いに柔軟に対応可能である。

【図面の簡単な説明】

第１図は、本発明の原理図であり、 第２図は、本発明の一実施例を示す図であり、第３図は
、本発明を適用するシステム構成側図であり、 第４図は、従来の通信制御装置の割込み制御方式の構成
を示す図である。 図において、 ４−−−−−・−・−・コード種別部。 ５　・−・−−一−−−−メモリ。 ６−・・−ｍ−−−−−−・切替部。 ２１−・−・−−−−一−・バッファメモリ。 ２２−・−・−・・−・・通信制御処理部。 ２３−・−・−−−−−一・回線制御部。 ２４−・−−−−・−・回線接続部。 ２６．３２・−・−・・書き込みレジスタ。 ２７−−−−−−−−−−−・読み出しレジスタ。 ２８−−−−−−−−−−−一書き込み／読み出しレジ
スタ。 ３０・・−−一−−−−−・・割込みレジスタ。 ３１・−−−−−−−−−−−・アドレス作成回路。 ４１−１．２−・−・レジスタ。 ４１−１．２・−−−−・比較制御部。 ４３−１．２−・−・比較回路。 ４６−・−・・・−・ビット変換回路。 ４８−・−−−−−−−・外部メモリ。 ４９−−一−・−・−・ホスト。

Claims (1)

1. 【特許請求の範囲】 モデムへの送信データに含まれる伝送制御キャラクタと
   、回線制御部（２３）の制御を行なう通信制御処理部（
   ２２）から出力される該伝送制御キャラクタが一致した
   時、該通信制御処理部（２２）に割込みを通知して、次
   の処理の制御を行なわせる通信制御処理装置の割込み制
   御方式において、前記通信制御処理部（２２）より前記
   伝送制御キャラクタのコード種別が設定されるコード種
   別部（４）と、 該通信制御処理部（２２）の出力と、バッファメモリ（
   ２１）の出力の切り替えを行なう切替部（６）と、該伝
   送制御キャラクタと該コード種別部（４）の出力により
   形成されるアドレス毎に該伝送制御キャラクタと割込み
   信号を記憶するメモリ（５）とを具備し、 該切替部（６）の出力と、該コード種別部（４）の出力
   の組み合わせから該メモリ（５）のアドレスを指定し、
   該メモリ（５）に対して書き込み或いは読み出しを行な
   い、該通信制御処理部（２２）に割込み及び伝送制御キ
   ャラクタを通知することを特徴とする通信制御装置の割
   込み制御方式。