KR930010272B1 - 분산 패킷 스위칭 장치 및 그 동작 방법 - Google Patents

Abstract

내용 없음.

Description

[발명의 명칭]

분산 패킷 스위칭 장치 및 그 동작 방법

[도면의 간단한 설명]

제1도는 본 발명을 실시한 패킷 스위칭 장치의 도면.

제2도는 포트 회로도.

제3도는 데이타 송신기 회로도.

제4도는 데이타를 전송하기 전의 송신기 회로FIFO의 내용을 도시한 도면.

제5도는 데이타 프레이밍 회로의 다수의 부분에 대한 신호간의 관계를 나타낸 도면.

제6도는 데이타 프레이밍 회로도.

[발명의 상세한 설명]

본 발명은 데이타 버스에 의해 상호 접속된 다수의 포트와, 제어 버스 및 데이타 버스에 의해 모든 포트에 접속된 시스템 제어기와, 각 포트에 접속된 적어도 한개의 스테이션을 갖는 분산 패킷 스위칭 장치(distributed packet switching apparatus)에 관한 것이다.

[발명의 배경]

분산 및 비-분산 형태의 패킷 스위치 장치는 공지되어 있다. 전형적으로 분산형 장치는 버스 구성 또는 링구성으로 모든 장치 포트에 접속된 단일 전선 또는 동축 케이블을 사용한다. 이들 장치에서, 전송 포트는, 버스 억세스를 위해 경쟁하고, 경쟁에서 승리한 다음, 전송 포트의 데이타를 수신 포트에 전송하므로써, 수신 포트와 통신한다. 전송된 데이타는 수신 포트에 다른 헤더 또는 세트업 정보를 더한 어드레스를 포함한다.

버스 및 링형 장치는 개념상으로 간단하다 해도, 상기 장치들은 다수의 단점을 갖는다. 예로, 단일 전선버스가 끊어지거나 차단되는 경우에 전 장치가 동작되지 않아 상기 장치의 신뢰도가 떨어지게 된다. 또한, 단일 오동작 포트(single malfunction port)가 버스 연속적인 무의미한 데이타 열을 인가하므로써 버스의 사용을 독점할 수 있다. 이는 전체 장치를 비-동작 상태로 되게 한다. 또한, 단일 전선이 포트간의 데이타 전송 뿐만 아니라 중재, 제어 신호의 교환등과 같은 모든 장치 기능에 이용되기 때문에 장치 처리 능력이 높지 않게 된다. 또한, 케이블이 길어 모든 사용자 스테이션에 직접 연장되기 때문에 데이타 보안성이 매우 나쁘게 된다. 때문에, 비인가된 개인에 의해 데이타가 버깅(bugging)되기 쉽다.

미합중국 특허원 제4,470,112호에 언급된 비분산형 패킷 스위칭 장치는 버스 또는 링형 단일 전선 장치의 상술된 단점을 극복한다. 데이타 버스 길이는 버스 또는 링형 장치의 데이타 버스 길이보다 대단히 짧다. 이는 더 높은 버스 주파수 응답을 허용한다. 포트는 데이타 버스에 인접한다. 따라서, 시스템은 비교적 콤팩트하고 보안 장비 장소등과 같이 단일 장소에 설치하기 적합하다. 라인은 포트로부터 관련된 사용자 스테이션을 연장된다. 이는 데이타 버스자체가 억세스 가능하지 않기 때문에 버깅에 대한 양호한 보안성을 제공한다.

상기 장치는 분리 중재와 데이타 버스를 갖는다. 이는 버스 중재와 데이타 전송이 동시에 발생하는 것을 허용하므로써 장치 처리 능력을 증가시킨다.

상술된 비-분산형 장치가 버스형에 비해서는 개선되었지만 아직 많은 문제점을 갖는다. 예로, 비-분산형 장치는 전송 포트에서 수신포트로 데이타를 전송하는데 고가이며 복잡한 중앙 스위치를 필요로 한다. 전송 포트는 이 전송 포트와 스테이션을 식별하는 정보와 함께 전송될 데이타를 비-분산형 장치에 의해 제공된 각 패킷상의 스위치로 송신한다. 스위치는 수신된 발신 스테이션 어드레스를 수신지 포트(destinationport) 및 스테이션의 어드레스로 변환한다. 상기 변화된 정보는 상기 스위치에 의해 수신된 패킷내로 삽입되어 패킷은 수신지 포트와 스테이션으로 전송된다.

중앙 집중 스위치의 사용은 고가이다. 비용 문제는 장치 융통성 및 확장을 방해한다. 스위치의 크기는 장치에 의해 제공될 수 있는 최대수의 포트 한정한다. 상기 숫자는 기존 스위치를 더 높은 포트 용량을 갖는 스위치로 대체시키지 않고는 증가될 수 없다.

상술된 형태의 장치는 또한 전형적으로 중앙 제어기와 포트 및 스위치간에 데이타 신호를 전송함은 물론 데이타를 전송하기 위해 데이타 버스를 사용한다. 이는 오동작 포트가 데이타 버스의 사용을 독점하는 상황하에서 장치 신뢰도 및 처리 능력을 감소시킨다. 이는 제어기가 데이타 버스를 거쳐 오동작 포트를 비활동케하도록 데이타 버스상에 명령을 전송하는 것을 못하게 한다.

[발명의 요약]

분산 패킷 스위칭 장치의 본 발명에 따라 상기 문제점들이 해결되는데, 여기에서, 상기 장치는 접속 스테이션에서의 호의 개시(inutuation of a call)에 응답하는 포트들중 한 발신 포트에서 호의 개시를 나타내는 발신 스테이션 및 발신 스테이션 오프-후크(off-hook) 표시를 식별하는 번호와 착신 스테이션 번호를 포함하는 정보를 가진 발신 스테이션(calling station)으로부터 호 설정 정보(call establishment informa-tion)를 수신하기 위한 수단과, 발신 포트에서 수신된 호 설정 정보를 데이타 버스를 거쳐, 제어기에 전송하기 위한 수단에서, 상기 제어기는 상기 정보의 수신에 응답하여 수신지 포트와 착신 스테이션 어드레스를 유도하고, 수신지 포트와 착신 스테이션 어드레스를 제어 버스를 거쳐 발신 포트에 인가하며, 발신 포트에서 제어기로부터 수신된 유도 어드레스를 기억하기 위한 수단과, 발신 포트에서 발신 스테이션으로부터 데이타 버스를 거쳐 수신지 포트 및 착신 스테이션으로 전송될 데이타 및 발신 스테이션 식별 번호를 포함하는 또다른 정보를 순차적으로 수신하기 위한 수단과, 상기 또다른 정보 수신에 응답하여 발신 프트에서 수신된 발신 스테이션 식별 번호를 수신지 포트 및 착신 스테이션 어드레스로 변환시키기 위한 기억 수단을 포함하는 수단과, 상기 변환에 응답하여 발신 포트에서 수신 포트와 착신 스테이션 어드레스 뿐만 아니라 전송될 데이타를 포함하는 패킷을 형성하기 위한 수단과, 수신지 포트로의 전송을 위해 형성된 패킷은 데이타 버스에 인가하는 수단등으로 이루어져 있다. 어드레스 변환기능은 여러 장치 포트 사이에서 분산된다. 본 발명은 장치 제어기와 장치 포트를 상호 접속하는 분리 제어 버스를 제공하므로써 더욱 바람직하게 된다. 상기 버스는 제어기에서 포트들로 제어 정보를 전송시키는데 이용된다.

어드레스 변환기능은 각 포트내에 RAM을 제공하므로써 분산된다. 각 호의 설정시, 발신 포트와 스테이션 식별기(identifier : ID)와 함께 착신 스테이션 번호는 발신 포트에서 제어기로 전송된다. 제어기는 착신 스테이션 번호를 수신지 포트와 스테이션 어드레스 변화하며, 이는 제어 버스를 거쳐 발신 포트로 전송된다. 이 정보를 기록 동작용 어드레스 정보로 사용되는 발신 스테이션 ID를 갖는 발신 포트의 RAM으로 기록된다.

발신 스테이션 ID는 발신 스테이션의 포트에 데이타를 전송할때 상기 포트로 순차 전송된다. 상기 ID 번호는 RAM 어드레스 정보로서 사용되며, 수신지 포트 어드레스 및 스테이션 ID는 어드레스된 RAM위치로부터 판독되어, 포트에 의해 데이타 버스를 거쳐 수신지 포트 및 스테이션으로 전송될 데이타를 포함하는 패킷의 선두(leading) 바이트에 인입된다.

장치 포트내에 분산 어드레싱 기능을 제공하므로써, 중앙 스위치를 필요로 하지 않는다는 잇점이 있다. 이에 의해 단일요소의 고장, 즉 스위치가 장치를 비동작 상태로 하게 하는 가능성을 최소화시킨다. 포트 및 제어기간에 분리 제어 버스를 사용하므로써 제어기가 포트와 통신을 할 수 있는 분리 경로를 제공하는 결과로 되어 데이타 버스의 부하를 없애게 한다. 이는 제어기로 하여금 데이타 버스를 독점하는 오동작 포트와 통신하는 것을 가능하게 하므로써 신뢰도를 개선시키고 유지 보수를 간단하게 한다.

각 포트에서 제어기로 하여금 제어 버스를 거쳐 오동작 포트에 유지 보수 명령을 전송하도록 하는 설비가 제공된다. 상기 명령의 수신으로 포트는 중재 버스 및 데이타 버스와는 단방향 절단된다. 이에 의해 오동작 포트가 중재 버스를 거쳐 버스 액세스를 요구하거나 신호를 데이타 버스로 인가하는 것이 방지된다.

[상세한 설명]

제1도는 본 발명을 실시한 패킷 스위칭 시스템을 나타낸다. 제1도에는 포트(101-내지 101-n), 데이타 프로세서(102), 단말기(terminal)(105)(106)등이 도시되어 있다. 또한, 단말기 제어기(104), 패킷 스위치 제어기(packet switch controller: PSC)(107), 클럭(111), 버스와 이러한 주요 구성요소들을 상호 접속하는 여러가지 다른 경로등이 도시되어 있다. 다른 경로에는 제어 채널(103), 중재 라인(110a), 중재 프레임 라인(110b), 데이타 프레임 라인(109b) 및 클럭 라인(108)등이 포함된다.

제1도의 장치는 패킷이 중앙 스위치에 의해서 보다는 전송 포트에 의해 수신지 포트와 스테이션으로 어드레싱(번지지정)되는 분산형 장치이다. 패킷 호(packet call)는 단말기(105)와 같은 발신 스테이션에서 사용자가 프로세서(102)와 같은 착신 스테이션의 번호를 오프-후크을 행하여 다이얼링할때 설정된다. 오프-후크 지시 및 다이얼된 번호를 단말기 제어기(104)를 거쳐 그의 전용 포트(101-n)로 전송된다. 포트(101-n)는 오프-후크 지시와 다이얼된 번호를 데이타 패킷으로 형성하여 그것을 데이타 버스(109a)를 거쳐 패킷 스위치 제어기 PSC(107)로 전송한다. 패킷 스위치 제어기 PSC(107)는 PSC 내부의 메모리로부터의 수신지 포트와 스테이션의 어드레스 판독에 응답한다. 상기 메모리는 수신지 포트와 스테이션으로 어드레스를 갖는 크로스-색인 다이얼 번호(cross-index dialed number)에 프로그램된다. PSC(107)는 그후 수신지 포트(101-1) 및 스테이션(102)의 어드레스를 제어 채널(103)을 거쳐 포트(101-n)로 전송한다.

발신 포트(101-n)는 수신된 수신지 포트 및 스테이션 어드레스를 전송 스테이션, 단말기(105)에 전용한 포트RAM 위치내에 기록한다. 이와 같은 방법으로, 발신 포트 (101-n)내의 RAM은, 단말기(105)에 전용된 RAM위치가 단말기(105)로부터 데이타 수신에 응답하여 순차적으로 어드레스될때, 판독 RAM 위치가 착신 단자(101-n)와 데이타 프로세서(102)의 어드레스를 공급하도록 프로그램된다. 단말기(105)에서 사용자에 의해 전송된 순차 데이타는 단말기 제어기(104)에 의해 패킷으로 형성된다. 각 패킷은 선두 바이트에 스테이션(105)의 스테이션 ID를 포함한다. 포트(101-n)는 발신 스테이션 ID로 대치시키고 패킷을 데이타 버스(109a)상에 위치시킨다.

[중재(Arbitration)]

데이타를 수신하여, 수신된 데이타를 패킷으로 형성한 후, 포트(101-n)는 그 패킷을 버스(109a)를 거쳐 수신지 포트 스테이션에 전송하기 위한 권리를 다른 포트(101)와 경쟁해야 한다. 본 발명에서 중재는 분산할당(distributed allocation)에 의한다. 본 발명에 따라, 포트(101)는 포트 우선순위번호(port ptiority number)를 비트씩 중재 프레임(110a)에 인가함으로서 데이타 버스 엑세스를 위해 경쟁한다. 중재 프레임라인(110b)이 어떠한 포트(101)도 현재는 경쟁하지 않는다는 것을 나타내는 하이(high) 상태일때 경쟁이 시작된다. 경쟁 포트들은 이들이 포트 우선순위번호를 중재 라인(110a)에 인가할때 중재 프레임 라인(110b)를 로우(low) 상태로 한다. 인가된 가장 큰 비트는 중재 라인(110a)에 의해 전달된다. 각 경쟁 포트(101)는 상기 단자(101)가 인가하는 비트와 라인(110a)상의 비트를 비교하여, 라인상의 비트가 경쟁 포트에 의해 인가된 비트보다 더 큰 경우에 경쟁을 탈락(drop out)시킨다. 최상위 우선순위번호를 갖는 경쟁 포트(101)는 경쟁 프로세스의 끝에서 단지 1개만이 남게된다. 이에 의해 데이타 버스 액세스가 이루어진다.

[어드레싱(번지지정)]

중재를 획득한 포트(101)는 데이타 버스(109a)가 유휴(idle)일때를 결정하기 위해 데이타 프레임 라인(109b)을 모니터한다. 데이타 프레임 라인(109b)상의 하이 상태는 자유 데이타 버스(109a)를 나타낸다. 경쟁에서 이긴 포트는 중재 프레임 라인(110b)을 하이 상태로 함으로써 상기 하이 상태에 응답하여 다음의 데이타 버스(109a)액세스에 대한 순차 중재가 시작된다. 이긴 포트(101)는 데이타 버스(109a)를 거쳐 데이타를 수반하는 수신지 포트(101)에 경보하기 위해 수신지 포트 어드레스를 전송한다.

특히, 단말기(105)로부터 데이타 프로세서(102)로의 전송예를 고려한다. 데이타 프로세서(102) 및 그의포트(101-n)의 어드레스를 호 설정 처리동안 포트(101-n)내의 단말기(105)에 전용된 RAM 위치내에 기록된다. 중재에 이어, 전송 포트(101-n)는 단말기(105)로부터 데이타를 수신할때 패킷 전송이 시작된다. 포트(101-n)는 전송 단말기(105)의 어드레스를 그의 RAM에 인가하며, 단말기(105)에 전용된 RAM 위치로부터 데이타 프로세서(102) 포트(101-1)의 어드레스를 판독한다. 포트(101-n)는 다음에 순차적으로 포트(101-1)와 데이타 프로세서(102)의 어드레스를 제1의 2바이트 패킷으로 데이타 버스(109a)에 인가한다. 포트가 제1의 2바이트의 패킷을 인가할때, 포트(101-n)는 데이타 프레임 라인(109b)을 로우 상태로 하여 데이타 버스(109a)상의 패킷 전송의 시작을 나타낸다.

모든 포트(101)는 데이타 프레임 라인(109b)과 버스(109a)를 계속 모니터한다. 포트는 데이타 프레임 라인(109b)상의 로우 상태 시작을 데이타 버스(109a)상의 현재 바이트가 포트(101) 어드레스이라는 의미로 해석한다. 본예에서 데이타 버스(109a)상의 수신지 포트 어드레스를 포트(101-1)에 의해 그의 어드레스로 인정된다. 포트(101-1)에 의해 수신된 제2바이트의 어드레스 데이타 프로세서(102)의 어드레스이며, 상기 바이트의 수신은 포트(101-1)에게 스테이션(102)용 데이타가 뒤따른다는 것을 알려준다.

[포트간의 데이타 전송]

수신지 포트와 스테이션 어드레스가 제1의 2바이트와 형성 패킷으로 전송된 후, 전송 포트(101-n)는 다음 바이트내의 데이타를 데이타 버스(109a)에 인가시키고, 수신 포트(101-1) 및 어드레스된 스테이션(102)으로 전송시킨다. 본예에서, 전송 포트(101-n)는 단말기(105)로부터 수신된 바이트의 데이타를 데이타 버스(109a)에 인가한다. 데이타는 프로세서(102)의 어드레스 및 관련 데이타 바이트를 프로세서(102)에 전송하는 수신지 포트(101-1)에 의해 수신된다. 마지막 바이트의 패킷이 전송된 후, 포트(101-n)는 데이타 버스(109a)가 유휴 상태이며 다른 포트에 의해 사용가능하다는 것을 나타내도록 데이타 프레임 라인(109b)의 포텐셜을 상승한다. 데이타 프레임 라인(109b)은 다음 전송 포트(101)가 순차적으로 다른 패킷의 전송을 시작할 때까지 하이 상태로 존재한다.

데이타 프레임 라인(109b)상의 프레임 신호는 전송 동안에는 로우 상태로, 데이타 패킷이 전송되지 않을 때는 하이 상태로 유지시키므로써, 전송된 데이타 패킷의 주기를 나타낸다. 패킷의 주기는 전송되어야만할 데이타 포트(101-n)의 양에 의존한다. 포트(101-n)는 전주기의 패킷 전송동안 데이타 프레임 라인(109b)상의 신호를 로우 상태로 유지시킨다. 상기 주기는 수신지 포트와 스테이션 어드레스의 전송 및 단말기(105)로부터의 데이타 바이트의 전송에 요구되는 시간이다. 포트(101-n)는 데이타 프레임 라인(109b)을 패킷 전송의 끝에서 하이 상태로 한다. 이와같은 방법으로, 현재 전송되는 포트(101)는 데이타 버스(109a)가 다른 포트에 의해 사용되지 않을때 모든 다른 포트에 신호 전송한다. 종래 기술에서, 데이타 프레이밍 신호, 즉 패킷은 고정된 주기를 가졌으며, 순환 클럭 펄스를 세분하는 클럭 회로에 의해 발생되어 패킷이 선정된 수의 바이트를 정확히 포함하고 있다.

[포트(101)]

제2도는 포트(101)의 블럭도이다. 제2도에는 중재회로(201), 수신회로(202), 송신기회로(300) 및 상기구성 요소들을 상호 연결시키고, 또한 시스템의 나머지 부분에 연결시키는 경로를 따르는 데이타 프레이밍 회로(203)가 도시되어 있다.

이긴 포트의 중재회로(201)는 포트 선택 신호를 라인(301)을 거쳐 데이타 프레이밍(203)에 전송하여 이긴 단자가 데이타를 전송하는 것을 가능하게 한다. 중재회로(201)는 송신기(300)가 데이타를 전송하여 함을 나타내는 라인(338)상에 수신된 신호에 응답하여 중재를 시작한다. 중재는 중재라인(110a)에 결쳐 발생한다. 중재를 나타내는 타이밍 신호는 중재회로(201)에 의해 중재 프레임 라인(11b)을 거쳐 전송된다.

중재 및 수신회로에 대해서는 잘 알려져 있다. 예로, 프레이밍 신호가 라인(109b)상에서 로우 상태로 된후에, 각 단자의 수신회로(202)는 데이타 버스(109a)상에 전송된 제1바이트를 테스트하여 상기 바이트가 그 포트의 어드레스인지를 찾아낸다. 제1바이트내에서 그 어드레스를 검출한 포트는 그 수신기를 로크해제하고, 패킷의 나머지 바이트를 제2패킷 바이트에 의해 지정된 스테이션으로 전송한다. 프레이밍 신호는 패킷 수신의 끝에서 전송 포트에 의해 라인(109b)상에서 하이 상태로 된다. 상기 하이 신호는 수신 포트에 대한 패킷의 종료를 나타낸다.

[송신기 회로]

포트(101-n)의 송신기 회로에 대한 데이타 패킷의 전송에는 4가지 단계가 존재한다.

[단계 1]

시스템의 초기화동안, PSC(107)는 제어 채널(103)상에서 단자(101-n)를 동작 ID 번호로 일컬어지는 정보로 프로그램한다. 그와같은 각 번호 2바이트의 길이를 가지며, 각 바이트는 포트(101-n)와 관련된 스테이션중의 하나에 할당된다. 각 번호는 번호가 할당되는 포트(101-n) 및 스테이션을 식별한다. 각 번호는 코드 변화되고 PSC(107)에 순차적으로 지정된 패킷의 어드레스 부분으로서 사용된다. 상기 패킷은 각호의 시작에서 포트(101-n)에 의해 데이타 버스(109a)에 인가된다. 그러므로, 각 동작 ID 번호는 PSC(107)를 어드레스, 포트(101- n)를 식별, 번호 관련 스테이션(105)을 식별하는 역할을 한다. 이후 상기 번호를 동작ID로 언급한다.

[단계 2]

하나의 호는 다음과 같이 설정된다. 실제로, 스테이션(105)이 오프-후크되어, 하나의 호를 설정하기 위해 수신지 스테이션의 번호를 디이얼할때, 오프-후크 자극 및 다이얼된 수신지 스테이션 번호는 발신 스테이션(105)에 의해 단말기 제어기(104)로 전송된다. 제어기(104)는 다이얼된 스테이션 번호를 포함하는 호-설정 명령이 따르는 스테이션(105)을 식별하는 2바이트 호-동작 명령에 응답하여 포트(101-n)로 이를 전송한다. 포트(101-n)는 호-동작 명령을 동작 ID로 변환시킨다. 연속의 호 설명 명령에 따르는 상기 동작 ID는 패킷으로 형성되어 포트(101-n)에 의해 데이타 버스(109a)에 인가된다. PSC(107)는 패킷을 수신하고, 포트(101-n)로 하여금 제어 채널(103)상의 정보로 프로그램하게 하여 포트(101-n)는 스테이션(105)의 연속적으로 수신된 스테이션 번호를 수신지 포트 및 스테이션의 어드레스로 변환한다. PSC(107)는 또한 호 설정 명령의 수신을 알리기 위해 데이타 버스(109a)를 거쳐 단말기 제어기(104)에 패킷을 전송한다.

[단계 3]

스테이션(105)이 단말기 제어기(104)에 데이타를 전송할때, 단말기 제어기(104)는 차례로 단말기(105)로 부터 수신된 데이타 제어기(104)에 이어진 포트(101-n)에 스테이션(105)의 번호를 전송한다. 발신 스테이션 번호(105)는 포트(101-n)에 의해 수신지 포트와 스테이션 어드레스로 변화된다. 수신지 포트 및 스테이션 어드레스는 제1의 2바이트의 패킷으로 어셈블된다. 전송될 데이타는 남아있는 바이트내에 삽입된다. 형성된 패킷은 단자가 중재에서 이긴후 포트(101-n)에 의해 데이타 버스(109a)에 인가된다.

[단계 4]

스테이션이 사실상 데이타 발생 끝에서 온-후크될때, 온-후크 자극은 스테이션(105)에 의해 단말기 제어기(104)로 전송된다. 제어기(104)는 다이얼된 스테이션 번호를 포함하는 호-중지 명령이 따르는 2바이트 호-동작 명령에 응답하여 이를 포트(101-n)로 전송한다. 포트(101-n)는 호-동작 명령을 동작 ID로 변환시킨다. 연속의 호-중지 명령에 따라 상기 동작 ID는 하나의 패킷으로서 포트(101-n)에 의해 데이타 버스(109a)에 인가된다. PSC(107)는 패킷을 수신하며 제어 채널(103)상에서 단자(101-n)를 프로그램하여 포트(101-n )는 더이상 스테이션(105)의 스테이션 번호를 수신지 스테이션의 어드레스로 변환할 수 없다.

제3도는 송신기(300)의 회로를 도시한다. 상세한 설명이 따르지만 다음이 송신기(300)의 기능이다. 단말기 제어기(104)로부터의 데이타는 버스(104a)를 거쳐 송신기(300)로 들어간다. 송신기(300)의 패킷호의 시작으로 프로그램되어 단말기 제어기(104)로부터 수신된 발신 스테이션 어드레스가 수신지 포트와 스테이션 어드레스로 변환될 수 있도록 한다. 경로(104a)상의 단말기 제어기(104)로부터 수신된 발신 스테이션 어드레스 RAM(309)에 의해 수신지 어드레스 정보로 변환된다. 단말기(105)로부터의 어드레스 데이타는 변환회로를 통과한다. 마지막으로, 송신기(300)는 변환된 수신지 어드레스 데이타와 단말기(105)로부터의 데이타를 패킷으로서 데이타 버스(109a)에 인가한다.

포트에 의해 수신된 발신 스테이션 어드레스 정보는 RAM(309)내로 들어가며, 수신지 어드레스로 변화되어 래치(311)내에서 지연되고, 후의 전송을 위해 FIFO(312)에 저장된다. 스테이션(105)으로부터 수신된 데이타는 버퍼(304)를 거쳐 RAM(309)을 통과하며, 래치(311)에서 지연되고, 데이타 버스(109a)를 거쳐 후의 전송을 위해 FIFO(312)에 저장된다. 호 설정시 PSC(107)로부터 수신된 변환 데이타는 제어 채널(103)상의 송신기(300)로 들어가며 소자(302)(305 내지 308)에 의해 RAM(309)내에 기록된다.

좀더 상세히, 제3도에 도시된 송신기 회로는 래치(302) 및 3상태 버퍼(307)(308)를 포함하는 RAM(309)용 기록 회로를 포함한다. 송신기는 유휴 코드 검출기(308), AND 게이트(305), RAM(309), 래치(311), FIFO(312) 및 3상태 버퍼(304,306,310 및 313)로 이루어져 있다.

보기 패킷 전송(example packet transmisson)을 고려하기 전에, 송신기(300)가 단말기 제어기(104)로부터 버스(104a)상에서 패킷의 수신을 어떻게 검출하는가를 이해하여야 한다. 송신기(300)는 단말기 제어기(104)로부터 버스(104a)상에 수신되는 패킷의 시작과 끝을 검출하기 위한 수단을 포함한다. 널데이타 바이트로 이루어진 유휴 코드는, 단말기 제어기(104)가 버스(104a)상에 패킷을 전송하지 않을때 버스(104a)상에서, 단말기 제어기(104)에 의해 전송된다. 상기 유휴 코드 바이트의 끝은 단말기 제어기(104)로부터의 패킷 전송의 시작을 나타낸다. 데이타 수신에 따르는 제1유휴 코드 바이트의 단말기 제어기(104)로부터 패킷 전송의 끝을 나타낸다.

수신된 모든 바이트는 유휴 코드 검출기(303)에 의해 감지되며, 여기에서, 유휴 코드 바이트의 끝에 응답하여 제1신호를, 유휴 코드 바이트의 시작에 응답하여 제2신호를 발생한다. 처음에, 유휴 코드 검출기(303)는 마지막 바이트의 유휴 코드에 이어 버스(104a)상에, 제1, 제2바이트의 패킷을 수신하는 동안에 라인(315)상에 하이펄스를 발생한다. 둘째로, 유휴 코드 검출기(303)는 패킷이 버스(104a)상에 수신된 후 제1바이트의 유휴 코드동안 라인(315)상에 하이펄스를 발생한다. 어드레스 인에이블 라인(314)상의 펄스는 어드레스가 경로(104a)상에 존재하는 동안 하이 상태가 된다. 이는 단마러기 제어기(104)로부터 수신된 제1의 2바이트의 데이타 패킷을 기록한다. 이들 2바이트는 단말기 제어기(104)를 통해 데이타를 전송하는 발실단자의 어드레스로 이루어진다. 라인(315)상의 펄스는 단말기 제어기(104)로부터 버스(104a)를 거친 전송의 끝을 신호한다.

보기 호(example call)는 다음과 같이 설정된다. 단말기 제어기(104)는 오프-후크 신호에 응답하여 호를 시작하며, 발신 스테이션(105)으로부터 다이얼된 착신 스테이션 디지트를 수신한다는 것을 기억해야 한다. 단말기 제어기(104)는 다이얼된 착신 스테이션 번호와 오프-후크 지시를 포함하는 호-설정 명령에 따르는 발신 스테이션 식별 2바이트 호-동작 명령을 버스(104a)상에 전송하므로써 호를 시작한다. 호-동작 명령의 시작에서, 유휴 코드 검출기(303)는 유휴 코드의 끝을 감지하여, 어드레스 인에블 라인(314)에 하이 신호를 인가한다. 상기 신호는 버퍼(304)를 버퍼(304)의 동작을 불가능하게 하고, 버퍼(310)의 동작을 가능하게 하며, AND 게이트(305)를 거쳐 버퍼(306)의 동작을 가능하게 한다.

경로(104a)상의 2바이트의 호-동작 명령은 버스(320)를 거쳐 RAM(309)으로 들어간다. RAM은 호-동작 명령을 변환하여, 동작 번호를 버스(328)에 인가한다. 상기 동작ID는 PSC(107)를 어드레스하고, 포트(101-n)를 식별하고, 발신 스테이션(105)을 식별하기 위해 제공된다. 어드레스 인에블 라인(314)상의 신호는 버스(104a)상의 2바이트의 어드레스 수신의 끝에서 로우 상태로 된다. 이는 버퍼(304)를 턴-오프하며, 버퍼(310)(306)를 턴-오프하며, 선로(104a)상에 수신된 바이트가 버퍼(304)를 거쳐 RAM(309)을 통과하도록 한다. 그렇기 때문에, 입중계 패킷(incoming packet)의 동작 ID부분은 RAM(309) 및 버퍼(306)(310)를 거쳐 버스(317)에 인가된다. 패킷 바이트의 남은 부분인 호 설정 명령은 버퍼(304)를 거쳐 버스(317)에 도달한다.

각 패킷의 마지막 바이트는 마지막 바이트라는 것을 나타내는 하나의 비트와 함께 FIFO(312)내에 기억되어야만 한다. 상기 비트의 소스는 유휴 코드 검출기(303)이다. 그러나, 라인(315)상의 데이타 끝 비트는 즉시 수신된 마지막 바이트의 유효 데이타를 따른다. 그렇기 때문에, 방금 언급된 버스(317)상의 패킷은 패킷의 마지막 바이트의 데이타가 라인(315)상의 ＂데이타 끝＂비트와 동일한 시간에서 FIFO(312)내로 들어가도록 지연되어야만 한다. 패킷은 래치(311)에 의해 다음과 같이 지연된다.

각 비이트의 시작을 신호 전송하는 동기 클럭 펄스는 경로(104a)를 거쳐 수신되며, 단말기 제어기(104)로부터 경로(104a)상에서 송신기 회로(300)로 들어간다. 상기 신호는 라인(333)상의 경로(104a)와 분리된다. 래치(311)에 인가된 데이타는 래치(311)로 이끄는 회로에 의해 약간 지연된다. 라인(333)상의 펄스가 지연되지 않기 때문에, 상기 펄스의 상승 구간(leading edge)은 상승 구간의 일부인 바이트의 시작전 바로래치(311)에 도달한다. 그렇기 때문에, 선행 데이타 바이트는 다음 바이트를 위한 펄스의 상승 구간이 라인(333)상에 도달할때도 래치(311)의 입력에 계속 존재하게 된다. 상기 선행 바이트는 라인(333)상에서 상승 구간 트리거되는 래치(311)에 의해 래치된다. 그러므로, 현재의 바이트가 버스(104a)상에서 송신기(300)내로 들어갈때, 수신된 선행 바이트는 현재 바이트용 동기신호에 의해 래치(311)를 통해 버스(324)로 게이트된다. 그러므로, 버스(324)상의 래치(311)의 출력에서의 데이타는 송신기(300)에 인입되는 데이타에 대해 1바이트폭씩 효율적으로 지연된다.

경로(315)상의 펄스는 제1바이트의 널 데이타가 마지막 바이트의 양호 데이타에 이어 경로(104a)상에 나타날때, 발생한다. 지연의 목적은 마지막 패킷이 래치(311)에 의해, 데이타 입력 펄스의 끝이 유휴코드검출기(303)에 의해 경로(315)를 거쳐 FIFO(312)의 입력에 인가되는 것과 동일하게 FIFO(312)의 입력에 인가된다. 상기 데이타 입력 끝 펄스는 패킷의 마지막 바이트의 양호 데이타와 함께 FIFO(312)내에 기억된다. 상기 비트는 FIFO(312)가 판독될때 마지막 바이트를 나타내는데 사용된다.

보기 호에 대해, 동작 ID 및 호 설정 명령으로 이루어진 패킷은 현재 마지막 패킷과 함께 기억 된 분리 비트에 따라 FIFO(312)내에 존재한다. FIFO(312)는 이들을 데이타버스(109a)에 인가시킨다.

이와같은 상태에서, 제1도의 스테이션(105)은 착신스테이션을 나타내는 오프-후크 표시와 다이얼된 디지트를 단말기 제어기(104)에 전송한다. 이에 응답하여, 단말기 제어기(104)는 스테이션(105)을 나타내는 호-동작 명령과 다이얼된 번호를 포함하는 호-설정 명령을 버스(104a)를 거쳐 포트(101-n)에 전송한다. 호-동작 명령이 동작 ID로 변환된 패킷은 현재 PSC(107)로 전송된다. 상기 동작 ID는 PSC(107) 포트(101-n)와 스테이션(105)의 포트를 포함한다.

PSC(107)는 방금 언급한 패킷의 수신에 응답하여 긍정응답패킷(acknowledgement packet)을 데이타버스(109a)을 거쳐 단말기 제어기(104)에 전송한다. PSC(107)는 또한 제어채널(103)을 거쳐 포트(101-n)를 프로그램하여 포트(101-n)가 스테이션(105)의 다음 수신스테이션 번호를 수신지포트와 스테이션의 어드레스로 변환시킬 수 있도록 한다.

제3도의 송신기(300)가 포트(101-n)의 요소이며 따라서 SPC(107)에 의해서 프로그램된다고 가정한다. 송신기(300)의 RAM(309)은 스테이션(105)으로부터 프로세서(102)로의 호의 수신 동안 포트(101-n)를 프로그램하도록 기록된다. 일반적으로, 포트를 프로그램하는데 필요한 데이타는 PSC(107)에 의해 버스(103)에 인가되고, 래치(302)에 의해 래치되며, 버퍼(307)(308)를 거쳐 RAM(309)에 기록된다.

이제, 발신스테이션 번호의 제1, 제2절반이 어떻게 수신지포트 및 스테이션 번호를 어드레스된 RAM위치에 기록하기 위해 RAM(309)의 어드레스 입력에 순차적으로 인가되는가에 대해 언급한다. 제어 펄스는 RAM어드레스와 기록될 데이타와 함께 PSC(107)에 의해 제어채널(103)상으로 전송된다. 상기 펄스는 라인(326)상에 나타나며, 이는 제어채널(103)로부터 분리되어 래치(302)의 클럭 입력에 접속된다. 상기 펄스는 래치(302)로 하여금 버스(103)로부터의 발신단말기의 스테이션 번호의 제1절반을 버스(322)에 인가시키도록 한다. 동시에, 래치(302)는 버스(103)로부터의 수신지포트 어드레스를 버스(327)에 인가한다.

이들 번호가 그들의 버스에 인가되어, 안정하게 된 후, PSC(107)는 로우상태의 판독/기록 펄스를 제어채널(103) 및 라인(323)을 거쳐 AND게이트(305)에, 버퍼(308)를 통해 3상태 버퍼(306)에, 그리고 RAM(309)의 기록/판독 입력에 인가한다. 라인(323)상의 로우펄스는 AND게이트(305)를 거쳐 3상태 버퍼(306)를 동작 불가능하게 한다. 이는 버스(104a)와 RAM(309)의 입력간의 접속을 개방시켜 버스(104a)상의 임의의 가능한 신호로부터의 기록 프로세스에 대한 간섭을 피하게 한다. 라인(323)상의 로우펄스는 또는 3상태 버퍼(307)(308)의 동작을 가능하게 한다. 이것은 RAM(309)의 어드레스(A) 및 데이타(D)입력을 버스(322)(327) 각각을 거쳐 그들의 정보원 즉, 래치(302)의 출력에 접속하는 것이다. 마지막으로, 라인(323)상의 펄스가 로우상태로 될 때, 펄스는 RAM(309)을 기록 모드로 되게 한다. 이는 수신지포트 어드레스로 하여금 발신단말기의 스테이션 번호의 제1절반에 대응하는 RAM(309)의 어드레스에 기록되게 하는 것이다.

PSC(107)로부터 제어채널(103)상에 나타날 다음 데이타는 수신지스테이션 어드레스와 발신단말기의 스테이션 번호의 제2절반이다. 상술된 방법과 동일하게, 수신지스테이션 어드레스는 발신단말기의 스테이션 번호의 제2절반에 대응하는 RAM어드레스에서 RAM(309)내의 기록된다. 따라서, 소스단말기의 스테이션 번호의 2개의 절반이 데이타 전송의 시작에서 버터(306)에 의해 순차적으로 버스(320)에 인가되며, RAM(309)은 수신된 데이타를 어드레스 정보로서 사용하며, 수신지포트와, 스테이션 번호를 버스(328)에 순차적으로 인가한다.

패킷 데이타는 RAM(309)이 상술된 바와같이 프로그램된 후에 다음과 같이 소스 스테이션으로부터 수신지스테이션에 전송된다. 먼저, 경로가 버스(104a)로부터 버퍼(306)(210)를 통해 설정되어 발신스테이션(105)의 번호가 RAM(309)에 의해 수신포트와 스테이션 어드레스로 변환될 수 있도록 한다. 다음은 경로가 어떻게 설정되는가를 언급한다.

라인(314)상의 하이신호의 시작과 일치하여 단말기 제어기(104)로부터의 유휴코드는 종단되고. 스테이션 번호가 버스(104a)상에서 시작함을 상기하자. 또한 3상태 버퍼(306)(310)가 동작 가능하게 되고, 3상태 버퍼(304)가 라인(314)상의 하이신호에 의해 동작 불가능하게 된다는 것을 기억해야 한다. 이들 작용 때문에, 제1의 순차적인 2개의 전송 바이트 상태로 버스(104a)상에 나타나는 스테이션(105)의 스테이션 번호는 버스(320)를 거쳐 RAM(309)의 어드레스(A) 입력에 인가된다. 상술된 바와같이, RAM(309)이 프로그램되었기 때문에, RAM(309)은 상기 스테이션 번호의 2개의 절반의 수신에 응답하여 수신지포트와 스테이션 어드레스를 버스(317)에 인가한다.

수신지 어드레스가 버스(317)에 인가된 후, RAM(309)은 바이패스되고 버스(104a)상에 순차적으로 수신된 데이타 바이트는 RAM(309)에 의해 변화되지 않고 버스(317)로 전송된다. 이들 데이타는 버스(104a)로 부터 버퍼(304)를 거쳐 버스(317)로 전달된다. RAM(309)이 그의 변환을 수행한 후, 신호는 라인(314)상태 버퍼(306)(310)를 동작 불가능하게 하고 3상태 버퍼(304)를 동작 가능하게 한다. 순차 데이타 바이트는 버스(316) 및 버퍼(304)를 거쳐 RAM(309)을 바이패스하여 버스(317)에 변화되지 않은 상태로 나타난다.

버스(317)상의 바이트는 래치(311)에서 지연된다. 버스(104a)상의 데이타 전송의 끝에서, 하이 바트는 유휴코드검출기(303)에 의해 라인(315)를 거쳐 FIFO(312)에 전송되어 마지막 바트의 전송이라는 것을 나타낸다. 상기 데이타를 포함하는 패킷은 그의 마지막 바이트를 상술된 비트만큼 지연시킨 후에 FIFO(312)내로 적재된다. 이때의 FIFO(312)의 내용은 제4도에 도시된다.

FIFO(312)는 상술된 바와같이 데이타로 적재된 데이타 플립플롭으로 구성된 다수의 캐스케이드형 레지스터(cascded register),로 이루어져 있다. 완전히 적재된 FIFO9312)의 내용은 제4도의 테이블에 도시된다. 각 바이트의 좌측 필드내의 단일 비트는 바이트가 패킷의 마지막 바이트인지 여부를 나타낸다. 레이블상의 수직 라인은 이 비트의 필드와 전송을 지정하는 바이트를 포함하는 우측 필드를 분리시킨다. FIFO(312)의 완전히 적재된 레지스터내에 포함된 바이트 형태는 수평 라인간에 표시된다.

FIFO출력 레지스터(400)는 X로 표시된 알려지지 않은 바이트를 포함한다. 이는 선행 전송으로부터의 데이타중 남아 있는 바이트이다. 상기 바이트는 레지스터(401)의 내용이 시프트 아웃(shift out)될 때 무시된다. FIFO레지스터(401)는 전송되어질 데이타의 수신지인 포트(101)의 어드레스를 포함한다. FIFO레지스터(402)는 수신지 스테이션의 어드레스를 포함한다. 순차 FIFO레지스터(403 내지 405)는 수신지포트(101-1)를 거쳐 수신지스테이션에 전송되어질 데이타 바이트를 포함한다. 바이트 0 내지 2의 세개의 데이타 바이트를 거쳐 수신지스테이션에 전송되어질 데이타 바이트를 포함한다. 바이트 0 내지 2의 세개의 데이타 바이트가 제4도에 도시된다. 전송되어질 패킷의 크기에 따라 FIFO(312)내의 데이타는 증감된다. 이러한 데이타가 데이타버스(109a)에 인가되는 방법은 이후에 설명한다.

플립플롭(337)은 패킷의 마지막 바이트가 FIFO(312)에 인가될 때 라인(315)상의 하이신호에 의해 세트된다. 따라서, 라인(338)상의 신호는 FIFO(312)가 패킷으로 적재되는 시간에서부터 시부트-아웃 데이타의 프로세스 시작될때까지 하이상태로 된다. 라인(338)의 신호는 송신기가 완전한 데이타 세트를 가졌는가를 나타내는데 사용된다. 라인(338)은 중재회로(301)에 접속되며, 라인(338)상의 하이상태는 그의 단자에 중재처리를 활성화하도록 자극을 제공한다. 플립플롭(337)은 라인(334)상의 제1펄스에 의해 리세트된다. 이는 FIFO(312)로부터 제1데이타 바이트를 시프트시키는 데이타 프레이밍 회로에 의해 발생된 펄스이다. 라인(328)상의 로우상태 진행 신호는 데이타버스(109a)상에서 전송의 시작을 나타낸다. 로우신호는 FIFO(312)가 다시 완전히 적재될 때까지 포트(101-n)에 의한 더이상의 중재를 방지하는 데 사용된다.

보기 전송에 대해 다시 언급하면, FIFO(312)는 완전한 패킷을 포함하며, 라인(338)은 하이상태로 존재한다. 중재후에, 현재의 포트(101-n)가 데이타버스(109a)에 대한 엑세스에서 이길때, 제2도의 데이타 프레이밍 회로(203)는 라인(334)(615)를 거쳐 제3도의 FIFO(312)로 하여금 그의 데이타를 버퍼(313) 및 데이타버스(109a)상에서 시프트 아웃시키도록 하는 신호를 전송한다. 데이타 프레이밍 회로(203)는 라인(615), 게이트(340), 경로(341)를 거쳐 하이신호를 전송하여 버퍼(313)의 동작을 가능하게 하고, 상기 신호가 하이 상태로 존재하는 동안에, 연속펄스가 라인(314)를 거쳐 전송되어 FIFO(312)로부터 데이타가 스프트 된다. 전송되어질 데이타의 마지막 바이트를 나타내는 비트는 데이타버스(109a)를 거쳐 전송될 현 세트의 마지막 바이트로서 라인(334)상에 펄스 트레인을 종결시키고 라인(334)(615)상의 두개의 로우상태 신호가 전송을 종결시키도록 하므로써, 전송을 종결하게 한다. 동시에, 데이타 프레이밍 회로(300)는 데이타 프레임 라인(109b)상의 논리레벨을 상승시킨다.

제1도의 스테이션(106)은 계속해서 단말기 제어기(104)에 데이타를 전송한다. 단말기 제어기(104)는 스테이션(105)의 번호와 스테이션(105)에 의해 발생된 데이타로 이루어딘 패킷을 계속 준비한다. 단말기 제어기(104)는 포트(101-n)에 각 패킷을 전송한다. 포트(101-n)는 스테이션(105)의 번호를 수신지포트(101-1)및 수신지스테이션(102)의 어드레스로 계속 변화시킨다. 단말기 제어기(104)로부터 수신된 각 패킷에 대해, 포트(101-n)는 이미 언급된 중재처리 진행한다. 즉, 포트(101-n)는 경쟁 프로세스의 단계를 나타내기 위해 중재프레임라인(110b)상에서 논리 신호를 전송하는 동안 중재라인(110a)상에서 경쟁한다. 포트(101-n)가 데이타버스(109a)의 사용에 대한 경쟁에서 이겼다는 결정에 따라, 포트(101-n)는 발신스테이션(105)으로부터 상기 수신지스테이션으로 어드레스된 패킷에 의한 수신자 스테이션(102)으로 데이타를 전송한다.

호가 완성되는 동안, 스테이션(105)는 단말기 제어기(104)에 온-후크 신호와 등가인 신호를 전송한다. 이에 응답하여, 단말기 제어기(104)는 단말기 제어기가 호설정시에 했던것처럼 포트(101-n)에 호-동작 명령을 전송한다. 그러나, 이 경우에 호동작 명령에는 호-중지명령이 따르게 된다. 호중지 명령은 호설정 명령과 같이 다이얼된 스테이션 번호를 포함한다. 다시, 포트(101-n)는 호동작 명령을 동작 ID로 변환시킨다. 포트(101-n)는 다시 동작 ID와 연관 데이타, 이 경우에는 호중지명령의 패킷을 형성한다. 중재에서 이긴 후, 포트(101-n)는 상기 패킷을 PSC(107)로 전송한다. 동작 ID와 호중지 명령의 수신에 응답하여, PSC(107)는 호설정시에 했던것처럼 제어채널(103)상에서 포트(101-n)를 프로그램한다. 그러나, 호를 중지시키기 위해, 스테이션(105)의 번호는 포트(101-n)가 다시 프로그램될때 가상의 스테이션 어드레스와 연관된다.

[데이타 프레이밍 회로(203)]

제6도는 게이트(602)(604)(606)(609)(612)로 이루어진 데이타 프레이밍 회로(203)를 도시한다. 상기 회로는 또한 버퍼(605) 및 데이타 플립플롭(603)(608)으로 이루어진다. 간단히 하기 위해 제6도에 도시된 것은 FIFO(312)와 3상태 버퍼(313)로 이루어진 송신기회로(203)의 출력회로이다.

데이타 프레이밍 회로(203)는 송신기(300)에 의해 데이타버스(109a)상에서의 패킷 데이타의 전송을 제어한다. 데이타 프레이밍 회로(203)는 또한 송신기(300)가 데이타를 전송하는 동안 데이타 프레임 라인(109b)상의 신호를 제어한다. 4개의 신호가 시스템에 제공되며, 포트 상태 정보가 데이타 프레이밍 회로(203)에 제공되어, 패킷의 전송을 프레임 형성할 수 있다. 상기 신호의 목적은 아래에 언급된다. 이들 신호 모두의 동작은 상세히 언급된다.

먼저, 라인(301)상의 하이 포트 선택신호는 제2도의 포트중재회로(201)가 데이타버스(109a)로의 액세스를 허용한다는 것을 나타낸다. 둘째로, 라인(109b)상의 하이 데이타 프레임 신호는 데이타버스(109a)가 유휴상태이며, 따라서, 현재 포트의 패킷 전송을 자유롭게 허용할 수 있다는 것을 나타낸다. 세째로, 라인(336)상의 신호는 패킷의 마지막 바이트의 전송동안 하이상태로 유지된다. 상기 하이상태는 데이타 프레이밍 회로(203)에 대해 패킷의 최종바이트가 단자의 송신기(300)에 의해 전송된다는 것을 나타낸다. 네째로, 라인(108)상의 시스템 클럭은 동기신호를 제공한다.

라인(301)상의 하이포트 선택신호 및 라인(109b)상의 하이데이타 프레임 신호는 결합되어, 상태가 패킷의 전송시작에 적절하다는 것을 나타낸다. 그후, 데이타 프레이밍 회로는 패킷전송을 가능하게 하고, 송신기(300)로 하여금 데이타버스(109a)를 거쳐 클럭펄스당 1개의 데이타 바이트를 전송시키기 위해 라인(108)상의 클럭신호를 사용한다. 송신기로부터의 라인(336)상의 신호는 송신기(300)에 의해 전송된 패킷의 마지막 바이트 동안에 하이상태로 유지된다. 상기 신호는 데이타 프레이밍 신호(203)로 하여금 데이타 프레임라인(109b)을 하이상태로 가져가 전송의 종결을 알린다.

중재회로(201)는 그의 포트(101)가 데이타버스(109a)의 액세스를 위해 선택될때 하이상태 인에이블 신호를 라인(301)을 거쳐 AND게이트(602)에 제공한다. 데이타 프레임 라인(109b)상의 하이신호는 유휴 데이타버스(109a)를 나타낸다. 현재의 포트(101)는 중재에서 이겨야만 하며, 데이타버스는 현재의 포트(101)가 데이타를 전송하기 전에 유휴상태로 되어야만 한다. 이들 상태는 AND게이트(602)가 라인(301)상의 하이포트 선택신호와 데이타 프레임 라인(109b)상의 하이상태 신호를 결합하여 하이신호를 라인(613)에 인가시킬때 성위된다. 경로(613)상의 상기 하이신호는 현재포트(101)로부터 전송이 시작될 것이라는 것을 지시한다. 라인(108)상의 다음 클럭펄스는 데이타 플립플롭(603)을 통해 경로(613)상이 하이신호를 라인(614)으로 클럭시킨다.

제5도는 제5도의 상측에 도시된 중재 시간 유니트에 대한 제6도의 특정신호간의 관계를 도시한다. 라인 및 버스번호는 도시된 파형의 좌측에 존재한다. 번호의 간단한 표시는 우측상에 있다. 육각형(hexagram)은 버스(109a)상에 데이타가 존재한다는 것을 의미한다. 육각형내의 ＂A＂는 어드레스 데이타를 나타낸다. 육각형내의 번호는 버스(109a)상에 전송된 데이타의 바이트 번호를 나타낸다.

라인(614)상의 하이신호는 시간 0과 1의 접속점에서 OR게이트(604) 및 인버터(605)를 통과하여 데이타 프레임 라인(109b)상의 신호를 로우상태로 되게한다. 상기 로우신호는 경쟁에서 이긴 포트에 의해 패킷 전송의 시작을 나타낸다. 라인(614)상의 하이신호는 인버터(605)의 입력(615)에 하이상태로 나타난다. 인에이블 라인(615)상의 하이상태는 시간1에서 시작하는 라인(108)상의 클럭펄스에 의해 게이트(609)를 통과한다. 라인(334)상의 결과 펄스는 송신기(300)로 하여금 패킷의 제1바이트를 3상태를 버퍼(313)로 시프트 아웃 시키도록 한다. 인에이블라인(615)에서의 하이신호는 송신기(300)의 버퍼(313)의 동작을 가능하게 하여 FIFO(312)로부터 방금 시프트된 바이트가 버퍼(313)의 동작을 가능하게 하며, 클럭펄스가 게이트(609)를 통해 라인(334)으로 통과하게 된다. 라인(615)상의 하이 게이팅 신호의 라인(334)상의 클럭 게이트 신호간의 관계는 제5도에 도시된다. 인에이블 게이트(609)는 인에이블라인(615)이 하이상태로 유지되는 동안 클럭펄스를 라인(108)으로부터 라인(334)을 거쳐 FIFO(312)로 계속 전송한다. 라인(334)상의 각 펄스는 FIFO(312)로 하여금 데이타 바이트를 시프트 아웃 시키도록 한다.

시간 1전에 제4도의 알려지지 않은 바이트(400)는 FIFO(312)의 출력과 버퍼(313)의 입력에 존재한다. 버퍼(313)가 시간 0동안 제5도상에 도시된 바와같이 라인(615)상의 로우상태에 의해 동작불가능하게 되기 때문에 상기 바이트는 데이타버스(109a)에 인가되지 않는다. 시간 0과 1의 접속점에서, 라인(334)상의 시프트 펄스의 상승 구간은 FIFO(312)로 하여금 하나의 위치만큼 시프트되도록 하며, 레지스터(400)내의 알려지지 않은 바이트를 401의 포트 어드레스 바이트로 대체시키도록 한다. 그러므로, 버퍼(313)가 라인(615)상의 하이신호에 의해 동작가능하게 되는 시간까지, 포트 어드레스 바이트는 버퍼(313)입력에 이미 존재하며, 이는 데이타버스(109a)에 인가된 패킷의 제1바이트가 된다. 따라서, 데이타버스(109a)에 인가된 FIFO(312)의 패킷의 제1바이트는 수신지포트(101-1)어드레스가 된다.

라인(615)상의 하이신호가 게이트(609)를 동작가능하게 할때, 라인(108)상의 각 순차 클럭신호는 게이트(609)를 통해 통과하며, 버퍼(313)를 통해 데이타버스(109a)로 통과된다. 마지막으로, 패킷의 끝은 ＂마지막 바이트＂비트가 FIFO에 의해 시프트 아웃될때 처럼 라인(336)상의 하이상태로서 나타난다. 제5도의 시간5에서, 마지막 바이트 비트가 라인(334)상의 마지막 시프트 펄스와 함께 라인(622)에 인가된다. 이는 현패킷내의 마지막 바이트의 데이타가 데이타버스(109a)에 인가되는 시간이다. 두개의 동작이 현단자(101-n)로부터의 전송을 종료시킨다. 두개의 동작은 라인(622)상의 ＂마지막 바이트＂로부터 초래된다. NAND게이트(612)로부터 라인(622)상의 로우신호가 라인(109b)의 데이타 프레임 신호를 어떻게 상승시키며, 로우신호를 라인(615)에 인가시키므로써 어떻게 송신기 동작을 불가능하게 하는가를 이해하기 위해 게이트(604)에 영향을 미치는 신호를 먼저 고려하는 것이 필요하다.

AND게이트(602)의 출력은 데이타 프레임 라인(109b)가 인버터(605)에 의해 시간 1의 시작시 로우상태로 될때 로우상태로 된다. 클럭라인(108)상의 클럭펄스의 다음발생 즉, 제5도의 시간 2의 시작으로 데이타 플립플롭1(603)을 통해 로우신호가 클럭된다. 라인(614)은 이 로우신호를 게이트(604)에 인가시킨다. 그러나, 라인(615)상의 하이신호와 그에 의한 데이타 프레임 라인(109b)상의 로우신호는, OR게이트(604)의 제2입력인 라인(616)이 하이상태로 존재하기 때문에, 영향을 받지 않는다.

라인(616)상의 게이트(604)입력은 래치(608)에 의해 제어된다. 시간 1동안에, 데이타 프레임 라인(109b)상의 로우신호 AND게이트(602)에 인가되는 반면, OR게이트(604)는 하이신호는 라인(615)을 거쳐 AND게이트(606)에 인가된다. 라인(622)는 이시간에서 하이상태로 된다. 클럭라인(108)상의 펄스는 시간 1 및 2사이에서 게이트(602)로부터 데이타 플립플롭(603)을 통해 로우신호를 클럭시키며, 라인(615)상의 하이신호를 데이타 플립플롭(608)을 통해 라인(616)에 클럭시킨다. 라인(316)상의 하이신호는 OR게이트(604), 라인(615) 및 반전버퍼(605)를 경유하여 데이타 프레임 라인(109b)을 로우상태로 유지시킨다. 이들 동작을 시간 2의 시작에서 발생하며, 이들 신호간의 관계는 라인(614,615 및 616)의 파형상의 시점을 관찰하므로써 명백하게 된다. 이제, 데이타 프레임지시 회로가 패킷의 끝에서 어떻게 라인(109b)상의 데이타 프레임 신호를 상승시키는 가에 대해 언급한다. FIFO(312)는 시간 5동안 그의 마지막 패킷 바이트를 데이타버스(109a)를 거쳐 전송할 때와 같이 하이신호를 경로(336)를 거쳐 NAND게이트(612)에 인가시킨다. 하이신호는 라인(615)상의 하이 인에이블 신호 때문에 게이트(612)를 통해 통과한다. 게이트(612)는 하이신호를 반전시켜 로우신호를 라인(622)을 거쳐 게이트(606)에 인가시킨다. 상기 라인(622)상의 로우신호는 시간 5동안에 제5도에 도시된다. 게이트(606)는 플립플롭(608)의 데이타 입력에 로우신호를 인가시킨다. 상기 로우신호는 클럭신호는 클럭라인(108)상의 다음 펄스에 의해 데이타 플립플롭(608)을 통해 클럭된다. 라인(108)상의 상기 다음 펄스는 시간 5와 6의 접속점에서 FIFO(312) 및 버퍼(313)에 의해 데이타버스(109a)에 인가된 마지막 데이타 바이트의 끝과 일치된다. 라인(616)상의 상기 로우신호는 게이트(604)에 의해 라인(605)상의 신호를 로우상태로 만든다. 라인(615)상의 로우신호는 반전버퍼(605)에 의해 라인(109b)상의 데이타 프레임 신호를 상승시킨다.

데이타 프레임 라인(109b)상의 신호의 상승구간은 데이타버스(109a)를 거친 현 전송의 끝을 나타낸다. 전송할 데이타가 가지며, 이긴 데이타버스중재를 다음 포트는 데이타 프레임 라인(109b)상의 하이신호에 의해 동작가능하게 된다.

제2의 플립플롭(296)은 PDC(107)로 하여금 오동작포트(107)가 서비스되지 못하도록 한다. 회로의 정상 상태는 PSC(107)로부터의 경로(295)상의 하이상태에 의해 세트 상태로될 플립플롭에 대해 존재한다. 경로(299)상의 결과 하이상태는 중재회로(201), 데이타 프레이밍 회로(203) 및 송신기(300)에 연장된다. 상기 하이상태는 이들 회로로 하여금 의도한 기능을 수행하도록 한다.

포트회로는 포트회로가 무의미한 중재신호를 버스(110a)에 인가시켜 오중재 요청을 할수 있고, 또한 무의미한 데이타를 버스(109a)에 인가시킬 수 있다는 점에서 결함이 있을 수 있다. PSC(107)는 플립플롭(296)을 리세트시키기 위해 경로(294)에 하이신호를 인가시키므로써 오동작 단자가 서비스되는 것으로부터 제거시킬 수 있다. 이는 포트가 더이상 중재동작을 시작하지 못하도록 하기 위해 중재회로(201)를 로우상태로 되게 한다. 경로(299)상의 로우상태는 제3도의 송신기로 연장되며, 여기에서, 상기 로우신호는 AND게이트(340)의 동작을 불가능하게 한다. 이는 경로(615)상의 하이신호가 게이트(340)를 통해 또한 경로(341)를 거쳐 인에이블버퍼(313)로 연장되는 것을 방지한다. 버퍼(313)는 포트가 버스(109a)에 데이타를 인가시키는 것을 방지한다.

경로(299)상의 하이신호는 제6도의 게이트(640)입력에 연장된다. 이는 경로(615)상의 하이상태가 게이트(640)와 경로(641)를 거쳐 반전버퍼(605)의 동작을 가능하게 하도록 한다. 이와같은 상태하에서, 경로(615)상의 하이신호는 버퍼에 의해 로우상태로 반전되어 데이타 프레임 라인(109b)에 인가된다. 플립플롭(296)을 리세트 시키는 경로(299)상의 로우신호는 게이트(640)의 동작을 불가능하게 하고, 버퍼(605)가 경로(641)에 의해 동작되는 것을 방지한다. 이와같은 상태하에서, 경로(615)상의 하이신호는 버퍼(605)로 하여금 데이타 프레임 라인(109)상에 로우신호를 인가시켜 상기 라인을 화중(busy)상태로 만들 수 없게 한다.

Claims (9)

1. 데이타버스(109a), 이 데이타버스에 의해 상호 접속된 다수의 포트(101-1 내지 101-n), 상기포트에 접속된 제어버스(103), 각 포트에 접속된 적어도 한개의 스테이션(102,105,106)과, 호수신지 어드레싱 정보(call destination addressing information)를 기억하는 기억부(309)를 가진 포트들중 적어도 한개의 발신포트(calling port)를 구비한 분산 패킷 스위칭 장치(distributed packet-switching apparatus)에 있어서, 제어버스에 접속되며, 상기 다수의 포트와 병렬로 데이타버스에 접속된 장치제어기(107)와, 상기 다수의 포트중 하나의 발신포트에서 접속 스테이션의 호 개시에 응답하여, 착신스테이션 번호(called stationg number)와 호의 개시를 의미하는 발신스테이션 오프 후크 표시(calling station off-hook indication)를 식별하는 번호를 포함하는 호설정 정보(call establishment information)를 발신스테이션에서 수신하기 위한 수단(104,303,306,309)과, 발신포트에서, 데이타버스의 수신된 호설정 정보를 제어기에 전송하기 위한수단(309 내지 313)에서 상기 제어기는 상기 송신정보의 수신에 응답하여 수신지포트와 착신스테이션 어드레스를 유도하고, 수신지포트와 착신스테이션 어드레스를 제어버스를 거쳐 발신포트 및 수신지포트간 개시된 호의 설정전 발신포트에 인가하는 상기 전송 수단(309 내지 313)과, 제어기로부터 수신된 유도 어드레스를 기억하기 위한 기억부(309)를 포함하는 기억수단(302,307 내지 309,323)과, 발신포트에서 데이타버스를 거쳐 수신지 포트 및 착신스테이션으로 전송될 데이타 뿐만 아니라 발신스테이션 식별 번호를 포함하는 제2의 정보를 발신스테이션으로부터 순차적으로 수신하기 위한 순차정보수신수단(303,304,306,314)과, 상기제2정보 수신에 응답하여 수신된 발신스테이션 식별번호를 수신지포트 및 착신스테이션 어드레스로 변환시키기 위한 발신포트내 기억부(309)를 포함하는 제2정보 수신응답수단(306,309,310)과, 발신포트에서 상기 변환에 응답하여 수신지포트와 착신스테이션 어드레스뿐만 아니라 전송될 데이타로 이루어진 패킷을 형성하기 위한 패킷형성수단(311,312)과, 발신 및 수신기포트간 개시된 호를 설정하기 위해 데이타버스에 의해 직접 수신지포트로의 전송을 위해 형성된 패킷을 데이타버스에 인가하는 수단(203,301,313,337)등으로 이루어진 것을 특징으로 하는 분산패킷 스위칭장치.
2. 제1항에 있어서, 각 포트는 데이타버스 억세스를 요청하는 중재 회로(201)를 더 포함하며, 상기인가수단(203,301,313,337)이 패킷의 형성에 응답하여 발신포트에서 데이타버스 엑세스를 요청하는 중재 회로로 신호를 전송하기 위한 수단(337)과, 중재회로로부터 포트가 버스 엑세스를 허용한다는 것을 나타내는 발신 포트로 신호를 전송하기 위한 수단(301)과, 상기 신호의 수신에 응답하여 발신포트에서 형성된 패킷을 버스에 인가시키기 위한 수단등으로 이루어진 것을 특징으로 하는 분산패킷 스위칭장치.
3. 제1항에 있어서, 상기기억수단(302,307 내지 309,323)이, 메모리(309)와, 제어기로부터 수신된 수신지포트와 착신스테이션 어드레스를 기록 동작용 메모리 어드레스 정보로서 사용되는 발신스테이션 식별번호를 가진 메모리내에 기록하기 위한 수단(302,307,308)등으로 이루어진 것을 특징으로 하는 분산패킷 스위칭장치.
4. 제3항에 있어서, 변화용 제2정보 수신응답수단(306,309,310)이 발신스테이션 식별 번호의 연속 수신에 응답하여 상기 번호를 어드레스 정보로서 메모리에 인가시키는 수단(306)과, 상기 번호의 수신에 응답하여 수신지포트 및 착신스테이션 어드레스를 판독하는 메모리(309)와, 판독 어드레스를 패킷을 형성하기 위한 패킷형성수단(311,312)에 인가시키기 위한 수단(310)등으로 이루어진 것을 특징으로 하는 분산패킷 스위칭장치.
5. 제4항에 있어서, 순차정보수신수단(303,304,306,314)이 유휴상태의 스테이션으로부터 널 데이타 바이트(null data byte)를 정상적으로 수신하기 위한 수단(303)과, 발신스테이션에서의 호의 개시에 응답하여 발신스테이션 포트의 식별을 나타내는 n개의 바이트의 데이타로 이루어진 활성 데이타 바이트를 인가시키기 위한 수단(304,314)과, 발신포트에 의한 발신스테이션 식별 번호의 수신에 응답하여, 수신지포트 어드레스를 판독하기 위해 2개의 바이트중 제1바이트의 수신에 응답하며 착신스테이션 어드레스를 판독하기 위해 2개의 바이트중 제2바이트의 수신에 응답하는 메로리(309)에, 어드레스 정보로서 n개의 바이트중 2개의 바이트를 순차적으로 인가시키는 수단(306)등으로 이루어진 것을 특징으로 하는 분산패킷 스위칭장치.
6. 제5항에 있어서, 널 데이타를 정상적으로 수신하기 위한 (303)이 발신스테이션으로부터 활성 데이타 바이트의 수신의 끝을 검출하여, 활성 데이타 바이트 인가수단(304,314)이 상기 검출에 응답하여 패킷 끝 신호(end-of-packet signal)를 발생시키는 수단(303,315)을 포함하며, 패킷형성수단(311,312)이 형성된 패킷의 마지막 바이트내에 패킷 끝 신호를 삽입시키기 위한 수단(312)을 포함하는 것을 특징으로 하는 분산패킷스위칭 장치.
7. 제1항에 있어서, 발신스테이션에서의 호의 시작에 응답하여 2바이트의 호동작 명령과 호설정 명령을 발신포트에 전송하는 수단(104)과, 메모리(309)와, 수신된 호동작 명령을 메모리에 인가시키기 위한 수단(303,306)으로 구성된 호설정 정보를 수신하기 위한 호설정 정보수신수단(104,303,306,309)을 구비하며, 메모리가 호동작 명령의 수신에 응답하여 제어기의 장치어드레스, 발신포트의 식별, 발신스테이션의 식별을 나타내는 정보를 판독하며, 판독정보, 호설정 명령 및 착신스테이션 번호로 이루어진 패킷을 형성하기 위한 수단(310 내지 312)과, 형성된 패킷을 데이타버스를 거쳐 제어기에 전송하기 위한 수단(313)으로 이루어진 것을 특징으로 하는 분산패킷 스위칭장치.
8. 제7항에 있어서, 제어기(107)는 형성된 패킷의 수신에 응답하여 착신스테이션 번호 정보로부터 수신지포트와 착신스테이션 어드레스를 유도하며, 상기 유도에 응답하여 유도된 어드레스와 함께 발신스테이션 식별을 제어버스를 거쳐 발신포트에 인가하며, 기억 수단(302,307 내지 309,323)이 제어기로부터의 식별 및 어드레스 수신에 응답하여 메모리용 어드레스 정보로서 사용되는 발신스테이션 식별번호의 제1절반으로 메모리내 수신지포트 어드레스를 기록하며, 또한 상기수신에 응답하여 메모리용 어드레스 정보로서 사용되는 발신스테이션 식별 번호의 제2절반으로 메모리내 수신지포트 어드레스를 기록 시키는 수단(302,307 내지 308,323)으로 이루어진 것을 특징으로 하는 분산패킷 스위칭장치.
9. 데이타버스에 의해 상호 접속되는 다수의 포트(101-1 내지 101-n)를 가지며, 제어버스(103)및 데이타버스에 의해 병렬로 접속된 제어기(107)를 패킷 스위칭 장치를 동작시키는 방법으로, 각 포트가 적어도 한개의 연관 스테이션(102,105,106)과 호수신지 어드레싱 정보를 기억하는 기억부(309)를 가지는 포트중 적어도 한개의 발신포트에 접속되는 상기 방법에 있어서, 착신스테이션 번호, 스테이션 번호 및 발신스테이션 오프 후크 표시로 이루어진 호설정 정보를 호를 개시하는 발신포트에 의해 서비스된 발신스테이션(105)으로 부터 포트(101-1)중 또다른 한 포트에 의해 서비스된 착신스테이션(102)으로의 포트(101-n)중 한 발신포트에 인가시키는 단계와, 발신포트(101-n)로부터의 호설정 정보를 데이타버스(109a)를 거쳐 제어기(107)에 전송시키는 단계와, 제어기(107)로 수신된 전송 정보를 유도된 수신지포트와 착신스테이션 어드레스로 변환시키는 단계와, 제어기로부터 유도된 수신지포트와 착신스테이션 어드레스를 제어버스(103)를 거쳐 발신단자 및 수신지포트간 개시된 호의 설정전 발신포트(101-n)에 인가시키는 단계와, 유도된 어드레스를 발신포트(101-n)내에 기억시키는 단계와 발신스테이션(105)에서 발신포트(101-n)로 데이타버스(109a)를 거쳐 전송되는 발신스테이션 번호와 데이타를 순차적으로 인가시키는 단계와, 발신스테이션 번호를 발신포트(101-n)에 의한 발신스테이션 번호의 수신에 응답하여 수신지포트 및 착신스테이션 어드레스로 변환시키는 단계와, 수신지포트 및 착신스테이션 어드레스 및 데이타로 이루어진 패킷을 형성시키는 단계와, 발신 포트(101-n)로부터 형성된 패킷을 발신 및 수신지포트간 개시된 호를 설정하기 위해 데이타버스에 의해 직접 수신지포트(101-n)와 착신스테이션(102)으로 전송하기 위해 데이타버스(109a)에 인가시키는 단계로 이루어진 패킷스위칭 장치 동작방법.

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