JPH05235934A - ディジタル通信網へデータ通信装置を接続するための装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 異なる伝送遅延を伴う第１の６４Ｋｂｐｓお
よび第２の６４Ｋｂｐｓのディジタル通信Ｂチャネルを
有するＩＳＤＮディジタル通信網にデータ端末装置を接
続する。 【構成】 ディジタル網から受信されたデータを記憶す
るための記憶手段５８０と、２つの伝送遅延間の差を測
定するための手段５１０と、２つのディジタルチャネル
によって受信されたデータを抽出するために前記記憶手
段５８０をアドレス指定するためのアドレス指定手段５
７０と、両者のディジタルチャネルによって導入された
伝送遅延の差によって影響されない１２８Ｋｂｐｓの高
速データフローを付与するために前記測定値に応答して
前記アドレス指定手段を制御するための制御手段５４
０，５５０とを備える受信部を有し、また他に送信部を
有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信システム、詳細に
は、異なる通信遅延を伴う少なくとも第１および第２の
ディジタル通信チャネルを有するディジタル通信網へ通
信装置を接続するための装置に関する。

【０００２】

【従来の技術および発明が解決しようする課題】ディジ
タル網、より正確には、統合サービスディジタル網（Ｉ
ＳＤＮ）といった専用回線交換網の概念は、各国の電話
網のディジタル化の過程とともに、１９６０年代初期に
始まり、以前のアナログ技術に取って代わっている。

【０００３】ＣＣＩＴＴ（国際電信電話諮問委員会）の
勧告は、ＩＳＤＮの概念および標準に関する原理および
指針だけでなく、そのユーザ網および網間インタフェー
スの詳細な仕様も与えている。

【０００４】ＣＣＩＴＴ勧告Ｉ．４３０は、基本インタ
フェース構造のＳまたはＴ基準点で適用されるユーザ網
インタフェースのレイヤ１の特性を規定している。ＩＳ
ＤＮ基本アクセスは、時分割多重化機構により３つの異
なるサブチャネル、すなわち、２つのいわゆるＢチャネ
ルおよび１つのＤチャネルに分割される、１４４Ｋｂ／
秒（Ｋｂｐｓ）伝送チャネルを有する。Ｂチャネルの各
チャネルは、ディジタル電話網（加入者装置によってパ
ルス符号変調（ＰＣＭ）が実施される）または６４Ｋｂ
ｐｓデータ通信に使用することができるビットタイミン
グおよび８ビットバイトタイミングを備えた独立した６
４Ｋｂｐｓ二重搬送チャネルである。Ｄチャネルは、以
下の情報の動的多重化を可能にする１６Ｋｂｐｓチャネ
ルである。すなわち、Ｂチャネルに関する信号方式情
報、低速遠隔サービスに関する情報、および、低速パケ
ット交換サービス（９６００ｂｐｓおよび１６ｂｐｓま
で）を用いる情報である。

【０００５】６４ＫｂｐｓのＢチャネルは、広範なデー
タ通信用途、詳しくは、ＣＣＩＴＴ勧告Ｖ．２４，Ｖ．
３５，Ｘ．２１などに記載された通常のデータ端末装置
インタフェースを含む用途にとって十分であるが、１つ
のＩＳＤＮ網を通じて、より高速な伝送速度が望ましい
と考えられる場合もある。ある場合には、例えば、デー
タ、音声および画像が同時に伝送されるマルチメディア
用途では、ユーザは例えば１２８Ｋｂｐｓチャネルを希
望するかもしれない。

【０００６】公知のＩＳＤＮ装置は、両方のＢチャネル
が独立してかつ非同期で動作するので、全１２４Ｋｂｐ
ｓデータ通信チャネルを付与するために両方の独立した
Ｂチャネルを使用することができない。実際、１バイト
内の１つのビットの位置はＩＳＤＮ伝送網を通じて維持
されるが、網でのそのバイトの伝送時間は、一方のＢチ
ャネルと他方のチャネルとでは大きく異なり、それによ
って相互の同期化を防ぐことができる。

【０００７】本発明の目的は、両方のＢチャネルが唯一
の全同期化１２８Ｋｂｐｓデータ通信チャネルとして使
用することを可能にする、端末アダプタを提供すること
にある。

【０００８】

【課題を解決するための手段】上述の課題は、異なる通
信遅延を伴う少なくとも第１および第２のディジタル通
信チャネルを有するディジタル通信網へ通信装置を接続
するための装置によって解決される。本装置は、データ
通信装置から受信され、ディジタル網によって伝送され
る唯一の高速データフローを、両者ともそのディジタル
チャネルの一方によって伝送される２つの異なる低速デ
ータフローに分離するための手段を有する送信部、およ
び、前記ディジタル網から受信されたデータを記憶する
ための記憶手段と、２つの伝送遅延間の差を測定するた
めの手段と、２つのディジタルチャネルによって受信さ
れたデータを付与するために前記記憶手段をアドレス指
定するためのアドレス指定手段と、両者のディジタルチ
ャネルによって導入された伝送遅延の差によって影響さ
れない高速データフローを付与するために前記測定に応
答して前記アドレス指定手段を制御するための制御手段
とを含む受信部を備える。

【０００９】本発明の好ましい実施例では、本装置は、
前記第１および第２のディジタルチャネルの双方が動作
可能であり、従って、高速データフローが両方のディジ
タルチャネルによって伝送できることを前記データ通信
装置に保証するために、初期化手順を実施するための手
段を含む。

【００１０】好ましくは、本装置は、前記第１および第
２のディジタルチャネルの両方の確立が既定の期間内に
実施されることを保証するためのタイミング手段、およ
び、その期間内に他方のディジタルチャネルが確立でき
ない場合にすでに確立されたディジタルチャネルを切断
するための手段を含む。この利点は、装置がそのディジ
タル網によって両方のディジタルチャネルが割り当てら
れない場合に本装置の迅速な切断をもたらす。

【００１１】本発明の好ましい実施例では、本装置は、
前記記憶手段のオーバフローが検出された場合に、生じ
得るデータの損失がただちに処理されるようにするため
に、そのディジタルチャネル接続を切断するためのオー
バフロー検出手段を含む。

【００１２】好ましくは、本装置は、全同期化１２８Ｋ
ｂｐｓデータ通信の確立を可能にするＩＳＤＮ網用端末
アダプタであり、さらに、データ、ビデオおよび音声を
同時に伝送するための適応可能なデータ伝送速度を有す
る異なるディジタルチャネルの集合を付与するために前
記１２８Ｋｂｐｓの時分割多重化プロセスを実行するた
めの手段を含む。従って、本発明は、特にマルチメディ
ア用途に適する。

【００１３】

【実施例】図１〜図４（図５に図１から図４の接続関係
を示す）について説明する。本発明に従ったアダプタの
受信部が例示されている。受信部は、データバス１０４
ならびに各共通制御リード線ＲＥＡＤ １０７，ＷＲＩ
ＴＥ １０５およびＣＨＩＰ ＳＥＬＥＣＴ １０９に
よって、ＩＮＴＥＬ ｉＡＴＣ ２９Ｃ５３などのＩＳ
ＤＮインタフェースコントローラ９００に接続されてい
るＩＮＴＥＬ ８０１８８といったマイクロコントロー
ラ１００を含む。ＩＳＤＮインタフェースコントローラ
９００は、本発明の好ましい実施例ではＩＳＯ ８８７
７の形式であるコネクタ１０００に接続されている変圧
器１００１および１００２によってデータの送受信がで
きる。コネクタ１０００は、ＣＣＩＴＴ勧告Ｉ．４３０
に従った基準点Ｓ０への接続を可能にする。ＩＮＴＥＬ
ｉＡＴＣ ２９Ｃ５３通信コントローラに関する文書
は、詳しくは、参考文献“ＩＮＴＥＬ Ｍｉｃｒｏｃｏ
ｎｔｒｏｌｌｅｒ Ｈａｎｄｂｏｏｋ”，１９８８，５
−７６頁（参照番号２３１６５８−００３）に見ること
ができる。コントローラ９００は、３本のリード線の集
合、すなわち、２つのＢチャネルで伝送されるデータを
搬送する加入者回線データ（ＳＬＤ）リンク９０１、デ
マルチプレクサ回路３００のクロック入力に接続されて
いる５１２ｋＨｚビットクロックを搬送する加入者クロ
ック（ＳＣＬ）リード線９０３およびＳＬＤバスでのデ
ータフローの方向を指示する加入者方向（ＳＤＩＲ）リ
ード線９０２によって、デマルチプレクサ回路３００と
通信する。それらのリード線によって搬送される信号に
ついて、詳しくは上述の文書に説明されている。ＳＤＩ
Ｒリード線９０２は、デマルチプレクサ回路３００を制
御するために使用される信号を搬送する。デマルチプレ
クサ回路３００は、初めに、ＳＬＤリード線９０１から
２つのＢチャネルの抽出を行う。すなわち、Ｂ１ ＤＡ
ＴＡ ＩＮリード線３０２およびＢ２ ＤＡＴＡ ＩＮ
リード線３０１の２本の集合でそれぞれ６４Ｋｂｐｓの
２つの異なるデータフローを付与するために、ＳＬＤリ
ード線９０１上のデータフローに存在するデータを分離
する。デマルチプレクサ回路３００はまた、リード線３
０４および３０３にそれぞれＢ１およびＢ２エンベロー
プ信号を付与する。Ｂ１ ＤＡＴＡ ＩＮリード線３０
２は、クロックジェネレータ３２０の入力リード線およ
びフラグ検出器４００の入力へそれぞれ接続されてい
る。また、クロックジェネレータ回路３２０は、リード
線９０３でＳＣＬクロックを受信し、２種類のクロック
信号を供給する。リード線３２１０によるバイトクロッ
ク信号は、カウンタ５４０のクロック入力、デシリアラ
イザ４１０のイネーブル入力およびＤＭＡ１ ＣＯＮＴ
ＲＯＬ回路５７０のクロック入力に伝送され、リード線
３２１１によるビットクロック信号は、ＡＮＤゲート４
１００の第１の入力リード線へ伝送される。バイトクロ
ック信号およびビットクロック信号の生成は、当業者に
とって公知の一群の分周器を用いて容易に行われる。フ
ラグ検出器４００は第１に、ＳＤＬＣフレーム開始フラ
グの生起を検出し、その生起時に制御復号回路５１０の
入力リード線に伝送されるリード線４０１上に制御パル
スを生成するために、第２に、ＳＤＬＣフレーム終了フ
ラグの生起を検出し、ＤＭＡ１ ＣＯＮＴＲＯＬ回路５
７０のＦＬＡＧ ＥＮＤ（ＦＥ）リード線に伝送される
リード線４０２上に第２の制御パルスを生成するために
使用される。フレーム開始および終了フラグの概念は、
シリアルデータリンク制御に携わる当業者にとって公知
である。フラグ検出器４００の出力リード線４０１は、
そのデータ入力でＤＡＴＡ ＩＮ Ｂ１チャネルに存在
するデータフローを受信する制御復号回路５１０を同期
化するために使用される。開始フラグの直後に続く３ビ
ットの復号プロセスは、それらのビットの値に従って６
本の出力リード線５１１〜５１６の集合のうちの１本に
生じるパルスの生起をもたらす。より詳細には、リード
線５１１は、検出器５１０がＳＤＬＣ開始フラグ直後に
パターン０００の生起を検出した場合にパルスを搬送す
る。リード線５１２は、検出器５１０がＳＤＬＣ開始フ
ラグ直後にパターン１００の生起を検出した場合にパル
スを搬送する。リード線５１３は、検出器５１０がＳＤ
ＬＣ開始フラグ直後にパターン１１０の生起を検出した
場合にパルスを搬送する。リード線５１４は、検出器５
１０がＳＤＬＣ開始フラグ直後にパターン０１０の生起
を検出した場合にパルスを搬送する。リード線５１５
は、検出器５１０がＳＤＬＣ開始フラグ直後にパターン
１１１の生起を検出した場合にパルスを搬送する。最後
に、リード線５１６は、検出器５１０がＳＤＬＣ開始フ
ラグ直後にパターン０１１の生起を検出した場合にパル
スを搬送する。リード線５１１から５１４は、それぞ
れ、ＮＯＲゲート５３０の４本の入力リード線に接続さ
れており、ＮＯＲゲートの出力５３１は、マイクロコン
トローラ１００のＩＮＴ３入力に伝送される割り込み信
号を生成するために使用される。リード線５１５および
５１６は、それぞれ、ＮＯＲゲート５２０の２本の入力
リード線に接続されており、その出力は、カウンタ５４
０などの７４１６３のイネーブル入力、ＤＭＡ２ ＣＯ
ＮＴＲＯＬ回路６７０のイネーブル入力、ＤＭＡ１ Ｃ
ＯＮＴＲＯＬ回路５７０の開始入力および４入力Ｄ形ラ
ッチ１０００のクロック入力に接続されているリード線
５２１に同期化制御信号を生成する。カウンタ５４０
は、比較器５５０の第１の４ビット入力バス、４ラッチ
回路５６０の入力およびＤＭＡ１ ＣＯＮＴＲＯＬ回路
５７０の４つのアドレス入力に接続されている４本の出
力リード線５４１〜５４４を有する。４ラッチ回路５６
０は、比較器５５０の第２の４ビット入力バスに接続さ
れている４本の出力リード線５６１〜５６４を有する。
比較器５５０は、カウンタ５４０のロード入力に接続さ
れている出力リード線５５１を有する。デマルチプレク
サ回路３００の出力は、８ビットデシリアライザ４１０
のシリアル入力に接続されている。デシリアライザ４１
０は、形式７４１６４の８ビットデシリアライザのほ
か、７４３７３などの８進Ｄ形ラッチ回路によって容易
に実施できる。デシリアライザ４１０は、トライステー
ト８ビットバッファ３４０の入力に接続されている８ビ
ット出力バス４１１を有しており、バッファの出力バス
は、マイクロコントローラ１００のデータバス１０４、
ＲＡＭ記憶装置５８０のデータバスおよび８進Ｄ形ラッ
チ７２０の入力バスに接続されている。また、ＲＡＭ記
憶装置５８０は、ＤＭＡ１ ＣＯＮＴＲＯＬ回路５７０
のＷＲＩＴＥ制御リード線５７２に接続されているＲＥ
ＡＤ制御リード線５７２、ＤＭＡ１ＣＯＮＴＲＯＬ回路
５７０のＲＥＡＤ制御リード線のほか８ビットＤ形ラッ
チ５２０のイネーブル入力にも接続されているＷＲＩＴ
Ｅ制御リード線５７１などの共通制御線を有している。
ＲＡＭ記憶装置５８０のチップ選択リード線５７３は、
ＤＭＡ１ ＣＯＮＴＲＯＬ回路５７０のチップ選択リー
ド線に接続されている。最後に、ＲＡＭ記憶装置５８０
は、ＤＭＡ１ ＣＯＮＴＲＯＬ回路５７０のアドレスバ
ス５４１〜５４４に接続されているアドレスバス（図示
せず）を有する。説明を簡明にするために、ＤＭＡ１
ＣＯＮＴＲＯＬ回路のアドレスバスのビット数は４に指
定されているが、他のいずれのビット数も許容できるこ
とに留意すべきである。チップ選択リード線５７３およ
びＷＲＩＴＥ制御リード線５７２は、それぞれ、ＯＲゲ
ート５９０の入力に接続されており、その出力リード線
５９１はＡＮＤゲート２０００の第１の入力リード線に
接続されている。ＡＮＤゲート２０００は、デシリアラ
イザ４１０のＯＵＴＰＵＴ ＣＯＮＴＲＯＬリード線に
接続されている出力リード線を有しており、後者の制御
リード線は、デシリアライザに含まれる回路７４３７３
のＯＵＴＰＵＴ ＣＯＮＴＲＯＬリード線に対応する。
マイクロコントローラ１００は、好ましい実施例におい
て端末アダプタの送信部および受信部のいずれにも使用
される１群のプログラム可能チップ選択リード線を有す
る。詳細には、マイクロコントローラ１００は、マイク
ロコントローラ１００によって生成されたＲＥＡＤ制御
信号を受信する第２の入力リード線１０７を有するＯＲ
ゲート３６０の第１入力に接続されているＣＳ４チップ
選択リード線１０６を有しており、そのＲＥＡＤ制御信
号１０７はＯＲゲート３６０の第１の入力に伝送され
る。ＯＲゲート３６０は、ＡＮＤゲート２０００の第２
の入力およびトライステートバッファ３４０のＯＵＴＰ
ＵＴ ＣＯＮＴＲＯＬリード線に接続されている出力リ
ード線３６１を有する。ＯＲゲート３５０は、マイクロ
コントローラ１００のＣＳ５チップ選択リード線１０８
に接続されている第１の入力、ＲＥＡＤ制御信号を受信
する第２の入力、ならびに、トライステートバッファ３
３０のＯＵＴＰＵＴ ＣＯＮＴＲＯＬリード線およびＡ
ＮＤゲート４０００の第１の入力リード線に接続されて
いる出力リード線３５１を有する。

【００１４】８進Ｄ形ラッチ回路７１０の出力バスは、
ＳＤＬＣ‘７Ｅ’フラグに対応する既定の固定バイトを
受信する第２の８ビット入力を有するセレクタ７３０の
８ビット入力に接続されている。好ましい実施例では、
その既定バイトは、配線回路によって設定されている。
セレクタ７３０は、ＳＥＬ制御リード線を介してＤＭＡ
２ ＣＯＮＴＲＯＬ回路６７０によって制御される。セ
レクタ７３０の出力は、その出力リード線がＯＲゲート
７９０の第１の入力に接続されているシリアライザ７７
０のパラレル入力に接続されている８ビットバスであ
る。シリアライザ７７０は、ＤＭＡ２ ＣＯＮＴＲＯＬ
回路６７０のＬＯＡＤ出力に接続されているロード入
力、および、ＡＮＤゲート４１０１の出力で生成された
クロック信号を受信するクロック入力を有する。

【００１５】同様に、Ｂ２ ＤＡＴＡ ＩＮリード線３
０１は、クロックジェネレータ３１０の入力リード線、
および、フラグ検出器４２０の入力にそれぞれ接続され
ている。また、クロックジェネレータ回路３１０は、リ
ード線９０３でＳＣＬクロックを受信し、２種類のクロ
ック信号を供給する。リード線３１１０でのバイトクロ
ック信号は、カウンタ６４０のクロック入力およびＤＭ
Ａ２ ＣＯＮＴＲＯＬ回路６７０のクロック入力に伝送
され、リード線３１１１でのビットクロック信号は、Ａ
ＮＤゲート４１０１の第１の入力リード線へ伝送され
る。上述の通り、バイトクロック信号およびビットクロ
ック信号の生成は、当業者にとって公知の一群の分周器
を用いて容易に行われる。フラグ検出器４２０は第１
に、ＳＤＬＣフレーム開始フラグの生起を検出し、その
生起時に制御復号回路６１０の入力リード線に接続され
るリード線４２１上に制御パルスを生成するために、第
２に、ＳＤＬＣフレーム終了フラグの生起を検出し、Ｄ
ＭＡ２ ＣＯＮＴＲＯＬ回路６７０のＦＬＡＧ ＥＮＤ
（ＦＥ）リード線に伝送されるリード線４２２上に第２
の制御パルスを生成するために使用される。フラグ検出
器４２０の出力リード線は、そのデータ入力でＢ２ Ｄ
ＡＴＡ ＩＮチャネルに存在するデータフローを受信す
る制御復号回路６１０を同期化するために使用される。
開始フラグの直後に続く３ビットの復号プロセスは、そ
れらのビットの値に従って６本の出力リード線６１１〜
６１６の集合のうちの１本に生じるパルスの生起をもた
らす。より詳細には、リード線６１１は、検出器６１０
がＳＤＬＣ開始フラグ直後にパターン０００の生起を検
出した場合にパルスを搬送する。リード線６１２は、検
出器６１０がＳＤＬＣ開始フラグ直後にパターン１００
の生起を検出した場合にパルスを搬送する。リード線６
１３は、検出器６１０がＳＤＬＣ開始フラグ直後にパタ
ーン１１０の生起を検出した場合にパルスを搬送する。
リード線６１４は、検出器６１０がＳＤＬＣ開始フラグ
直後にパターン０１０の生起を検出した場合にパルスを
搬送する。リード線６１５は、検出器６１０がＳＤＬＣ
開始フラグ直後にパターン１１１の生起を検出した場合
にパルスを搬送する。最後に、リード線６１６は、検出
器６１０がＳＤＬＣ開始フラグ直後にパターン０１１の
生起を検出した場合にパルスを搬送する。リード線６１
１から６１４は、それぞれ、ＮＯＲゲート６３０の４本
の入力リード線に接続されており、ＮＯＲゲートの出力
６３１は、マイクロコントローラ１００のＩＮＴ４入力
に伝送される割り込み信号を生成するために使用され
る。リード線６１５および６１６は、それぞれ、ＮＯＲ
ゲート６２０の２本の入力リード線に接続されており、
その出力は、カウンタ６４０などの７４１６３のイネー
ブル入力、ＤＭＡ１ ＣＯＮＴＲＯＬ回路５７０のイネ
ーブル入力、ＤＭＡ２ ＣＯＮＴＲＯＬ回路６７０の開
始入力およびＤ形ラッチ５６０のクロック入力に接続さ
れているリード線６２１に同期化制御信号を生成する。
カウンタ６４０は、比較器６５０の第１の４ビット入力
バス、４ラッチ回路１０００の入力およびＤＭＡ２ Ｃ
ＯＮＴＲＯＬ回路６７０の４つのアドレス入力に接続さ
れている４本の出力リード線６４１〜６４４を有する。
４ラッチ回路１０００は、比較器６５０の第２の入力４
ビットバスに接続されている４本の出力リード線を有す
る。比較器６５０は、カウンタ６４０のロード入力に接
続されている出力リード線６５１を有する。デマルチプ
レクサ回路３００の出力は、デシリアライザ４１０と同
一形式の８ビットデシリアライザ４３０のシリアル入力
に接続されている。デシリアライザ４３０は、トライス
テート８ビットバッファ３３０の入力に接続されている
８ビット出力バス４３１を有しており、バッファの出力
バスは、マイクロコントローラ１００のデータバス１０
４に接続されている。出力バス４３１はまた、ＲＡＭ記
憶装置６８０のデータバスおよび８進Ｄ形ラッチ７１０
の入力バスへも接続されている。また、ＲＡＭ記憶装置
６８０は、ＤＭＡ２ ＣＯＮＴＲＯＬ回路６７０のＷＲ
ＩＴＥ制御リード線に接続されているＲＥＡＤ制御リー
ド線６７１、ＤＭＡ２ ＣＯＮＴＲＯＬ回路６７０のＲ
ＥＡＤ制御リード線のほか８ビットＤ形ラッチ７１０の
イネーブル入力にも接続されているＷＲＩＴＥ制御リー
ド線６７３などの共通制御線を有している。ＲＡＭ記憶
装置６８０のチップ選択リード線６７２は、ＤＭＡ２
ＣＯＮＴＲＯＬ回路６７０のチップ選択リード線に接続
されている。最後に、ＲＡＭ記憶装置６８０は、ＤＭＡ
２ ＣＯＮＴＲＯＬ回路６７０のアドレスバス６４１〜
６４４に接続されているアドレスバス（図示せず）を有
する。チップ選択リード線６７２およびＷＲＩＴＥ制御
リード線６７１は、それぞれ、ＯＲゲート６９０の入力
に接続されており、その出力リード線６９１はＡＮＤゲ
ート４０００の第１の入力リード線に接続されている。
ＡＮＤゲート４０００は、デシリアライザ４３０のＯＵ
ＴＰＵＴ ＣＯＮＴＲＯＬリード線に接続されている出
力リード線を有しており、後者の制御リード線は、デシ
リアライザに含まれる回路７４３７３のＯＵＴＰＵＴ
ＣＯＮＴＲＯＬリード線に対応する。ＯＲゲート３５０
は、トライステートバッファ３３０のＯＵＴＰＵＴ Ｃ
ＯＮＴＲＯＬリード線に接続されている出力３５１を有
する。

【００１６】８進Ｄ形ラッチ回路７２０の出力バスは、
既定の‘７Ｅ’固定パターンを受信する第２の８ビット
入力を有するセレクタ７４０の８ビット入力に接続され
ている。セレクタ７４０は、ＳＥＬ制御リード線を介し
てＤＭＡ１ ＣＯＮＴＲＯＬ回路５７０によって制御さ
れる。セレクタ７４０の出力は、その出力リード線がＯ
Ｒゲート７９０の第２の入力に接続されているシリアラ
イザ７８０のパラレル入力に接続されている８ビットバ
スである。シリアライザ７８０は、ＤＭＡ１ＣＯＮＴＲ
ＯＬ回路５７０のＬＯＡＤ出力に接続されているロード
入力、および、ＡＮＤゲート４１００の出力で生成され
たクロック信号を受信するクロック入力を有する。

【００１７】本発明の端末アダプタの送信部を図６に例
示する。マイクロコントローラ１００は、ラッチ１１０
の入力バスに接続されているデータバス１０４を有して
おり、ラッチの出力バス１１１はセレクタ１２０の第１
の入力バスおよび第２のセレクタ１３０の第１の入力に
接続されている。両セレクタ１２０および１３０は、１
６ビットデシリアライザ回路２３０のそれぞれ最上位８
ビットおよび最下位８ビットに接続されている各自の第
２の入力バスを有しており、そのデシリアライザは、本
端末アダプタに接続されたデータ端末装置からのシリア
ルデータフローを受信する。ＤＴＥおよび端末アダプタ
がＣＣＩＴＴ勧告に従ってＸ．２５によって通信する場
合、データフローはＴリード線から来る。デシリアライ
ザ２３０はまた、５１２ＫｂｐｓでＳＣＬクロック９０
１を受信する４除算回路２１０からクロック信号を受信
する。マイクロコントローラ１００は、１群の３本のチ
ップ選択リード線ＣＳ１ １０２，ＣＳ２ １０３およ
びＣＳ３ １０１を有する。ＣＳ１リード線１０２はＯ
Ｒゲート１９０の第１の入力およびフリップフロップ１
４０のセット入力に接続されており、ＣＳ２チップ選択
リード線１０３はＯＲゲート２５０の第１の入力および
フリップフロップ１５０のセット入力に接続されてい
る。ＣＳ３チップ選択リード線は、フリップフロップ１
４０および１５０の両方のリセット入力リード線に接続
されている。マイクロコントローラ１００の書き込み出
力１０５は、ＯＲゲート１９０および２５０両方の第２
の入力に接続されている。それらのＯＲゲートの出力
は、ＡＮＤゲート２６０の２つの入力リード線に接続さ
れており、そのＡＮＤゲートの出力は８進Ｄ形ラッチ１
１０のイネーブル入力リード線に接続されている。フリ
ップフロップ１４０および１５０の真出力は、それぞ
れ、セレクタ１２０および１３０のＳＥＬ入力に接続さ
れる。セレクタ１２０および１３０は、第１のシリアラ
イザ１６０の入力バスおよび第２のシリアライザ１９０
０の入力バスにそれぞれ接続されている８ビット出力バ
スを有する。シリアライザ１６０は、Ｂ１／Ｂ２多重化
制御回路２００のＢ１ ＩＮ入力に接続された出力を有
しており、回路２００はまた、そのＢ２ＩＮ入力リード
線で、シリアライザ１９００の出力から来るシリアルデ
ータフローを受信する。多重化制御回路２００は、シリ
アライザ１６０のＬＯＡＤリード線に接続されているＵ
Ｐ Ｂ１ ＥＮＡＢＬＥ出力リード線、および、シリア
ライザ１９００のＬＯＡＤリード線に接続されているＵ
Ｐ Ｂ２ ＥＮＡＢＬＥ出力リード線を有する。多重化
制御回路２００は、リード線９０３で５１２Ｋｂｐｓ
ＳＣＬクロックを受信する第２の入力を有し、その出力
がシリアライザ１６０のシフト入力に接続されている、
ＡＮＤゲート１８０の第１の入力に接続されているＢ１
ＥＮＡＢＬＥ出力リード線を有する。同様に、多重化
制御回路２００は、リード線９０１で同じく５１２Ｋｂ
ｐｓ ＳＣＬクロックを受信する第２の入力を有し、そ
の出力がシリアライザ１９００のシフト入力に接続され
ている、ＡＮＤゲート１９０の第１の入力に接続されて
いるＢ２ ＥＮＡＢＬＥ出力リード線を有する。多重化
制御回路２００は、上述の通りＩＳＤＮインタフェース
コントローラ９００で生成される、ＳＤＩＲ信号をリー
ド線９０２で、ＳＣＬ信号をリード線９０３で、ＳＬＤ
信号をリード線９０１で受信する。多重化制御回路２０
０は、割り込み入力リード線ＩＮＴ１およびＩＮＴ２に
それぞれ接続されている１組の２本のリード線ＤＯＷＮ
Ｂ１ ＥＮＡＢＬＥリード線およびＤＯＷＮ Ｂ２
ＥＮＡＢＬＥリード線を有する。また、データ端末装置
によって伝送されたデータフローは、そのフレームの始
まりを指示する信号を受信するＮＡＮＤゲート２４０の
第１の入力リード線に伝送される。Ｘ．２１インタフェ
ースの場合、その信号はＣリード線で搬送される信号に
一致する。ＮＡＮＤゲート２４０の出力は、マイクロコ
ントローラ１００のＩＮＴ０割り込みリード線に接続さ
れている。４除算回路２１０の出力で使用可能な分周ク
ロック信号も、ＤＴＥによって要求されるビット要素タ
イミングとして使用される。

【００１８】Ｂ１／Ｂ２多重化制御回路２００は、２つ
のシフトレジスタ１６０および１９００から来る多重化
データを搬送するＳＬＤリード線９０１に接続されてい
る出力リード線を有する。

【００１９】本発明に従った端末アダプタは、以下のよ
うに作動する。

【００２０】第１段階は、統合サービスディジタル網に
よる端末アダプタ（以下、起呼端末アダプタと称する）
の第２の端末アダプタ（以下、被呼端末アダプタと称す
る）への接続である。このような接続は、基本的に、Ｃ
ＣＩＴＴ勧告Ｉ．４４０に説明されている。簡略に言え
ば、起呼端末アダプタ、被呼端末アダプタおよび統合サ
ービスディジタル網の間で特定の初期化通信プロトコル
が実行される。すなわち、以降の通信を可能にするため
にＤチャネルによりデータが交換される。この第１段階
の後、その時から、両端末アダプタは、第１のＢチャネ
ルによってデータを交換できるようになる。

【００２１】２つのＢチャネルのうちの一方が、上述の
第１段階において起呼端末アダプタに割り当てられると
ただちに、そのアダプタは既定のＳＤＬＣフレームを相
手の端末アダプタに伝送する。そのＳＤＬＣフレーム
は、本発明の好ましい実施例では、１つのＳＤＬＣフラ
グ（１６進で７Ｅ）の後に、その端末アダプタに割り当
てられたＢチャネルを特徴づける特定の１バイトを伴
う。好ましい実施例では、割り当てられたＢチャネルを
特徴づける１バイトの最上位３ビットは、以下の通りで
ある。最初の３ビットは、その端末アダプタにＢ１チャ
ネルが割り当てられた場合、「０００」（２進で）に等
しく、Ｂ２チャネルが割り当てられた場合、「１００」
に等しい。その後、そのバイトは、従来のフレーム検査
文字列（ＦＣＳ）および、ＩＳＤＮ網によって相手端末
アダプタに伝送する前にＳＤＬＣ終了フラグを続けるこ
とができる。

【００２２】このＳＤＬＣフレームの伝送は以下のよう
にして行われる。マイクロコントローラ１００は、デー
タバス１０４に上述のＳＤＬＣフレームを生成し、ＣＳ
１チップ選択リード線１０２を活性化させる。その結
果、ラッチ１１０はイネーブルとなり、フリップフロッ
プ１４０がセットされる。ＳＤＬＣデータフレームは、
バイトごとにデータ出力バスおよびマイクロコントロー
ラ１００で生成され、その後、ラッチ１１０を経てセレ
クタ１２０の第１の入力バス１１１へ伝送され、さら
に、シリアライザ１６０の入力に伝送される。シリアラ
イザ１６０の入力で１バイトが使用可能となると、その
バイトは、多重化制御回路２００からＵＰＢ１ ＥＮＡ
ＢＬＥで発行され、シリアライザ１６０のＬＯＡＤ入力
に伝送されるパルスによって、シリアライザにロードさ
れる。従って、シリアライザ１６０は、自己のシフト入
力リード線にあるクロックのリズムで対応するシリアル
データフローを自己の出力に生成する。このクロック
は、初めにリード線９０３で５１２Ｋｂｐｓ ＳＣＬク
ロック、および、多重化制御回路２００によって生成さ
れたＢ１ ＥＮＡＢＬＥリード線のエンベロープ信号を
受信するＡＮＤゲート１８０によって生成される。エン
ベロープ信号は、シリアルデータフローが、起呼端末ア
ダプタに割り当てられたばかりのＢ１チャネルを介して
伝送されるので、ハイである。多重化制御回路２００
は、ＳＬＤリード線９０１を通じて適切なＢチャネルで
ＳＤＬＣフレームを伝送する。このＳＤＬＣフレーム
は、起呼端末アダプタのＩＳＤＮインタフェースコント
ローラ９００によって変圧器１００１およびコネクタ１
０００を経てＩＳＤＮ網へ伝送される。

【００２３】被呼端末アダプタはそのＳＤＬＣフレーム
を受信し、アダプタ内の受信部はそのフレームを以下の
ように処理し始める。ＳＤＬＣフレームは、デマルチプ
レクサ回路３００によってＩＳＤＮインタフェースコン
トローラ９００を経てＳＬＤバスリード線９０１で受信
される。デマルチプレクサ回路３００は、ＩＳＤＮ網に
よって被呼端末アダプタに割り当てられたＢチャネルに
従って２つのＤＡＴＡＩＮ Ｂ１リード線３０２または
ＤＡＴＡ ＩＮ Ｂ２リード線３０１のうちの一方でＳ
ＤＬＣフレームを伝送する。ＩＳＤＮ網は例えばＢ１チ
ャネルによる被呼端末アダプタが割り当てられているも
のと仮定する。ＳＤＬＣフレームはＤＡＴＡ ＩＮ Ｂ
１リード線３０２で生成されてから、制御復号回路５１
０、フラグ検出器４００の入力およびデシリアライザ４
１０の入力に伝送される。フラグ検出器４００がＳＤＬ
Ｃ開始フラグを検出すると、検出器は、フラグの直後に
続くビットの復号化が要求されていることを検出器に指
示するパルスを制御復号回路５１０のＩＮ入力に生成す
る。制御復号回路５１０は、開始フラグに続く第３のビ
ットが受信されるまで待機し、それらの３ビットの値に
対応する６本のリード線のうちの１本に出力パルスを生
成する。起呼端末アダプタはＢ１チャネルが割り当てら
れていると仮定したので、被呼端末アダプタおよび、そ
の内部の復号回路５１０はパターン０００（１６進で）
を復号し、リード線５１１で出力パルスを生成する。こ
のパルスはその後、ＮＯＲゲート５３０を介してマイク
ロコントローラ１００のＩＮＴ３割り込みリード線５３
１に伝送される。生成されるこの割り込みは、マイクロ
コントローラ１００にデシリアライザ４１０の内容を読
み出させる。これを行うために、マイクロコントローラ
１００は同時に、ＣＳ４リード線１０６で適切なチップ
選択信号を、リード線１０７に読出し信号をそれぞれ生
成し、チップ選択信号はＯＲゲート３６０、ＡＮＤゲー
ト２０００を介してデシリアライザ４１０の出力制御
（ＯＣ）入力へイネーブルパルスを伝送させると共に、
トライステートバッファ３４０のＯＣ入力へイネーブル
パルスを伝送させる。デシリアライザ４１０は、自己の
データバス４１１の妥当性を検査し、バッファ３４０を
通じてマイクロコントローラ１００のデータバス１０４
に伝送されるその内容を生成する。

【００２４】被呼端末アダプタがその第１のＳＬＤＣフ
レームを識別すると、アダプタは、上述と同一形式の第
２のＳＤＬＣフレームの起呼端末アダプタへの伝送を開
始する。上述と同様に、伝送されたＳＤＬＣフレーム
は、被呼端末アダプタにどちらのＢチャネルが割り当て
られたかを指示する特定のバイトを含む。より詳細に
は、Ｂ１チャネルが割り当てられた場合、被呼端末アダ
プタは、ＳＤＬＣ開始フラグ直後の最上位ビットが０１
０であるバイトを伝送する。逆に、Ｂ２チャネルが被呼
端末アダプタに割り当てられた場合、被呼端末アダプタ
は、最上位ビットが１１０であるバイトを伝送する。再
び、被呼端末アダプタはＩＳＤＮ網によってＢ１チャネ
ルが割り当てられているものと仮定する。しかし、当業
者は、被呼端末アダプタがＢ２チャネルが割り当てられ
ている場合にも以下の説明を容易に適用できるはずであ
るということを指摘しておかなければならない。被呼端
末アダプタの第２のＳＤＬＣフレームの伝送プロセス
は、上述した第１のＳＤＬＣフレームの伝送と同一であ
る。

【００２５】起呼端末アダプタがその第２のＳＤＬＣフ
レームを受信すると、第１のＢチャネルの初期化手順ま
たはプロトコルは完了し、起呼端末アダプタは、第１の
Ｂチャネルが実際に両方向で動作可能であることが保証
される。この瞬間から、被呼端末アダプタは、第２のＢ
チャネルの確立を待機し、その確立は上述と同様のデー
タ交換を伴う。

【００２６】両方のＢチャネルが実際に動作可能である
ように保証されると、起呼端末アダプタおよび被呼端末
アダプタは、それらのＢチャネルによってデータを伝送
および受信し始めることができる。

【００２７】この伝送は、端末アダプタに接続されてい
るデータ端末装置が、端末アダプタによって送信された
例えばレディフォーデータの受信により１２８Ｋｂｐｓ
チャネルの確立を知らされた時に開始される。ＣＣＩＴ
Ｔ勧告Ｘ．２１では、ＤＴＥはＮＡＮＤゲート２４０の
入力でＣリード線を設定し、その結果、デシリアライザ
２３０の入力のＴ信号はすでにハイレベルとなってい
る。端末アダプタは、シーケンスＤ１，Ｄ２，Ｄ３，Ｄ
４．．．である１２８Ｋｂｐｓのデータフローをデータ
端末装置から受信する。端末アダプタ、より詳細にはデ
シリアライザ２３０は、そのフローを６４Ｋｂｐｓの２
つの異なるフローに分離する。第１のデータフローＤ
１，Ｄ３，Ｄ５．．．は、デシリアライザ２３０の第１
の出力で生成され、セレクタ回路１３０の第１の入力に
伝送される。同様に、第２のデータフローＤ２，Ｄ４，
Ｄ６．．．は、デシリアライザ２３０の第２の出力で生
成され、セレクタ回路１２０の第１の入力に伝送され
る。しかし、２つのデータフローの実際の伝送は、同じ
く開始フラグ、識別バイト、ＦＣＳおよび最後にＳＬＤ
Ｃ終了フラグを含む、第３のＳＤＬＣフレームのＢチャ
ネルでの伝送により始まる。この第３の識別バイトは、
網によってＢ１チャネルが起呼端末アダプタに割り当て
られた場合は００１に、Ｂ２チャネルの場合は１１１に
それぞれ等しい最上位３ビットを有する。

【００２８】各Ｂチャネルで送信されたデータは、起呼
端末アダプタに最初に割り当てられたチャネルに相当す
る一方の、同一のパターンによって始まっている。

【００２９】従って、両方の端末アダプタ間の初期化プ
ロトコルおよびデータ交換は、起呼端末アダプタおよび
被呼端末アダプタ両方に含まれるシリアライザおよびデ
シリアライザによって、上述の通り、容易に実施されよ
う。

【００３０】全個の端末アダプタにおいて、ＩＳＤＮ網
は各チャネルに対して同一の伝送遅延を保証していない
が、受信部、詳細には回路９９９９は、両方のＢチャネ
ルの全同期化を付与する。この同期化は以下のようにし
て実施される。１つの端末アダプタの受信部、詳細には
制御復号回路５１０および６１０は、上述の第３の同期
化ＳＤＬＣフレームの生起を待機する。その生起は、網
によって導入される実際の伝送遅延によって異なる。Ｂ
１チャネルのほうが短い伝送遅延を伴うと仮定しよう。
その場合、２つの制御・復号回路５１０および６１０の
うちで、最初に上述の第３の同期化パターンを復号化す
るのは、制御・復号回路５１０である。従って、この制
御・復号回路は、同期化ＳＤＬＣフレーム開始フラグに
後続するバイトの最上位３ビットでのパターン０１１の
生起を復号化する。この復号化により、ＯＲゲート５２
０は、カウンタ５４０のＥＮＡＢＬＥ入力、ＤＭＡ１
ＣＯＮＴＲＯＬ回路５７０のＳＴＡＲＴ入力およびラッ
チ５６０のＲＥＳＥＴ入力へ伝送されるパルスを生成す
る。カウンタ５４０は、クロックジェネレータ３２０に
よって生成されるリード線３２１０上のバイトクロック
のリズムで１６進で００００から動作し始める。このバ
イトクロックは、ＳＣＬリード線９０３から抽出された
ビットクロックのうちの８による除算の結果であること
を指摘しておかなければならない。デシリアライザ４１
０によってデシリアライズされたバイトはその後、ＤＭ
Ａ ＣＯＮＴＲＯＬ回路５７０を介して、カウンタ５４
０の増分出力で生成されるアドレスでＲＡＭ記憶装置５
８０に直接かつ順次的に記憶される。Ｂ１チャネルで端
末アダプタによって受信され、また、上述の識別バイト
（１６進で０１１）を含む上述の第３の同期化ＳＤＬＣ
フレームに続く連続するＳＤＬＣフレームに含まれるデ
ータバイトシーケンスは、記憶場所００００からＲＡＭ
５８０に順次記憶される。この記憶プロセスはバイト
クロックによってパルスがとられる。ＲＡＭ ５８０へ
のデータのこの順次ロードは、データＤ２，Ｄ４，Ｄ６
のシーケンスがＢ２チャネルで使用可能となったことを
指示する、制御復号回路６１０で復号化される、パター
ン１１１のＢ２チャネルでの受信まで継続する。このパ
ターンを検出すると、制御復号回路６１０は、ＯＲゲー
ト６２０の入力でリード線６１５をハイレベルに立ち上
げる。ＯＲゲート６２０は、カウンタ５４０により生成
された現アドレス値をロードされている、ラッチ５６０
のＬＯＡＤ入力へ対応するハイレベルを伝送する。比較
器５５０の両方の入力バスがこの時点で同一のディジタ
ル値を搬送しているので、比較器５５０はリード線５５
１でカウンタ５４０のロード入力へ伝送されるパルスを
生成する。この時点から、カウンタ５４０は、自己のＤ
０〜Ｄ３入力リード線５４５に存在する値を事前ロード
される。すなわち、ゼロにリセットされる。また、ＯＲ
ゲート６２０の出力にあるハイレベルは、ＤＭＡ１ Ｃ
ＯＮＴＲＯＬ回路５７０のＥＮＡＢＬＥ入力へ伝送され
る。第３の同期化ＳＤＬＣフレームに後続するＢ１チャ
ネルの第１バイトＤｎ、すなわち、その同期化フレーム
に続くＳＤＬＣフレームのデータフィールドに含まれる
第１バイトがＢ２チャネルで受信されるとただちに、Ｄ
ＭＡ１ ＣＯＮＴＲＯＬ回路は、カウンタ５４０で生成
されたアドレス、すなわち００００のＲＡＭ記憶装置５
８０の内容の読出し動作を実行する。データバス１０４
に現れる、すでにＲＡＭ ５８０にロードされていたデ
ータであり、Ｂ１チャネルによって伝送されたＤ１，Ｄ
３，Ｄ５．．．データは、その読出しリード線５７１に
パルスを生成したＤＭＡ１ ＣＯＮＴＲＯＬ回路５７０
によってイネーブルにされているラッチ７２０へ伝送さ
れる。バイトＤ１，Ｄ３，Ｄ５．．．のシーケンスはそ
の後、そのＳＥＬ入力リード線がＤＭＡ１ ＣＯＮＴＲ
ＯＬ回路５７０によってハイレベルにセットされている
セレクタ７４０の８ビット入力バスへ伝送され、さら
に、シリアライザ７８０の８ビット入力バスへ伝送され
る。そのＬＯＡＤ入力リード線もＤＭＡ１ ＣＯＮＴＲ
ＯＬ回路５７０によってハイレベルに設定されているの
で、シリアライザ７８０はＡＮＤゲート４１００によっ
て生成され、自己の入力リード線に存在するクロックの
リズムでバイトＤ１，Ｄ３，Ｄ５．．．のシーケンスを
順次生成する。そのクロックは、ＡＮＤゲート４１００
の第２の入力リード線がクロックジェネレータ３２０に
よって生成されるビットクロックを受信するのに対し
て、ＡＮＤゲート４１００の第１の入力リード線はＢ１
／Ｂ２デマルチプレクサ回路３００によって生成される
Ｂ１のＢ１ ＥＮＶエンベロープ信号を受信するので、
８要素ビットクロックパルスのバーストである。記憶場
所００００に記憶されていたバイトＤ１がラッチ７２０
に格納されると、ＤＭＡ１ ＣＯＮＴＲＯＬ回路５７０
は、デシリアライザの出力バスに現れる後続するバイト
Ｄｎに対して、先行するバイトＤ１と代替し、アドレス
記憶場所００００でＲＡＭ ５８０にロードさせる。こ
れを行うために、ＤＭＡ１ ＣＯＮＴＲＯＬ回路は、自
己のＷＲＩＴＥ出力リード線５７２にローレベルを生成
すると同時に、ＯＲゲート５９０を介してＡＮＤゲート
２０００の入力へ伝送されるパルスを生じるチップ選択
信号をリード線５７３に生成する。上述のようにして、
後続するバイトは、その記憶場所００００から、クロッ
クジェネレータ３２０からカウンタ５４０のクロック入
力へ伝送されるバイトクロックのリズムでラッチ５６０
の内容によって規定された記憶場所へ、周期的かつ順次
的に記憶される。並行して、ＤＭＡ１ ＣＯＮＴＲＯＬ
回路は、自己の入力リード線で受信される同一バイトク
ロックのリズムでＲＡＭ ５８０の読出しを実行する。
Ｂ１チャネルによって伝送され、記憶装置５８０から抽
出されたデータは、ＯＲゲート７９０を介して、端末ア
ダプタと接続されたデータ端末装置へ６４Ｋｂｐｓで伝
送される。

【００３１】信号「１１１」が制御復号回路６１０によ
って復号化される場合を再検討すれば、ＯＲゲート６２
０の出力に生じたハイレベルは、クロックジェネレータ
３１０によって生成されるリード線３１１０のバイトク
ロックのリズムでカウントを開始するカウンタ６４０の
ＥＮＡＢＬＥ入力へ伝送される。その結果、ＤＭＡ２Ｃ
ＯＮＴＲＯＬ回路６７０は、読出し制御信号および書き
込み制御信号の組をＲＡＭ記憶装置６８０に対して生成
する。この読出し信号は書き込み信号に先行する。リー
ド線３１１０に存在するバイトクロックと同期して、Ｄ
ＭＡ２ ＣＯＮＴＲＯＬ回路６７０は、カウンタ６４０
によって指定されたアドレスでその記憶装置の読出し動
作を実行する。アドレス００００の記憶場所の内容は、
Ｂ２チャネルでの伝送の開始時に７ＥのＳＤＬＣフラグ
を含んでおり、そのＥＮＡＢＬＥ入力がＤＭＡ２ ＣＯ
ＮＴＲＯＬ回路６７０によって活性化されているので、
ラッチ７１０に伝送され格納される。その後、ＤＭＡ２
ＣＯＮＴＲＯＬ回路６７０によってアドレス００００
の記憶場所へ書き込み動作が実行される。すなわち、Ｂ
２チャネルによって伝送されるバイトシーケンスの第１
バイトは、記憶場所００００に記憶される。リード線３
１１０で次のバイトクロックパルスが生起すると、カウ
ンタ６４０は増分させられる。しかし、ラッチ１０００
の内容は値００００がロードされているので（ゼロでは
ない値をロードされる２つのラッチ５６０および１００
０のうちの唯一のラッチは、小さいほうの伝送遅延を有
するＢチャネルに対応するラッチである）、比較器６５
０の出力はハイレベルのままであり、それによりその増
分は防止される。その結果、ＤＭＡ２ ＣＯＮＴＲＯＬ
回路６７０は、Ｂ２チャネルによって伝送されるバイト
フローの各バイトを、記憶装置６８０の記憶場所０００
０に順次記憶させてから、アンロードしてシリアライザ
７７０へ伝送させる。

【００３２】ＡＮＤゲート４１０１および４１００を介
してシリアライザ７７０および７８０のクロック入力へ
それぞれ伝送される、リード線３０３および３０４のＢ
１およびＢ２エンベロープ信号が存在するために、これ
らのシリアライザは、それらの２つのバイトシーケンス
Ｄ１，Ｄ３，Ｄ５．．．およびＤ２，Ｄ４，Ｄ６，Ｄ
８．．．を、再びＤ１，Ｄ２，Ｄ３，Ｄ４，．．．に順
序づけられた連続バイトフローを生成するためにインタ
リーブする。従って、ＯＲゲート７９０の出力は、Ｂ１
チャネルから来る１バイトとＢ２チャネルから来る１バ
イトとを交互に含む連続データフローを１２８Ｋｂｐｓ
で生成し、それにより、両方のＢチャネルは同相で再同
期化されていると考えられる。

【００３３】ＤＭＡ１ ＣＯＮＴＲＯＬ回路５７０の出
力に存在する信号の例示タイミングを図８および９に示
し、その状態機構の説明を図７に示す。

【００３４】記憶場所００００にロードされたバイトの
ＤＭＡ１ ＣＯＮＴＲＯＬ回路５７０による読出し後、
回路は次のバイトを待機する。

【００３５】端末アダプタのマイクロコントローラ１０
０には、両方のＢチャネルが既定の期間内に確立され動
作可能となることを保証するタイマが実施されている。
その期間の終わりに第２のＢチャネルが使用可能でなけ
れば、マイクロコントローラ１００は、第１のＢチャネ
ルの切断を行い、その接続が成功しなかったことをアプ
リケーションプログラムに知らせる。

【００３６】さらに、端末アダプタには、カウンタ５４
０および６４０の双方が網から受信されたデータの損失
につながるようなオーバフローを生じないようにする、
オーバフロー検出装置が含まれている。そうしたオーバ
フローの場合、やはり、マイクロコントローラ１００は
両方のＢチャネルの上述の切断を行う。

【００３７】本発明は、３以上のチャネルを有する端末
アダプタでも使用できることを指摘しておかなければな
らない。詳しくは、本発明は、多数の基本端末アダプタ
の一次アクセスに実施できる。これは、多重化されるチ
ャネル数と同数の回路を回路９９９９として使用するこ
とによって行えるであろう。さらに、当業者は、制御復
号回路５１０，６１０，．．．の構造を、それらの回路
が識別バイトの４以上の最上位ビットを復号化するよう
に、容易に適応させることができよう。

【００３８】最後に、唯一のＲＡＭ記憶装置、唯一のＤ
ＭＡ ＣＯＮＴＲＯＬ回路５７０および唯一のカウンタ
５４０は、２つのＢチャネルを用いる単一の１２８Ｋｂ
ｐｓチャネルの場合、端末アダプタの構造を単純化する
ために、多重化できることを指摘しておかなければなら
ない。これは、端末アダプタに割り当てられている第１
のＢチャネルに対応するただ１つの回路９９９９だけが
完全に使用されることから、可能となる。

【００３９】起呼端末アダプタおよび被呼端末アダプタ
の双方に割り当てられている第２のＢチャネルの初期化
プロトコルは次のように実行される。

【００４０】すなわち、他方のＢチャネルが起呼端末ア
ダプタに割り当てられた場合、ＩＳＤＮインタフェース
コントローラ９００は、マイクロコントローラ１００に
割り込みを生起させ、第２のＢチャネル（すなわち、第
１のＢチャネルはＢ１チャネルと仮定しているので、Ｂ
２チャネルである）が割り当てられたことを指示する。
その後、マイクロコントローラ１００は、同じく、ＳＤ
ＬＣ開始フラグ、最初の最上位３ビットが復号化される
識別バイト、フレーム検査文字列および終了フラグを含
む第１のＢ２同期化ＳＤＬＣフレームを生成する。上述
と同様に、識別バイトは、いずれのＢチャネルが端末ア
ダプタに割り当てられたかによって異なる。ここでは、
起呼端末アダプタに割り当てられている第２のＢチャネ
ルがＢ２チャネルであるので（Ｂ１チャネルは前述の前
提においてすでに割り当てられている）、識別バイト
は、０００である最初の最上位３ビットを有する。この
Ｂ２同期化フレームの生成および伝送は、シリアライザ
１６０およびＢ１／Ｂ２多重化回路２００によって上述
の通り実行される。被呼端末アダプタがその第１のＢ２
同期化フレームを識別すると、フレームは上述と同じ構
造を有する、すなわち、ＳＤＬＣ開始フラグおよび、ま
だ被呼端末アダプタに割り当てられていない残りのＢチ
ャネルの性質を指示する特定のバイトを含む、第２のＢ
２同期化ＳＤＬＣフレームの伝送を開始する。残りのチ
ャネルはＢ２チャネルであったので、被呼端末アダプタ
は最上位ビットが１１０であるバイトを伝送する。被呼
端末アダプタにおける第２の同期化ＳＤＬＣフレームの
伝送プロセスは上述の説明に従う。

【００４１】起呼端末アダプタがその第２の同期化ＳＤ
ＬＣフレームを受信すると、起呼端末アダプタは、同じ
く開始フラグおよび、Ｂチャネルがすでに割り当てられ
たので１１１である最上位３ビットを有する識別バイト
を含む、第３の同期化ＳＤＬＣフレームを返信する。

【００４２】この第３の同期化ＳＤＬＣフレームを受信
すると、第２のＢチャネルの初期化手順またはプロトコ
ルは完了し、起呼端末アダプタは、自己に割り当てられ
たＢチャネルによるデータ伝送、すなわち、前述の前提
におけるＢチャネルによるデータを含むＳＤＬＣフレー
ムの伝送を開始する。

【００４３】本発明は、マルチメディアデータの伝送に
特に好適である。実際、マルチメディアデータは、音
声、画像、ビデオ、ファクシミリおよび通常のデータを
含むので、従来技術の課題は、共通ＩＳＤＮ網だけが二
重の６４Ｋｂｐｓ Ｂチャネルを付与しつつ、多数の伝
送速度を有する適切なチャネルの集合を付与する方法に
あった。従って、音声とビデオの両方を伝送するための
従来の解決策は、第１のＢチャネルを音声用に、第２の
Ｂチャネルをビデオ用に割り当てることであった。しか
し、このような解決策は、一部の場合では、音声および
データのいずれかを伝送するには適切でないと思われ
る。６４Ｋｂｐｓチャネルは、高精細度画像を伝送する
には十分ではないのに対し、音声の伝送については高速
すぎるとみなされる。

【００４４】本発明に従った端末アダプタは、この課題
を、１２８Ｋｂｐｓの単一チャネルを適切な大きさを有
する適応可能なサブチャネルに分割することによって解
決する。本発明の好ましい実施例では、単一の１２８Ｋ
ｂｐｓチャネルは、高精細度ビデオデータに使用できる
第１の１１２Ｋｂｐｓチャネル、および、音声の伝送に
使用できる第２の１６Ｋｂｐｓチャネルを生成するため
に分割される。これは、Ｂ１チャネルによって伝送され
る第１バイトおよびＢ２チャネルによって伝送される第
２バイトの結合である１６ビットセットを分離すること
によって行われる。これらの１６ビットは、ビデオに使
用される１４ビットセットおよび音声用の残り２ビット
に分割される。

【００４５】しかし、本発明は、単一の高精細度ビデオ
用１１２Ｋｂｐｓチャネルの代わりに、２つの異なるノ
ーマルビデオ用５６Ｋｂｐｓチャネルの組を付与するた
めに使用することができることを指摘しておかなければ
ならない。より一般的にいえば、Ｂ１およびＢ２チャネ
ルによって伝送される１６ビットは、その大きさが所望
の伝送速度を付与するためにユーザの要求条件に従って
選択できる、２つの異なる部分に分割することができ
る。

【００４６】

【発明の効果】以上の説明によって明らかなように本発
明によれば、異なる伝送遅延を伴う第１および第２のチ
ャネルを有するディジタル通信網にデータ端末装置等の
データ通信装置を接続するための装置を提供することが
できる。

【図面の簡単な説明】

【図１】本発明に従った端末アダプタの受信部の好まし
い実施例の第１部分を示す図。

【図２】本発明に従った端末アダプタの受信部の好まし
い実施例の第２部分を示す図。

【図３】本発明に従った端末アダプタの受信部の好まし
い実施例の第３部分を示す図。

【図４】本発明に従った端末アダプタの受信部の好まし
い実施例の第４部分を示す図。

【図５】図１から図４までの各部分の接続関係を示す説
明図。

【図６】本発明に従った端末アダプタの送信部の好まし
い実施例を示す図。

【図７】本発明の直接記憶アクセス（ＤＭＡ）制御状態
機構図を例示する流れ図。

【図８】本発明の好ましい実施例の動作を説明するため
のタイムチヤート。

【図９】本発明の好ましい実施例の動作を説明するため
のタイムチヤート。

【図１０】本発明の好ましい実施例の送信部の動作を説
明するためのタイムチャート。

【符号の説明】

１００ マイクロコントローラ ２００ Ｂ１／Ｂ２多重化制御回路 ３００ Ｂ１／Ｂ２デマルチプレクサ回路 ３１０，３２０ クロックジェネレータ ４００，４２０ フラグ検出器 ４１０，４３０ デシリアライザ ５１０，６１０ 制御復号回路１，２ ５５０，６５０ 比較器１，２ ５７０，６７０ ＤＭＡ１，ＤＭＡ２ ＣＯＮＴＲＯＬ
回路 ５８０，６８０ ＲＡＭ １，２ ７３０，７４０ セレクタ ７７０，７８０ シリアライザ ９００ ＩＳＤＮインタフェースコントローラ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルク、ランブルトン フランス国アンテイブ、シュマン、ド、ラ ビア、825 (72)発明者 ジャン‐フランソワ、ル、プネ フランス国ニース、アブニュ、サン、モー リス、３ (72)発明者 パトリック、ミシェル フランス国ラ、ゴード、シュマン、フォ ン、ド、リーブ（番地なし) (72)発明者 パトリック、シクシク フランス国ラ、コール、シュール、ルー、 ビラ、アー／10、バステイード、デュ、ル ー、シュマン、ド、レスクール（番地な し) (72)発明者 ジョセフ、スパタリ フランス国カーニュ、シュール、メール、 リュ、モーリス、ロスタン、14 レジダン ス、ル、ボカージュ、サン、ベラン

Claims (7)

【特許請求の範囲】
1. 【請求項１】少なくとも第１（Ｂ１）および第２（Ｂ
   ２）のディジタル通信チャネルを有し、前記第１のチャ
   ネルは第１の伝送遅延を有し、前記第２のチャネルは第
   ２の伝送遅延を有するディジタル通信網へデータ通信装
   置を接続するための装置であって、 前記データ端末装置から受信された単一の高速データフ
   ローを２つの異なる低速データフローに分離するための
   手段（２３０）を有する送信部であり、前記低速データ
   フローのそれぞれは前記ディジタルチャネル（Ｂ１，Ｂ
   ２）のうちの異なるチャネルによって伝送されるもので
   ある送信部と、 前記ディジタル通信網から受信されたデータを記憶する
   ための記憶手段（５８０，６８０）、２つの伝送遅延間
   の差を測定するための手段（５１０，６１０）、２つの
   ディジタルチャネルによって受信されたデータを抽出す
   るために前記記憶手段（５８０，６８０）をアドレス指
   定するためのアドレス指定手段（５７０）、両者のディ
   ジタルチャネルによって導入された伝送遅延の差によっ
   て影響されない高速データフローを付与するために前記
   伝送遅延の差に応答して前記アドレス指定手段を制御す
   るための制御手段（５４０，５５０）を有する受信部
   と、 を備えたことを特徴とするディジタル通信網へデータ通
   信装置を接続するための装置。
2. 【請求項２】前記送信部が、関係するディジタルチャネ
   ルを特徴づける一意の識別子を各低速データフローに付
   加する手段（１００，１１０，１２０）を含み、かつ、 前記受信部がさらに、 前記ディジタル網から受信された前記識別子の受信を検
   出するための検出手段（５１０）と、 第１の検出識別子の検出時に計数を開始し、連続したア
   ドレスシーケンスを生成するために第２の識別子の生起
   の検出時にリセットされる計数手段（５４０）と、 小さいほうの伝送遅延を有するディジタルチャネルから
   受信されたデータの連続を、前記計数手段によって生成
   されたアドレスで前記記憶手段（５８０）に記憶するた
   めの手段（５７０）と、 全同期化高速シリアルデータフローを付与するために前
   記記憶手段から抽出された１バイトと低速ディジタルチ
   ャネルから受信された１バイトとの交番から成る高速シ
   リアルデータシーケンスを付与するための手段であり
   （７７０，７８０）、前記手段は第２の識別子の検出時
   にアクティブになるものである手段と、 を含むことを特徴とする請求項１記載の装置。
3. 【請求項３】前記データ通信装置に前記第１および第２
   のディジタルチャネルが動作可能であることを指示する
   ために初期化手順を実行するための手段（１００）を含
   むことを特徴とする請求項２記載の装置。
4. 【請求項４】前記第１および第２のディジタルチャネル
   の両方の確立の間の遅延を測定するためのタイミング手
   段、および、測定された遅延が前記既定のレベルを超え
   ている場合にすでに確立されたディジタルチャネルを切
   断するための手段を含むことを特徴とする請求項３記載
   の装置。
5. 【請求項５】前記記憶手段（５８０）のオーバフローが
   検出された場合にディジタルチャネルの接続を切断する
   ためのオーバフロー検出手段を含むことを特徴とする請
   求項４記載の装置。
6. 【請求項６】全同期化１２８Ｋｂｐｓデータ通信リンク
   の確立を可能にするＩＳＤＮ網用の端末アダプタに存す
   ることを特徴とする請求項１乃至５のいずれかに記載の
   装置。
7. 【請求項７】データ、ビデオおよび音声を同時に伝送す
   るための適応可能なデータ伝送速度を有する異なるディ
   ジタルチャネルの集合を付与するために前記１２８Ｋｂ
   ｐｓの時分割多重化プロセスを実行するための手段を含
   むことを特徴とする請求項６記載の装置。