JP2791233B2 - 交換インターフェイス方式及び同期デジタルデータ通信網通信方法 - Google Patents
交換インターフェイス方式及び同期デジタルデータ通信網通信方法Info
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- JP2791233B2 JP2791233B2 JP3149610A JP14961091A JP2791233B2 JP 2791233 B2 JP2791233 B2 JP 2791233B2 JP 3149610 A JP3149610 A JP 3149610A JP 14961091 A JP14961091 A JP 14961091A JP 2791233 B2 JP2791233 B2 JP 2791233B2
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Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】本発明は一般的に電気通信網の送
受信情報源間の通信を制御する交換方式に関し、より詳
細にはタイミング同期化情報が送受信されるデジタル情
報に直接コード化されるような方式に関する。
受信情報源間の通信を制御する交換方式に関し、より詳
細にはタイミング同期化情報が送受信されるデジタル情
報に直接コード化されるような方式に関する。
【０００２】
【従来の技術】近代的なデジタル電話交換方式では、個
々の加入者ユニット間の可聴信号はＰＣＭコード化され
時分割多重化ベースで送受信される。網終端装置として
知られる回路は一群のアナログもしくはデジタル電話回
線とインターフェイスしてこれらの回線を時分割多重化
方式の対応するチャネル群、すなわちタイムスロット、
ヘセグメント化する手段を有している。電話回線群の中
の任意の入電話回線上の音声情報すなわちデジタルデー
タは、一群のタイムスロットの中の対応するタイムスロ
ット中に、システム内の他の送受信ユニットを割り当て
られそれを連続的に交換が行われる。次に、複数のタイ
ムスロット内のデータが、任意の入チャネルからの情報
を選定された出チャネルへ交換するコントロールユニッ
トへ与えられる。これらのコントロールユニットはこの
交換動作を制御する中央処理要素を含み、交換動作の同
期化を行う中央タイムベースを提供する。
々の加入者ユニット間の可聴信号はＰＣＭコード化され
時分割多重化ベースで送受信される。網終端装置として
知られる回路は一群のアナログもしくはデジタル電話回
線とインターフェイスしてこれらの回線を時分割多重化
方式の対応するチャネル群、すなわちタイムスロット、
ヘセグメント化する手段を有している。電話回線群の中
の任意の入電話回線上の音声情報すなわちデジタルデー
タは、一群のタイムスロットの中の対応するタイムスロ
ット中に、システム内の他の送受信ユニットを割り当て
られそれを連続的に交換が行われる。次に、複数のタイ
ムスロット内のデータが、任意の入チャネルからの情報
を選定された出チャネルへ交換するコントロールユニッ
トへ与えられる。これらのコントロールユニットはこの
交換動作を制御する中央処理要素を含み、交換動作の同
期化を行う中央タイムベースを提供する。
【０００３】従って、各コントロールユニットとそれに
付随する網終端装置間でいくつかの別種の情報を伝送し
なければならないことがお判りと思う。網終端装置とコ
ントロールユニットの中央タイムベースとの周波数同期
を維持するために、中央タイムベースからのクロック基
準をコントロールユニットから網終端装置へ送信しなけ
ればならない。網終端装置とコントロールユニットの中
央タイムベースとの位相同期化を維持するために、コン
トロールユニットから網終端装置へ位相基準を通さなけ
ればならない。もちろん、網終端装置からコントロール
ユニットへの音声もしくはデータパスもなければなら
ず、その逆も言える。網終端装置へメッセージを通して
その動作を制御し、且つ他方ではコントロールユニット
からのコマンドに応答して網終端装置からコントロール
ユニットへメッセージを通すため、網終端装置とコント
ロールユニット間にはコントロールデータリンクも設け
なければならない。
付随する網終端装置間でいくつかの別種の情報を伝送し
なければならないことがお判りと思う。網終端装置とコ
ントロールユニットの中央タイムベースとの周波数同期
を維持するために、中央タイムベースからのクロック基
準をコントロールユニットから網終端装置へ送信しなけ
ればならない。網終端装置とコントロールユニットの中
央タイムベースとの位相同期化を維持するために、コン
トロールユニットから網終端装置へ位相基準を通さなけ
ればならない。もちろん、網終端装置からコントロール
ユニットへの音声もしくはデータパスもなければなら
ず、その逆も言える。網終端装置へメッセージを通して
その動作を制御し、且つ他方ではコントロールユニット
からのコマンドに応答して網終端装置からコントロール
ユニットへメッセージを通すため、網終端装置とコント
ロールユニット間にはコントロールデータリンクも設け
なければならない。
【０００４】前記した各種データに対して独立したワイ
ヤを使用する場合には、コントロールユニットと網終端
装置対当り６本の異なるワイヤが必要となる。大型交換
方式では、網終端装置当り２４チャネルとしても、ワイ
ヤや接続の総数は過剰なものとなる。この事実は個々の
コントロールユニット及び網終端装置のサイズが回路の
小型化により低減され、それによりこれらのユニットの
ワイヤコネクタが利用できるスペースが低減されると一
層重大になる。従って、コントロールユニット及び網終
端装置対間のワイヤ接続数を最少限にしたいという強い
ニーズがある。
ヤを使用する場合には、コントロールユニットと網終端
装置対当り６本の異なるワイヤが必要となる。大型交換
方式では、網終端装置当り２４チャネルとしても、ワイ
ヤや接続の総数は過剰なものとなる。この事実は個々の
コントロールユニット及び網終端装置のサイズが回路の
小型化により低減され、それによりこれらのユニットの
ワイヤコネクタが利用できるスペースが低減されると一
層重大になる。従って、コントロールユニット及び網終
端装置対間のワイヤ接続数を最少限にしたいという強い
ニーズがある。
【０００５】もちろん、時分割多重化により異種情報を
伝送するのに必要なワイヤ数を低減することが一般的に
知られている。第１Ａ図を参照として、一般的にマンチ
ェスターコーディングと呼ばれるデータコード化法や双
位相ユニポーラコード化法も知られており、同期化され
た情報が被伝送データにより固有に運ばれ、すなわち自
己クロッキングであり、１本のワイヤでデータ及びクロ
ック情報を同時に運ぶことができる。２進１及び０が負
及び正の遷移によって表わされ、遷移は各サイクル中に
１回しか生じないが、遷移が正であるか負であるかとい
うことは明確でないため全クロック抽出を行うのに両種
の遷移を検出する必要がある。さらに、遷移は各サイク
ルの始めではなくクロック期間の中間で生じる。ＲＺ
（ゼロ復帰）２進バイポーラコード化として知られるも
う一つの方法も自己クロッキングである。しかしながら
２進１及び０は各サイクルの開始中に正及び負の電圧パ
ルスにより表わされ、それは近代的な電話交換回路には
調和しないため、バイポーラ電圧源を必要とする不都合
がある。ＲＺ２進ユニポーラコード化として知られる方
式はバイポーラ電圧源を必要とはしないが、各クロック
サイクル中にパルスが生じないため、部分的に自己クロ
ッキングであるにすぎない。このようなＲＺデータ源に
対するクロック検出は本発明の譲受人が譲り受けたトル
グリンの１９７３年７月８日付米国特許第３，８９４，
２４６号に示されている。自己クロッキングであるかも
しくは位相同期化を行う、パルスフォーマットを使用し
たコード化法は他には知られておらず、従って任意公知
のユニポーラデータ回線はコンパニオン同期化回線を伴
わなければならない。
伝送するのに必要なワイヤ数を低減することが一般的に
知られている。第１Ａ図を参照として、一般的にマンチ
ェスターコーディングと呼ばれるデータコード化法や双
位相ユニポーラコード化法も知られており、同期化され
た情報が被伝送データにより固有に運ばれ、すなわち自
己クロッキングであり、１本のワイヤでデータ及びクロ
ック情報を同時に運ぶことができる。２進１及び０が負
及び正の遷移によって表わされ、遷移は各サイクル中に
１回しか生じないが、遷移が正であるか負であるかとい
うことは明確でないため全クロック抽出を行うのに両種
の遷移を検出する必要がある。さらに、遷移は各サイク
ルの始めではなくクロック期間の中間で生じる。ＲＺ
（ゼロ復帰）２進バイポーラコード化として知られるも
う一つの方法も自己クロッキングである。しかしながら
２進１及び０は各サイクルの開始中に正及び負の電圧パ
ルスにより表わされ、それは近代的な電話交換回路には
調和しないため、バイポーラ電圧源を必要とする不都合
がある。ＲＺ２進ユニポーラコード化として知られる方
式はバイポーラ電圧源を必要とはしないが、各クロック
サイクル中にパルスが生じないため、部分的に自己クロ
ッキングであるにすぎない。このようなＲＺデータ源に
対するクロック検出は本発明の譲受人が譲り受けたトル
グリンの１９７３年７月８日付米国特許第３，８９４，
２４６号に示されている。自己クロッキングであるかも
しくは位相同期化を行う、パルスフォーマットを使用し
たコード化法は他には知られておらず、従って任意公知
のユニポーラデータ回線はコンパニオン同期化回線を伴
わなければならない。
【０００６】
【発明が解決しようとする課題】従って、公知の自己ク
ロッキングコード化法を使用する欠点を克服するデジタ
ルパルス幅変調コード化法を使用した同期、デジタル通
信装置及び方法を提供することが本発明の目的である。
非自己クロッキング２進信号がパルス幅コード化されて
所定センス（好ましくは正、もしくは負）の遷移を行う
ことができ且つ完全に自己クロッキングするユニポーラ
データ流が発生され、各クロックサイクルの始めにパル
ス幅変調されたパルスが発生される。最も基本的な応用
において、２進１は１の幅を有するパルスに対応し２進
０はもう一つの幅の正パルスに対応する。タイミング同
期化だけでなく位相同期化も行うために、各バイト中に
１回もしくはデータの他のブロック中に２回２進１及び
２進０の幅とは異なる幅の第３のパルスが位相同期化パ
ルスとして発生される。
ロッキングコード化法を使用する欠点を克服するデジタ
ルパルス幅変調コード化法を使用した同期、デジタル通
信装置及び方法を提供することが本発明の目的である。
非自己クロッキング２進信号がパルス幅コード化されて
所定センス（好ましくは正、もしくは負）の遷移を行う
ことができ且つ完全に自己クロッキングするユニポーラ
データ流が発生され、各クロックサイクルの始めにパル
ス幅変調されたパルスが発生される。最も基本的な応用
において、２進１は１の幅を有するパルスに対応し２進
０はもう一つの幅の正パルスに対応する。タイミング同
期化だけでなく位相同期化も行うために、各バイト中に
１回もしくはデータの他のブロック中に２回２進１及び
２進０の幅とは異なる幅の第３のパルスが位相同期化パ
ルスとして発生される。
【０００７】本発明の前記コード化法をデータ及びクロ
ックパルスに使用すると、クロックパルスや位相同期パ
ルスのための付加接続を必要とせずにネットワークの任
意２つの端局間で一対のワイヤ接続を介した全二重、同
期通信を行うことができる同期デジタル通信網の有利な
通信方法が提供される。本方法に従って、一つの端局か
らの非自己クロッキング形式の一連のデジタルパルスは
もう一つの端局へ送信される前に２進１、２進０及び位
相同期パルスがそれぞれ可変幅のパルスで表わされる前
記自己クロッキング形式へ変換される。他方の端局にお
いて、各クロックサイクルの始めに生じるパルスの正の
遷移からクロック信号が抽出され、この抽出されたクロ
ック信号は次にパルス幅変調されたデータパルスを非自
己クロッキング形式へ復号し戻すのに使用される。同期
化パルスは端局間で位相同期化を維持するのに使用され
る。
ックパルスに使用すると、クロックパルスや位相同期パ
ルスのための付加接続を必要とせずにネットワークの任
意２つの端局間で一対のワイヤ接続を介した全二重、同
期通信を行うことができる同期デジタル通信網の有利な
通信方法が提供される。本方法に従って、一つの端局か
らの非自己クロッキング形式の一連のデジタルパルスは
もう一つの端局へ送信される前に２進１、２進０及び位
相同期パルスがそれぞれ可変幅のパルスで表わされる前
記自己クロッキング形式へ変換される。他方の端局にお
いて、各クロックサイクルの始めに生じるパルスの正の
遷移からクロック信号が抽出され、この抽出されたクロ
ック信号は次にパルス幅変調されたデータパルスを非自
己クロッキング形式へ復号し戻すのに使用される。同期
化パルスは端局間で位相同期化を維持するのに使用され
る。
【０００８】本発明の目的は送受信情報源の電気通信網
の情報源間通信を制御する交換方式に前記方法を応用す
ることにより一部達成される。本発明の一局面に従っ
て、交換方式はいくつかの情報源に接続されたコントロ
ールユニット及びその他の情報源に接続された網終端装
置を有している。コントロールユニットは前記情報源か
らの情報をシリアル、パルス幅２進フォーマットにコー
ド化する手段及び前記コード化情報のパルス幅２進コー
ド化パルスを所定の送信ビットレートでシリアルに送信
する手段を含んでいる。網終端装置はシリアル送信され
たパルス幅２進コード化パルスに応答してそこからクロ
ック信号を抽出する手段及び前記クロック信号に応答し
てシリアル送信されたパルス幅２進コード化パルスを同
期復号し網終端装置が接続された前記その他の情報源へ
送出する手段を含んでいる。
の情報源間通信を制御する交換方式に前記方法を応用す
ることにより一部達成される。本発明の一局面に従っ
て、交換方式はいくつかの情報源に接続されたコントロ
ールユニット及びその他の情報源に接続された網終端装
置を有している。コントロールユニットは前記情報源か
らの情報をシリアル、パルス幅２進フォーマットにコー
ド化する手段及び前記コード化情報のパルス幅２進コー
ド化パルスを所定の送信ビットレートでシリアルに送信
する手段を含んでいる。網終端装置はシリアル送信され
たパルス幅２進コード化パルスに応答してそこからクロ
ック信号を抽出する手段及び前記クロック信号に応答し
てシリアル送信されたパルス幅２進コード化パルスを同
期復号し網終端装置が接続された前記その他の情報源へ
送出する手段を含んでいる。
【０００９】本発明の他の局面により、網終端装置はそ
れに接続された情報源からのデータをパルスフォーマッ
トへコード化する手段及びクロック信号に応答してコー
ド化データを前記送信ビットレートと周波数同期してコ
ントロールユニットへ送信する手段も有している。
れに接続された情報源からのデータをパルスフォーマッ
トへコード化する手段及びクロック信号に応答してコー
ド化データを前記送信ビットレートと周波数同期してコ
ントロールユニットへ送信する手段も有している。
【００１０】同期化パルスを使用してタイミング及び位
相同期化の両方を可能にする交換方式を提供することも
本発明の目的である。本方式において、コントロールユ
ニットは前記情報源からの情報を一連のデータパルスと
してコード化する手段、パルス幅コード化された同期化
パルスを発生する手段、及び前記一連のデータパルス及
びパルス幅コード化された同期化パルスを一緒に所定の
ビットレートで時分割多重化ベースで送信する手段を有
している。網終端装置は少くとも前記パルス幅コード化
された同期化パルスに応答してクロック信号を引き出す
手段、前記クロック信号に応答して一連のデータパルス
を同期復号し網終端装置が接続された前記その他の情報
源へ接続する手段、及び前記パルス幅コード化された同
期化パルスに応答して網終端装置の同期復号手段とコン
トロールユニットのコード化手段との同期化を制御する
手段を有している。
相同期化の両方を可能にする交換方式を提供することも
本発明の目的である。本方式において、コントロールユ
ニットは前記情報源からの情報を一連のデータパルスと
してコード化する手段、パルス幅コード化された同期化
パルスを発生する手段、及び前記一連のデータパルス及
びパルス幅コード化された同期化パルスを一緒に所定の
ビットレートで時分割多重化ベースで送信する手段を有
している。網終端装置は少くとも前記パルス幅コード化
された同期化パルスに応答してクロック信号を引き出す
手段、前記クロック信号に応答して一連のデータパルス
を同期復号し網終端装置が接続された前記その他の情報
源へ接続する手段、及び前記パルス幅コード化された同
期化パルスに応答して網終端装置の同期復号手段とコン
トロールユニットのコード化手段との同期化を制御する
手段を有している。
【００１１】
【課題を解決するための手段】好ましくは、網終端装置
はそこに接続された他方の情報源からコントロールユニ
ットへデータを送信する手段を有している。これは、前
記同期化パルスに応答してコントロールユニットへ送信
された前記データとコントロールユニットからのパルス
幅コード化された同期化パルスとの位相同期化を維持す
る手段を含んでいる。位相同期化取得回路が設けられて
おり、それは前記復号手段に関連してコントロールユニ
ットからの前記同期化パルスの受信に応答して同期化パ
ルス受信信号を発生する手段と、前記同期化パルス受信
信号に応答して同期化パルスと位相同期しているクロッ
クパルスをカウントする前記コード化手段のカウンタ
と、前記カウンタに応答してカウンタが同期化パルスと
位相同期している場合といつ次の同期化制御パルスを受
信すべきかを示す同期化制御信号を発生する手段と、前
記互いの所定の期間内に発生されない前記同期化パルス
受信信号及び前記同期化制御信号に応答して同期外れ信
号を発生する手段を含んでいる。同期外れ信号に応答し
てカウンタを再同期化させる手段が設けられている。
はそこに接続された他方の情報源からコントロールユニ
ットへデータを送信する手段を有している。これは、前
記同期化パルスに応答してコントロールユニットへ送信
された前記データとコントロールユニットからのパルス
幅コード化された同期化パルスとの位相同期化を維持す
る手段を含んでいる。位相同期化取得回路が設けられて
おり、それは前記復号手段に関連してコントロールユニ
ットからの前記同期化パルスの受信に応答して同期化パ
ルス受信信号を発生する手段と、前記同期化パルス受信
信号に応答して同期化パルスと位相同期しているクロッ
クパルスをカウントする前記コード化手段のカウンタ
と、前記カウンタに応答してカウンタが同期化パルスと
位相同期している場合といつ次の同期化制御パルスを受
信すべきかを示す同期化制御信号を発生する手段と、前
記互いの所定の期間内に発生されない前記同期化パルス
受信信号及び前記同期化制御信号に応答して同期外れ信
号を発生する手段を含んでいる。同期外れ信号に応答し
てカウンタを再同期化させる手段が設けられている。
【００１２】好ましくは、コントロールユニットと網終
端装置間で全二重同期通信が行われる。これは、一連の
データパルスからの情報をコード化する手段、一連のデ
ータパルスで受信された情報を復号する手段、データパ
ルスの幅とは異なる所定幅の同期化パルスを発生する手
段、及び前記コード化された情報と前記同期化パルスを
一緒に所定のビットレートで送信する手段をコントロー
ルユニットに設けることにより達成される。同様に、網
終端装置は少くとも前記同期化パルスに応答してクロッ
ク信号を引き出す手段と、前記クロック信号に応答して
前記その他の情報源の一つからの情報を同期コード化し
てコントロールユニットへ送信する手段と、前記同期化
パルスに応答して前記網終端装置のコード化及び送信手
段とコントロールユニットの前記復号手段の位相同期を
制御する手段を含んでいる。
端装置間で全二重同期通信が行われる。これは、一連の
データパルスからの情報をコード化する手段、一連のデ
ータパルスで受信された情報を復号する手段、データパ
ルスの幅とは異なる所定幅の同期化パルスを発生する手
段、及び前記コード化された情報と前記同期化パルスを
一緒に所定のビットレートで送信する手段をコントロー
ルユニットに設けることにより達成される。同様に、網
終端装置は少くとも前記同期化パルスに応答してクロッ
ク信号を引き出す手段と、前記クロック信号に応答して
前記その他の情報源の一つからの情報を同期コード化し
てコントロールユニットへ送信する手段と、前記同期化
パルスに応答して前記網終端装置のコード化及び送信手
段とコントロールユニットの前記復号手段の位相同期を
制御する手段を含んでいる。
【００１３】
【実施例】次に図面、特に第１Ｂ図及び第２図を参照と
して、本発明の多くの有利な特徴を可能にする３進符号
化方式は幅の異なる３つのパルスを使用している。好ま
しくは、論理０パルス２０は最狭幅であり、論理１パル
ス２２は論理０パルス２０のおよそ２倍の幅を有し、同
期化、すなわちｓｙｎｃ、パルス２４は論理０パルス２
０のおよそ３倍の最も広い幅を有している。好ましく
は、全クロック期間２６は論理０パルスの幅の４倍であ
り、ｓｙｎｃパルス２４が発生してもクロック期間の少
くとも１／４には論理１パルスが残らないようにされ
る。第１Ａ図に示す方式とは異なり、パルス２０，２２
もしくは２４の先縁は各タイミング期間の始めと一致し
連続するパルスの先縁間の時間は常にクロック期間２６
に等しい。また、各クロックパルスごとにコードパルス
が発生する。
して、本発明の多くの有利な特徴を可能にする３進符号
化方式は幅の異なる３つのパルスを使用している。好ま
しくは、論理０パルス２０は最狭幅であり、論理１パル
ス２２は論理０パルス２０のおよそ２倍の幅を有し、同
期化、すなわちｓｙｎｃ、パルス２４は論理０パルス２
０のおよそ３倍の最も広い幅を有している。好ましく
は、全クロック期間２６は論理０パルスの幅の４倍であ
り、ｓｙｎｃパルス２４が発生してもクロック期間の少
くとも１／４には論理１パルスが残らないようにされ
る。第１Ａ図に示す方式とは異なり、パルス２０，２２
もしくは２４の先縁は各タイミング期間の始めと一致し
連続するパルスの先縁間の時間は常にクロック期間２６
に等しい。また、各クロックパルスごとにコードパルス
が発生する。
【００１４】次に第３図を参照として、本発明はネット
ワークサブシステム２９のさまざまな要素とインターフ
ェイスするのに使用され、ネットワークサブシステム２
９は次にコントロールサブシステムのＳＢＸバス３０及
び網終端サブシステムの要素に接続される。サブシステ
ムの要素と中央コントローラ及び電話交換方式の（図示
せぬ）中央メモリとの通信はＳＢＸバス３０を介して行
われる。好ましくは、バス３０のコントロールサブシス
テムは単信もしくは複信が可能な６８０２０／６８０３
０マイクロプロセッサベースマルチプロセッサ、分散処
理システムである。ネットワークサブシステム２９はシ
ステムクロック、すなわちＣＫ、３２及び各々が単段、
非ブロック、７７２チャネルタイムスロットインターチ
ェンジャ、すなわちＴＳＩ３４からなる４つのインタラ
クティブ交換／コントロールモード（２つのみを示す）
からなっている。これらの大概のチャネル７６８は網リ
ンクとして知られる拘束シリアルインターフェイスを介
して網終端サブシステム２７の遷移回路とインターフェ
イスする２４チャネルの３２群へ分割される。ＴＳＩ３
４に接続された網自己コントローラ、すなわちＮＳＣ回
路３６は各スイッチモードの７６８チャネル上の信号活
動の処理能力を与える２ＭバイトＤＲＡＭの６８０００
マイクロプロセッサを有している。ＮＳＣ回路３６内
で、（図示せぬ）ＴＳＩ回路に対する７６８チャネル並
列時分割多重化、すなわちＴＤＭ、バスは網終端サブシ
ステム２７に対して３２の２４チャネル３．０８８ＭＨ
ｚシリアルリンク、すなわち網リンク、へ多重化され
る。ＴＳＩ回路３４はそれ自体に対する高レベル処理へ
のアクセスを提供し、ＮＳＣ回路３６はコントロールサ
ブシステム２次バス３０上に常駐するＳＢＸ回路への
（図示せぬ）ＳＢＸインターフェイスを介したアクセス
を提供する。中央コントローラメモリ及び中央コントロ
ーラはこの２次バス３０を介してロードされる。
ワークサブシステム２９のさまざまな要素とインターフ
ェイスするのに使用され、ネットワークサブシステム２
９は次にコントロールサブシステムのＳＢＸバス３０及
び網終端サブシステムの要素に接続される。サブシステ
ムの要素と中央コントローラ及び電話交換方式の（図示
せぬ）中央メモリとの通信はＳＢＸバス３０を介して行
われる。好ましくは、バス３０のコントロールサブシス
テムは単信もしくは複信が可能な６８０２０／６８０３
０マイクロプロセッサベースマルチプロセッサ、分散処
理システムである。ネットワークサブシステム２９はシ
ステムクロック、すなわちＣＫ、３２及び各々が単段、
非ブロック、７７２チャネルタイムスロットインターチ
ェンジャ、すなわちＴＳＩ３４からなる４つのインタラ
クティブ交換／コントロールモード（２つのみを示す）
からなっている。これらの大概のチャネル７６８は網リ
ンクとして知られる拘束シリアルインターフェイスを介
して網終端サブシステム２７の遷移回路とインターフェ
イスする２４チャネルの３２群へ分割される。ＴＳＩ３
４に接続された網自己コントローラ、すなわちＮＳＣ回
路３６は各スイッチモードの７６８チャネル上の信号活
動の処理能力を与える２ＭバイトＤＲＡＭの６８０００
マイクロプロセッサを有している。ＮＳＣ回路３６内
で、（図示せぬ）ＴＳＩ回路に対する７６８チャネル並
列時分割多重化、すなわちＴＤＭ、バスは網終端サブシ
ステム２７に対して３２の２４チャネル３．０８８ＭＨ
ｚシリアルリンク、すなわち網リンク、へ多重化され
る。ＴＳＩ回路３４はそれ自体に対する高レベル処理へ
のアクセスを提供し、ＮＳＣ回路３６はコントロールサ
ブシステム２次バス３０上に常駐するＳＢＸ回路への
（図示せぬ）ＳＢＸインターフェイスを介したアクセス
を提供する。中央コントローラメモリ及び中央コントロ
ーラはこの２次バス３０を介してロードされる。
【００１５】網終端サブシステム２７を形成する回路は
信号音、アナウンスメント及びメッセージを与えるＤＡ
Ｓ、すなわちデジタルオーディオソース３７、基本レー
ト線、すなわちＢＲＬ、回路３８、１次レートインター
フェイス回路、すなわち、ＰＲＩ４０、一つ以上のＤＳ
Ｉポート回路４２、及びデジタル信号処理、すなわちＤ
ＳＰ、回路４４を含んでいる。ＢＲＬ回路３８はエージ
ェント及びスーパバイザコンソールへのシステムアクセ
スを提供し、ＰＲＩ回路４０はＴＩデジタルトランクの
２４の６４Ｋビットチャネルを終端させ且つＤＳＩポー
ト回路４２の全ての特徴を有している。ＤＳＩポート回
路４２はシステムへのデシタルＴＩトランクアクセスを
提供する。ＰＣＭチャネルは適切にフォーマット化され
てＤＳ１送信リンク４６へ送られる。ＤＳ１リンク４６
からの入力情報は回復され、バッファされてネットワー
クへアクセスするための網リンクへ送られる。デジタル
信号処理回路４４はＤＳＰ回路４４がそのリンクを介し
てネットワークへアクセスする２４システムチャネルの
中の８チャネルをアクセスするための３つの別々のＴＭ
Ｓ３２０Ｃ２５デジタル信号プロセッサ回路を提供す
る。ＤＳＰ４４プロセッサはＭＦ及びＤＴＭＦ信号のた
めの機能を受信し且つシステム診断において信号音計測
機能に使用することができる。４線のみのリンク４７に
より網終端サブシステム２７の各要素が差動方式のＮＳ
Ｃ３６と有利に接続され、非差動方式では僅か２線で接
続されることが判る。
信号音、アナウンスメント及びメッセージを与えるＤＡ
Ｓ、すなわちデジタルオーディオソース３７、基本レー
ト線、すなわちＢＲＬ、回路３８、１次レートインター
フェイス回路、すなわち、ＰＲＩ４０、一つ以上のＤＳ
Ｉポート回路４２、及びデジタル信号処理、すなわちＤ
ＳＰ、回路４４を含んでいる。ＢＲＬ回路３８はエージ
ェント及びスーパバイザコンソールへのシステムアクセ
スを提供し、ＰＲＩ回路４０はＴＩデジタルトランクの
２４の６４Ｋビットチャネルを終端させ且つＤＳＩポー
ト回路４２の全ての特徴を有している。ＤＳＩポート回
路４２はシステムへのデシタルＴＩトランクアクセスを
提供する。ＰＣＭチャネルは適切にフォーマット化され
てＤＳ１送信リンク４６へ送られる。ＤＳ１リンク４６
からの入力情報は回復され、バッファされてネットワー
クへアクセスするための網リンクへ送られる。デジタル
信号処理回路４４はＤＳＰ回路４４がそのリンクを介し
てネットワークへアクセスする２４システムチャネルの
中の８チャネルをアクセスするための３つの別々のＴＭ
Ｓ３２０Ｃ２５デジタル信号プロセッサ回路を提供す
る。ＤＳＰ４４プロセッサはＭＦ及びＤＴＭＦ信号のた
めの機能を受信し且つシステム診断において信号音計測
機能に使用することができる。４線のみのリンク４７に
より網終端サブシステム２７の各要素が差動方式のＮＳ
Ｃ３６と有利に接続され、非差動方式では僅か２線で接
続されることが判る。
【００１６】ワイヤリンク４７は第８図の網リンクイン
タフェース、すなわちＮＬＩ、集積回路５０により可能
とされる。第９図に示すように、網終端装置５０Ｂとし
て作動する一つ以上のＮＬＩ回路５０が各網終端サブシ
ステム要素３７，３８，４０，４２，４４に含まれてお
り、コントロールユニット５０Ａとして作動する多数の
ＮＬＩ回路がサブシステム２９のＮＳＣ回路３６内に含
まれている。従って、好ましくは本発明は後記するよう
に応用に応じて異なるモードで作動可能な一つのＮＬＩ
回路５０により実施される。１個のパッケージの替りに
異なる各動作モードに対して別々の集積回路パッケージ
を設けることもできるが、好ましくはＮＬＩ回路は第８
図に示す入出力端子を有する大規模集積回路パッケージ
に実施される。
タフェース、すなわちＮＬＩ、集積回路５０により可能
とされる。第９図に示すように、網終端装置５０Ｂとし
て作動する一つ以上のＮＬＩ回路５０が各網終端サブシ
ステム要素３７，３８，４０，４２，４４に含まれてお
り、コントロールユニット５０Ａとして作動する多数の
ＮＬＩ回路がサブシステム２９のＮＳＣ回路３６内に含
まれている。従って、好ましくは本発明は後記するよう
に応用に応じて異なるモードで作動可能な一つのＮＬＩ
回路５０により実施される。１個のパッケージの替りに
異なる各動作モードに対して別々の集積回路パッケージ
を設けることもできるが、好ましくはＮＬＩ回路は第８
図に示す入出力端子を有する大規模集積回路パッケージ
に実施される。
【００１７】説明の都合上第４Ａ図を参照として、網リ
ンクインターフェイス回路５０はＤＳ１ポート回路４
２、第８図、の一つをコントロールユニットとして作動
するもう一つの網リンクインターフェイス回路、第９
図、すなわちマスターユニット５０Ａとインターフェイ
スさせる網終端装置、すなわちスレーブ、回路５０Ｂと
して示されている。
ンクインターフェイス回路５０はＤＳ１ポート回路４
２、第８図、の一つをコントロールユニットとして作動
するもう一つの網リンクインターフェイス回路、第９
図、すなわちマスターユニット５０Ａとインターフェイ
スさせる網終端装置、すなわちスレーブ、回路５０Ｂと
して示されている。
【００１８】ＤＰＣ４２は一つのＤＳ１トランクを終端
させ、その２４チャネルをネットワークへインターフェ
イスさせる。ＤＰＣ４２は、ＤＳ１回線の性能監視だけ
でなく、受信したＤＳ１クロックの回復、フレーム制
御、受信したＰＣＭ及びＡＢ（ＣＤ）信号データのバッ
ファリングを行う。弾性バッファ５３を介して、受信さ
れたＤＳ１回線のＰＣＭ及びＤＳ１回線４６に受信され
た信号データは回線５１Ａに生じるシステムクロックと
同期化される。弾性バッファ５３から読み出されたデー
タは網リンク４７を介してネットワークへ送信される。
出ＤＳ１回線４６へ送出される情報は同様に網リンク４
７を介してネットワークから受信される。マイクロプロ
セッサはＤＳ１回線のビットエラーレート及びスリップ
性能を監視し、警報状態を監視し、ループバック及び他
の診断施設を制御し、網リンク４７内のデータリンクを
介したコントロールシステムとの通信を維持する。
させ、その２４チャネルをネットワークへインターフェ
イスさせる。ＤＰＣ４２は、ＤＳ１回線の性能監視だけ
でなく、受信したＤＳ１クロックの回復、フレーム制
御、受信したＰＣＭ及びＡＢ（ＣＤ）信号データのバッ
ファリングを行う。弾性バッファ５３を介して、受信さ
れたＤＳ１回線のＰＣＭ及びＤＳ１回線４６に受信され
た信号データは回線５１Ａに生じるシステムクロックと
同期化される。弾性バッファ５３から読み出されたデー
タは網リンク４７を介してネットワークへ送信される。
出ＤＳ１回線４６へ送出される情報は同様に網リンク４
７を介してネットワークから受信される。マイクロプロ
セッサはＤＳ１回線のビットエラーレート及びスリップ
性能を監視し、警報状態を監視し、ループバック及び他
の診断施設を制御し、網リンク４７内のデータリンクを
介したコントロールシステムとの通信を維持する。
【００１９】事務所の中継器架（ＯＲＢ）、チャネルサ
ービスユニット（ＣＳＵ）、もしくはギャラクシー（ｇ
ａｌａｘｙ）音声回路（ＧＶＣ）ポートインターフェイ
ス装置から受信されるＤＳ１信号は変成器結合され、図
示するようにＤＰＣ４２において終端される。同様に、
送信される各ＤＳ１信号は回線へ変成器結合される。３
個のＶＬＳＩデバイスがＤＰＣ５０ＢのＤＳ１インター
フェイス機能の核すなわち、回線インターフェイス装置
５１、ＤＳ１トランシーバ５２、及び弾性バッファ５３
を形成する。これら３個のＶＬＳＩデバイスはＤＰＣマ
イクロプロセッサ５４によりプログラム可能である。
ービスユニット（ＣＳＵ）、もしくはギャラクシー（ｇ
ａｌａｘｙ）音声回路（ＧＶＣ）ポートインターフェイ
ス装置から受信されるＤＳ１信号は変成器結合され、図
示するようにＤＰＣ４２において終端される。同様に、
送信される各ＤＳ１信号は回線へ変成器結合される。３
個のＶＬＳＩデバイスがＤＰＣ５０ＢのＤＳ１インター
フェイス機能の核すなわち、回線インターフェイス装置
５１、ＤＳ１トランシーバ５２、及び弾性バッファ５３
を形成する。これら３個のＶＬＳＩデバイスはＤＰＣマ
イクロプロセッサ５４によりプログラム可能である。
【００２０】ＤＰＣの回線インターフェイス装置５１は
プログラマブルな回線ビルトアウト機能の他に、ＤＳ１
回線インターフェイス４６の適切な終端及び回線ドライ
バ回路を提供する。回線インターフェイス装置５１はま
た受信回線４６Ａ上のクロック信号を回復し、このクロ
ック及び１．５４４ＭＨｚシリアルデータをそれぞれ回
線５１Ａ，５１Ｂを介してＤＳ１トランシーバ５２へ与
える。同様に、回線インターフェイス装置５１は回線５
２Ａを介してＤＳ１トランシーバ５２から１．５４４Ｍ
Ｈｚシリアルデータを受信して出ＤＳ１回線４６へ送出
する。回線インターフェイス装置５１により抽出されて
受信されるＤＳ１回線クロックはＤＰＣ４２から出力さ
れて、基準入力として（図示せぬ）ネットワークのクロ
ック制御回路へ通信することもできる。
プログラマブルな回線ビルトアウト機能の他に、ＤＳ１
回線インターフェイス４６の適切な終端及び回線ドライ
バ回路を提供する。回線インターフェイス装置５１はま
た受信回線４６Ａ上のクロック信号を回復し、このクロ
ック及び１．５４４ＭＨｚシリアルデータをそれぞれ回
線５１Ａ，５１Ｂを介してＤＳ１トランシーバ５２へ与
える。同様に、回線インターフェイス装置５１は回線５
２Ａを介してＤＳ１トランシーバ５２から１．５４４Ｍ
Ｈｚシリアルデータを受信して出ＤＳ１回線４６へ送出
する。回線インターフェイス装置５１により抽出されて
受信されるＤＳ１回線クロックはＤＰＣ４２から出力さ
れて、基準入力として（図示せぬ）ネットワークのクロ
ック制御回路へ通信することもできる。
【００２１】ＤＳ１トランシーバ５２は受信ＤＳ１回線
４６ＡのフレーミングパターンへロックオンしてＰＣＭ
及び信号データの各チャネルを弾性バッファ５３装置へ
通す。受信したＤＳ１回線のビットエラーカウント及び
警報状態はＤＳ１トランシーバ５２により維持される。
同様に、出ＤＳ１回線４６Ｂを介して送信されるＰＣＭ
及び信号データはフレーミングのためにＮＬＩ５０Ｂか
らＤＳ１トランシーバ５２へ与えられる。
４６ＡのフレーミングパターンへロックオンしてＰＣＭ
及び信号データの各チャネルを弾性バッファ５３装置へ
通す。受信したＤＳ１回線のビットエラーカウント及び
警報状態はＤＳ１トランシーバ５２により維持される。
同様に、出ＤＳ１回線４６Ｂを介して送信されるＰＣＭ
及び信号データはフレーミングのためにＮＬＩ５０Ｂか
らＤＳ１トランシーバ５２へ与えられる。
【００２２】弾性バッファ５３は各チャネルに対して受
信されたＰＣＭ及び信号情報をバッファしてＤＳ１回線
とシステムクロック間の変動を許容する。このデータは
システムクロックと同期してＮＬＩ５０Ｂによりバッフ
ァから読み出される。好ましくは、弾性バッファ装置５
３は、所望により、信号統合及び凍結機能を実施するよ
うにプログラムされる。
信されたＰＣＭ及び信号情報をバッファしてＤＳ１回線
とシステムクロック間の変動を許容する。このデータは
システムクロックと同期してＮＬＩ５０Ｂによりバッフ
ァから読み出される。好ましくは、弾性バッファ装置５
３は、所望により、信号統合及び凍結機能を実施するよ
うにプログラムされる。
【００２３】ＮＳＣ３６はシステムクロック及び同期化
信号を網リンク４７上へコード化し、これらの信号はＮ
ＬＩ５０Ｂ及び付随する位相同期回路により復号され
る。ＮＬＩ５０ＢはＰＣＭの２４チャネル及びＤＰＣ４
２の信号データをネットワークへ接続する機構を提供す
る。ＮＬＩ５０Ｂはまたマイクロプロセッサ５４が網リ
ンク４７の７６８Ｋｂｐｓデータリンクを介してＮＳＣ
３６のマイクロプロセッサと通信する手段を提供する。
冗長方式では、ＮＬＩ５０Ｂは各ネットワークコピー内
のＮＳＣ３６に接続される。
信号を網リンク４７上へコード化し、これらの信号はＮ
ＬＩ５０Ｂ及び付随する位相同期回路により復号され
る。ＮＬＩ５０ＢはＰＣＭの２４チャネル及びＤＰＣ４
２の信号データをネットワークへ接続する機構を提供す
る。ＮＬＩ５０Ｂはまたマイクロプロセッサ５４が網リ
ンク４７の７６８Ｋｂｐｓデータリンクを介してＮＳＣ
３６のマイクロプロセッサと通信する手段を提供する。
冗長方式では、ＮＬＩ５０Ｂは各ネットワークコピー内
のＮＳＣ３６に接続される。
【００２４】ＤＰＣ４０は６ＭＨｚで作動する６８００
８ＩＣである６８００８マイクロプロセッサ５４を含ん
でいる。マイクロプロセッサ５４の主要機能はＮＬＩ５
０ＢのＤＳ１インターフェイス回路をプログラムし、Ｄ
Ｓ１回線４０を監視し、エラー及びアラーム状態をＮＳ
Ｃ３６へ報告することである。マイクロプロセッサ５４
はＮＬＩ５０ＢとインタラクトしてＮＳＣ３６と通信す
る。このような場合、ＤＳ１トランシーバ５２はＥＳＦ
ＤＳ１応用におけるファシリティデータリンク５１Ａを
制御する。また、遠隔エージェント応用に対しては、Ｎ
ＬＩ５０ＢはＤＰＣ４２の６４Ｋｂｐｓチャネルの一つ
に維持された遠隔施設５７Ｂへのデータリンクを制御す
る。
８ＩＣである６８００８マイクロプロセッサ５４を含ん
でいる。マイクロプロセッサ５４の主要機能はＮＬＩ５
０ＢのＤＳ１インターフェイス回路をプログラムし、Ｄ
Ｓ１回線４０を監視し、エラー及びアラーム状態をＮＳ
Ｃ３６へ報告することである。マイクロプロセッサ５４
はＮＬＩ５０ＢとインタラクトしてＮＳＣ３６と通信す
る。このような場合、ＤＳ１トランシーバ５２はＥＳＦ
ＤＳ１応用におけるファシリティデータリンク５１Ａを
制御する。また、遠隔エージェント応用に対しては、Ｎ
ＬＩ５０ＢはＤＰＣ４２の６４Ｋｂｐｓチャネルの一つ
に維持された遠隔施設５７Ｂへのデータリンクを制御す
る。
【００２５】ＤＰＣ４２はブートローディング及び診断
コードに対する非待機状態ＥＰＲＯＭ５５の６４Ｋバイ
トを含んでいる。ＤＰＣ４２はオプションとして９６Ｋ
バイトへ拡張できる非待機状態ＲＡＭ５６の３２Ｋバイ
トを含んでいる。ＲＡＭ５６は８Ｋバイトブロックで書
き込み保護できる。さまざまな機能の制御及び監視を行
うための数個のレジスタもマイクロプロセッサ５４のア
ドレススペースに設けられる。
コードに対する非待機状態ＥＰＲＯＭ５５の６４Ｋバイ
トを含んでいる。ＤＰＣ４２はオプションとして９６Ｋ
バイトへ拡張できる非待機状態ＲＡＭ５６の３２Ｋバイ
トを含んでいる。ＲＡＭ５６は８Ｋバイトブロックで書
き込み保護できる。さまざまな機能の制御及び監視を行
うための数個のレジスタもマイクロプロセッサ５４のア
ドレススペースに設けられる。
【００２６】マイクロプロセッサ５４はＮＬＩ５０Ｂ、
ＤＳ１トランシーバ５２、回線インターフェイス装置５
１、シリアル通信コントローラ５７からの割込みを、Ｎ
ＬＩ５０Ｂ内に生じる１０ｍＳ信号により受信すること
ができる。
ＤＳ１トランシーバ５２、回線インターフェイス装置５
１、シリアル通信コントローラ５７からの割込みを、Ｎ
ＬＩ５０Ｂ内に生じる１０ｍＳ信号により受信すること
ができる。
【００２７】遠隔エージェントケーパビリティを提供す
るために、ＤＰＣ４２にはＩＳＤＮ‘２３Ｂ＋Ｄ’環境
における‘Ｄ’チャネル制御を容易にするためのＤＳ１
回線４６の２４の６４Ｋｐｐｓチャネルの一つへのアク
セスが与えられる。受信された６４ＫｂｐｓデータはＤ
Ｓ１トランシーバ５２によりＮＬＩ５０Ｂを介してＺ８
５３０シリアル通信装置、もしくはマイクロプロセッサ
５４により制御されるデータリンク５７Ａ及び５７Ｂへ
通される。装置５７は６４Ｋｂｐｓデータ流をシリアル
化し、ＮＬＩ５０Ｂを介してＤＳ１トランシーバ５２へ
通し出ＤＳ１回線４６Ｂへ送信する。遠隔地には、この
‘Ｄ’チャネル情報のソース及びシンクとしてもう一つ
のＤＰＣ４２が存在する。
るために、ＤＰＣ４２にはＩＳＤＮ‘２３Ｂ＋Ｄ’環境
における‘Ｄ’チャネル制御を容易にするためのＤＳ１
回線４６の２４の６４Ｋｐｐｓチャネルの一つへのアク
セスが与えられる。受信された６４ＫｂｐｓデータはＤ
Ｓ１トランシーバ５２によりＮＬＩ５０Ｂを介してＺ８
５３０シリアル通信装置、もしくはマイクロプロセッサ
５４により制御されるデータリンク５７Ａ及び５７Ｂへ
通される。装置５７は６４Ｋｂｐｓデータ流をシリアル
化し、ＮＬＩ５０Ｂを介してＤＳ１トランシーバ５２へ
通し出ＤＳ１回線４６Ｂへ送信する。遠隔地には、この
‘Ｄ’チャネル情報のソース及びシンクとしてもう一つ
のＤＰＣ４２が存在する。
【００２８】ＤＰＣは冗長−４８ＶＤＣ入力を受け入
れ、且つその論理回路に必要な＋５Ｖを引き出すための
ＤＣ／ＤＣ電力変換器を含んでいる。
れ、且つその論理回路に必要な＋５Ｖを引き出すための
ＤＣ／ＤＣ電力変換器を含んでいる。
【００２９】次に、第４Ｂ図を参照として、ＮＬＩ５０
Ａはネットワークサブシステム２９を第３図の網終端サ
ブシステムの要素とインターフェイスさせるＮＳＣ３６
内のマスター、すなわちコントロールユニット、５０Ａ
として使用されることが判る。ＮＳＣ３６は交換網の３
層分布処理アーキテクチュア内の中レベル位置を占め
る。ＮＳＣ３６の主要な役割りは呼処理であり、その間
に関連するＴＳＩ３４と共有するＳＢＸインターフェイ
ス手段を介してコントローラシステムの高次マイクロプ
ロセッサとインターフェイスする。ＮＳＣ３６はまた網
リンク手段を介して網終端サブシステム２７内のＤＡＳ
３７及びＤＳＰ４４ともインターフェイスする。回線及
びトランクのＡＢ（ＣＤ）信号ビット及び細線コンソー
ルの特殊Ｂ信号メッセージ（特殊Ｂ信号）はＮＳＣマイ
クロプロセッサ５８により直接制御される。この信号情
報のＮＳＣ制御を容易にするために‘ＡＢＳＢ ＩＣ’
ＡＳＩＣが開発されている。ＮＬＩ５０Ａはネットワー
クと網終端要素間の通信を行うために開発されているＡ
ＳＩＣである。ＮＳＣ３６は３２のＮＬＩ５０Ａを含ん
でいる。
Ａはネットワークサブシステム２９を第３図の網終端サ
ブシステムの要素とインターフェイスさせるＮＳＣ３６
内のマスター、すなわちコントロールユニット、５０Ａ
として使用されることが判る。ＮＳＣ３６は交換網の３
層分布処理アーキテクチュア内の中レベル位置を占め
る。ＮＳＣ３６の主要な役割りは呼処理であり、その間
に関連するＴＳＩ３４と共有するＳＢＸインターフェイ
ス手段を介してコントローラシステムの高次マイクロプ
ロセッサとインターフェイスする。ＮＳＣ３６はまた網
リンク手段を介して網終端サブシステム２７内のＤＡＳ
３７及びＤＳＰ４４ともインターフェイスする。回線及
びトランクのＡＢ（ＣＤ）信号ビット及び細線コンソー
ルの特殊Ｂ信号メッセージ（特殊Ｂ信号）はＮＳＣマイ
クロプロセッサ５８により直接制御される。この信号情
報のＮＳＣ制御を容易にするために‘ＡＢＳＢ ＩＣ’
ＡＳＩＣが開発されている。ＮＬＩ５０Ａはネットワー
クと網終端要素間の通信を行うために開発されているＡ
ＳＩＣである。ＮＳＣ３６は３２のＮＬＩ５０Ａを含ん
でいる。
【００３０】ＮＳＣは１０ＭＨｚで作動する６８０００
マイクロプロセッサ５８により制御される。ＮＳＣ３６
はブートローディング及び診断コードのための一つの待
機状態でアクセス可能なＥＰＲＯＭ５９の６４Ｋｂｐｓ
を含んでいる。この回路はまた、１Ｍ×１６として構成
される非待機状態でアクセス可能なＤＲＡＭ６０の２Ｍ
ｂｐｓも含んでいる。ＤＲＡＭ６０全体についてバイト
境界にパリティも維持されている。ソフトウェアをこの
ＤＲＡＭ６０へダウンロードして実行することができ
る。保護論理６１によりＤＲＡＭ６０の８Ｋバイトセグ
メントは、スーパバイザもしくはユーザスペースとして
指定される、書込み保護を行うことができオプコード取
り出しを行うことが拘束される。所与のＤＲＡＭセグメ
ントに対して指定された保護を侵害しようとすると、マ
イクロプロセッサ５８へバスエラー表示が出される。
マイクロプロセッサ５８により制御される。ＮＳＣ３６
はブートローディング及び診断コードのための一つの待
機状態でアクセス可能なＥＰＲＯＭ５９の６４Ｋｂｐｓ
を含んでいる。この回路はまた、１Ｍ×１６として構成
される非待機状態でアクセス可能なＤＲＡＭ６０の２Ｍ
ｂｐｓも含んでいる。ＤＲＡＭ６０全体についてバイト
境界にパリティも維持されている。ソフトウェアをこの
ＤＲＡＭ６０へダウンロードして実行することができ
る。保護論理６１によりＤＲＡＭ６０の８Ｋバイトセグ
メントは、スーパバイザもしくはユーザスペースとして
指定される、書込み保護を行うことができオプコード取
り出しを行うことが拘束される。所与のＤＲＡＭセグメ
ントに対して指定された保護を侵害しようとすると、マ
イクロプロセッサ５８へバスエラー表示が出される。
【００３１】２個の１６ビットカウンタを設けるように
構成することができる４個の８ビットカウンタを含むＮ
ＳＣ上で６８９０１多機能周辺装置６２を利用すること
ができる。周辺装置上のシリアルポート６２Ａによりオ
フカード通信リンクが容易になる。このシリアルリンク
はもう一つのチャネルのクロックとの通信のためにコン
トロール／ネットワークチャネル内でＮＳＣにより使用
される。このシリアルリンクは（図示せぬ）コントロー
ルシステムマイクロプロセッサとの相互通信手段とし
て、システム初期化中にクロックをタウンロードするの
に使用される。マイクロプロセッサ５８のＩ／Ｏピンは
優先割込入力及びメモリ保護論理６１から到来するエラ
ー表示のラッチとして使用される。ＮＳＣマイクロプロ
セッサ５８はＳＢＸインターフェイス、ＮＬＩ５０Ａ、
マイクロプロセッサ５８のシリアル通信回路からの割込
みを、一つのＮＬＩ５０Ａ内に生じる１０ｍＳ信号によ
り受信することができる。
構成することができる４個の８ビットカウンタを含むＮ
ＳＣ上で６８９０１多機能周辺装置６２を利用すること
ができる。周辺装置上のシリアルポート６２Ａによりオ
フカード通信リンクが容易になる。このシリアルリンク
はもう一つのチャネルのクロックとの通信のためにコン
トロール／ネットワークチャネル内でＮＳＣにより使用
される。このシリアルリンクは（図示せぬ）コントロー
ルシステムマイクロプロセッサとの相互通信手段とし
て、システム初期化中にクロックをタウンロードするの
に使用される。マイクロプロセッサ５８のＩ／Ｏピンは
優先割込入力及びメモリ保護論理６１から到来するエラ
ー表示のラッチとして使用される。ＮＳＣマイクロプロ
セッサ５８はＳＢＸインターフェイス、ＮＬＩ５０Ａ、
マイクロプロセッサ５８のシリアル通信回路からの割込
みを、一つのＮＬＩ５０Ａ内に生じる１０ｍＳ信号によ
り受信することができる。
【００３２】ＳＢＸへのＮＳＣ／ＴＳＩインターフェイ
スはコントロール信号に応答して多重化アドレス及びデ
ータバスを介して通信しなければならない。ＳＢＸの一
部としてＴＳＩ３４にはいくつかのレジスタが存在して
いる。ＮＳＣ３６及びＴＳＩ３４はこれらのレジスタの
一つの１ビットがトグルされる時はＳＢＸにより強制的
にリセットすることができる。ＳＢＸはまたこれらのレ
ジスタの他のビットを励起することによりＮＳＣマイク
ロプロセッサ５８を割込むこともできる。さらに、ＴＳ
Ｉ３４にはＳＢＸがアクセス可能な１Ｋ語二重ポートＲ
ＡＭもある。この二重ポートＲＡＭは特にコントロール
システムとＮＳＣカードマイクロプロセッサ５８間でコ
ントロールメッセージ及びデータを通すためのものであ
る。この二重ポートＲＡＭには両方向から同時にアクセ
スすることができるが、データはソフトウェア制御ハン
ドシェークでしかこのメモリへ転送することができな
い。
スはコントロール信号に応答して多重化アドレス及びデ
ータバスを介して通信しなければならない。ＳＢＸの一
部としてＴＳＩ３４にはいくつかのレジスタが存在して
いる。ＮＳＣ３６及びＴＳＩ３４はこれらのレジスタの
一つの１ビットがトグルされる時はＳＢＸにより強制的
にリセットすることができる。ＳＢＸはまたこれらのレ
ジスタの他のビットを励起することによりＮＳＣマイク
ロプロセッサ５８を割込むこともできる。さらに、ＴＳ
Ｉ３４にはＳＢＸがアクセス可能な１Ｋ語二重ポートＲ
ＡＭもある。この二重ポートＲＡＭは特にコントロール
システムとＮＳＣカードマイクロプロセッサ５８間でコ
ントロールメッセージ及びデータを通すためのものであ
る。この二重ポートＲＡＭには両方向から同時にアクセ
スすることができるが、データはソフトウェア制御ハン
ドシェークでしかこのメモリへ転送することができな
い。
【００３３】ＴＳＩ３４上の回路はまたＳＢＸバスワー
ド指向パリティとＮＳＣ／ＴＳＩバイト指向パリティ間
の変換もできなければならない。各ＮＳＣ３６は３２Ｎ
ＬＩアレイ５０Ａを含んでいる。ＮＬＩ５０Ａは（ＴＳ
Ｉ３４に対する）変換されたＰＣＭと信号データ、シス
テムクロックとｓｙｎｃ信号、及びＮＳＣ３６と網終端
カードマイクロプロセッサ間の通信リンクを一緒に物理
リンクへ持ち込む。ＮＬＩアレイへのインターフェイス
は３つある。各ＮＬＩ５０Ａは２４チャネル群で作動す
る。ＮＳＣ３６上の各ＮＬＩ５０Ａに対して、網終端回
路にはＮＬＩ５０Ｂが付随している。
ド指向パリティとＮＳＣ／ＴＳＩバイト指向パリティ間
の変換もできなければならない。各ＮＳＣ３６は３２Ｎ
ＬＩアレイ５０Ａを含んでいる。ＮＬＩ５０Ａは（ＴＳ
Ｉ３４に対する）変換されたＰＣＭと信号データ、シス
テムクロックとｓｙｎｃ信号、及びＮＳＣ３６と網終端
カードマイクロプロセッサ間の通信リンクを一緒に物理
リンクへ持ち込む。ＮＬＩアレイへのインターフェイス
は３つある。各ＮＬＩ５０Ａは２４チャネル群で作動す
る。ＮＳＣ３６上の各ＮＬＩ５０Ａに対して、網終端回
路にはＮＬＩ５０Ｂが付随している。
【００３４】網リンクはＮＳＣ５０と各網終端回路間で
使用される。各２４チャネル群に対して網リンクを使用
することにより、二重方式における２４チャネルの最大
故障群サイズが容易になる。このような二重構成では、
所与の網終端回路は２つの冗長ＮＳＣ３６の各々への網
リンクを有している。網終端回路は常に両方のＮＳＣ３
６へコピーを送信するが、一時にその一方しか“聴く”
ことができない。
使用される。各２４チャネル群に対して網リンクを使用
することにより、二重方式における２４チャネルの最大
故障群サイズが容易になる。このような二重構成では、
所与の網終端回路は２つの冗長ＮＳＣ３６の各々への網
リンクを有している。網終端回路は常に両方のＮＳＣ３
６へコピーを送信するが、一時にその一方しか“聴く”
ことができない。
【００３５】ＮＳＣ３６と網終端回路間の任意の完全リ
ンクに対して最少限２本の物理的ワイヤを必要とし、Ｎ
ＳＣ３６から網終端回路へのＰＣＭ／信号データパスと
網終端回路からＮＳＣ３６へのＰＣＭ／信号データパス
である。ＰＣＭ及び信号パスの他に、網終端サブシステ
ム２７内に常駐する各カードは適切な動作を行うための
３つの付加要素を備えていなければならず、それはシス
テムクロック、システム同期化信号、及び（図示せぬ）
網制御マイクロプロセッサとの通信パスである。多くの
システムでは、これら３つの信号パスはＰＣＭ及び信号
データ用とは異なる物理的に独立したワイヤに与えられ
る。第３図のネットワークでは、これらの機能はＰＣＭ
及び信号データ流のためのものと同じ一組のワイヤへ固
有に与えられるように回線が設計されている。ＮＳＣ及
び網終端接続からはこれら２本のワイヤしか必要とされ
ないため、各信号の差動送信のための第２組のワイヤを
使用して所要ケーブル量を最少限に維持しながら網リン
クの信頼度を高めることができる。
ンクに対して最少限２本の物理的ワイヤを必要とし、Ｎ
ＳＣ３６から網終端回路へのＰＣＭ／信号データパスと
網終端回路からＮＳＣ３６へのＰＣＭ／信号データパス
である。ＰＣＭ及び信号パスの他に、網終端サブシステ
ム２７内に常駐する各カードは適切な動作を行うための
３つの付加要素を備えていなければならず、それはシス
テムクロック、システム同期化信号、及び（図示せぬ）
網制御マイクロプロセッサとの通信パスである。多くの
システムでは、これら３つの信号パスはＰＣＭ及び信号
データ用とは異なる物理的に独立したワイヤに与えられ
る。第３図のネットワークでは、これらの機能はＰＣＭ
及び信号データ流のためのものと同じ一組のワイヤへ固
有に与えられるように回線が設計されている。ＮＳＣ及
び網終端接続からはこれら２本のワイヤしか必要とされ
ないため、各信号の差動送信のための第２組のワイヤを
使用して所要ケーブル量を最少限に維持しながら網リン
クの信頼度を高めることができる。
【００３６】網リンクインターフェイス集積回路、すな
わちＮＬＩ５０は前記したように網リンクを制御するよ
うに設計された特定用途集積回路である。ＮＳＣ３６を
網終端回路に接続する３．０８８ＭＨｚ差動リンクはｔ
ｏ ｐｏｒｔリンクと呼ばれ、網終端カードをＮＳＣに
接続するものはｆｒｏｍ−ｐｏｒｔリンクと呼ばれる。
わちＮＬＩ５０は前記したように網リンクを制御するよ
うに設計された特定用途集積回路である。ＮＳＣ３６を
網終端回路に接続する３．０８８ＭＨｚ差動リンクはｔ
ｏ ｐｏｒｔリンクと呼ばれ、網終端カードをＮＳＣに
接続するものはｆｒｏｍ−ｐｏｒｔリンクと呼ばれる。
【００３７】網リンクのＮＳＣ３６端のＮＬＩ５０Ａは
クロックから与えられるシステムクロックへの直接アク
セスを有するため、“マスター”タイミングモードで作
動すると言われる。ＮＬＩ５０Ａは受信するパルス幅変
調コード化網リンクからシステムクロックのコピーを引
き出さなければならない。こうして、網終端回路ＮＬＩ
５０Ｂは“スレーブ”タイミングモードで作動すると言
われる。網終端回路において、位相同期回路を使用して
受信網リンク上の３．０８８ＭＨｚタイミングパルスか
ら１２．３５２ＭＨｚシステムクロックを再生する。こ
のクロックは３３３Ｈｚシステムｓｙｎｃパルス、２４
チャネルＰＣＭ及び付随する信号データ、及び７６８Ｋ
ｂｐｓ通信チャネルが多重化される受信網リンク上でコ
ード化されたデータをサンプルするのに使用される。こ
のようにして、網終端回路クロックはシステムクロック
と同期化されるため、ＮＳＣ回路５０Ａの受信網リンク
を復号する類似のクロック回復法は必要とされず、デー
タはマスタークロックから与えられる１２．３５２ＭＨ
ｚクロックにより単にサンプルすることができる。しか
しながら、長いケーブルに付随する位相遅延及びノイズ
問題によりこの後のポイントに対して網リンクの長さは
９．１４ｍ（３０フィート）に制限される。実際上、ネ
ットワーク及び網終端機能はお互いの距離内に容易に配
置できるため、この最大ケーブル長は制約条件にはなら
ない。
クロックから与えられるシステムクロックへの直接アク
セスを有するため、“マスター”タイミングモードで作
動すると言われる。ＮＬＩ５０Ａは受信するパルス幅変
調コード化網リンクからシステムクロックのコピーを引
き出さなければならない。こうして、網終端回路ＮＬＩ
５０Ｂは“スレーブ”タイミングモードで作動すると言
われる。網終端回路において、位相同期回路を使用して
受信網リンク上の３．０８８ＭＨｚタイミングパルスか
ら１２．３５２ＭＨｚシステムクロックを再生する。こ
のクロックは３３３Ｈｚシステムｓｙｎｃパルス、２４
チャネルＰＣＭ及び付随する信号データ、及び７６８Ｋ
ｂｐｓ通信チャネルが多重化される受信網リンク上でコ
ード化されたデータをサンプルするのに使用される。こ
のようにして、網終端回路クロックはシステムクロック
と同期化されるため、ＮＳＣ回路５０Ａの受信網リンク
を復号する類似のクロック回復法は必要とされず、デー
タはマスタークロックから与えられる１２．３５２ＭＨ
ｚクロックにより単にサンプルすることができる。しか
しながら、長いケーブルに付随する位相遅延及びノイズ
問題によりこの後のポイントに対して網リンクの長さは
９．１４ｍ（３０フィート）に制限される。実際上、ネ
ットワーク及び網終端機能はお互いの距離内に容易に配
置できるため、この最大ケーブル長は制約条件にはなら
ない。
【００３８】各網終端回路は２４チャネルデータを通す
ＮＬＩ５０Ｂへのそれ自体のインターフェイス形式を有
している。ＮＬＩ５０Ｂにはそれが常駐するカードが所
望の２４チャネルインターフェイスを指定するために
“モード”選定ピンが設けられている。
ＮＬＩ５０Ｂへのそれ自体のインターフェイス形式を有
している。ＮＬＩ５０Ｂにはそれが常駐するカードが所
望の２４チャネルインターフェイスを指定するために
“モード”選定ピンが設けられている。
【００３９】次に第５図を参照として、ＮＳＣ３６内の
コントロールユニット、すなわちマスターユニット、５
０Ａとして作動するＮＬＩ回路５０は、単に網終端装
置、すなわちスレーブユニット、５０Ｂとして予め選定
されているＤＰＣ４２のもう一つのＮＬＩ回路５０と接
続されている。
コントロールユニット、すなわちマスターユニット、５
０Ａとして作動するＮＬＩ回路５０は、単に網終端装
置、すなわちスレーブユニット、５０Ｂとして予め選定
されているＤＰＣ４２のもう一つのＮＬＩ回路５０と接
続されている。
【００４０】ＮＳＣ５０Ａにおいて、１２．３５２ＭＨ
ｚ周波数基準及び３３３位相基準が回線８０，８２を介
してＮＬＩ５０Ａへ与えられる。２組の固定モジュール
カウンタ６３，６４がこれらの基準入力により駆動され
る。１２．３５２ＭＨｚ周波数基準はこれらの各カウン
タへクロック入力として与えられ、３３３Ｈｚ位相基準
は各々へｓｙｎｃ（リロード）入力として与えられる。
ＸＭＴカウンタ６３のモジュールはＲＣＶカウンタ６４
のモジュールと全く同じである。各々が２段からなり、
第１段はカウント０から１５４３までの連続クロック入
力範囲の１１ビットカウンタであり第２段は０〜２３の
範囲の５ビットカウンタである。各カウンタの第１段は
第２段が１回増分できる前は０〜１５４３の範囲でなけ
ればならない。第１段カウンタが１５４３カウントに達
すると、次に受信される１２．３５２ＭＨｚクロック入
力によりそのカウンタは０とされる。同様に、第２段カ
ウンタが２３カウントに達すると、次に第１段カウンタ
が最大値となって１２．３５２ＭＨｚクロックを受信す
る時に、第２段カウントは０復帰される。レジスタはＮ
ＬＩ５０Ａ内でこれらのカウンタへの入力として維持さ
れる。第２０図及び第２３図はカウンタ動作を行うマイ
クロプロセッサ５８、第４Ｂ図がアドレス可能なレジス
タを示す。これらのレジスタがマイクロプロセッサ５８
により始動されると、ＸＭＴカウンタ６３及びＲＣＶカ
ウンタ６４が回線８０を介して３３３Ｈｚ位相基準入力
を受信するたびに、これらのレジスタからの値はこれら
のカウンタの次のカウントとして挿入される。このよう
にして、マイクロプロセッサ５８は単に各々の付随する
カウンタロードレジスタに異なる値を指定するだけでＸ
ＭＴカウンタ６３とＲＣＶカウンタ６４間の位相差を指
定することができる。これは、同様にＸＭＴカウンタ６
５及び受信カウンタ６６があるＮＬＩ５０Ｂにおいて有
用である。これらのカウンタのモジュールはＮＳＣ５０
Ａのモジュールと全く同じである。ＮＬＩ５０ＢのＸＭ
Ｔカウンタ６６及びＲＣＶカウンタ６５は、それらに１
２．３５２ＭＨｚクロック及び３３３Ｈｚ ｓｙｎｃを
加える方法及び、恐らくは、３３３Ｈｚ ｓｙｎｃを受
信する時に付随する回路のマイクロプロセッサが設定す
るカウンタロードレジスタ値のみがＮＬＩ５０Ａのカウ
ンタとは異っている。
ｚ周波数基準及び３３３位相基準が回線８０，８２を介
してＮＬＩ５０Ａへ与えられる。２組の固定モジュール
カウンタ６３，６４がこれらの基準入力により駆動され
る。１２．３５２ＭＨｚ周波数基準はこれらの各カウン
タへクロック入力として与えられ、３３３Ｈｚ位相基準
は各々へｓｙｎｃ（リロード）入力として与えられる。
ＸＭＴカウンタ６３のモジュールはＲＣＶカウンタ６４
のモジュールと全く同じである。各々が２段からなり、
第１段はカウント０から１５４３までの連続クロック入
力範囲の１１ビットカウンタであり第２段は０〜２３の
範囲の５ビットカウンタである。各カウンタの第１段は
第２段が１回増分できる前は０〜１５４３の範囲でなけ
ればならない。第１段カウンタが１５４３カウントに達
すると、次に受信される１２．３５２ＭＨｚクロック入
力によりそのカウンタは０とされる。同様に、第２段カ
ウンタが２３カウントに達すると、次に第１段カウンタ
が最大値となって１２．３５２ＭＨｚクロックを受信す
る時に、第２段カウントは０復帰される。レジスタはＮ
ＬＩ５０Ａ内でこれらのカウンタへの入力として維持さ
れる。第２０図及び第２３図はカウンタ動作を行うマイ
クロプロセッサ５８、第４Ｂ図がアドレス可能なレジス
タを示す。これらのレジスタがマイクロプロセッサ５８
により始動されると、ＸＭＴカウンタ６３及びＲＣＶカ
ウンタ６４が回線８０を介して３３３Ｈｚ位相基準入力
を受信するたびに、これらのレジスタからの値はこれら
のカウンタの次のカウントとして挿入される。このよう
にして、マイクロプロセッサ５８は単に各々の付随する
カウンタロードレジスタに異なる値を指定するだけでＸ
ＭＴカウンタ６３とＲＣＶカウンタ６４間の位相差を指
定することができる。これは、同様にＸＭＴカウンタ６
５及び受信カウンタ６６があるＮＬＩ５０Ｂにおいて有
用である。これらのカウンタのモジュールはＮＳＣ５０
Ａのモジュールと全く同じである。ＮＬＩ５０ＢのＸＭ
Ｔカウンタ６６及びＲＣＶカウンタ６５は、それらに１
２．３５２ＭＨｚクロック及び３３３Ｈｚ ｓｙｎｃを
加える方法及び、恐らくは、３３３Ｈｚ ｓｙｎｃを受
信する時に付随する回路のマイクロプロセッサが設定す
るカウンタロードレジスタ値のみがＮＬＩ５０Ａのカウ
ンタとは異っている。
【００４１】ＮＬＩ５０Ａにおいて、音声及びコントロ
ールメッセージデータはマルチプレクサ６７へ入力とし
て与えられ終局的に網終端回路へ送信される。ＸＭＴカ
ウンタ６３の出力はこれらの入力のいずれをラインエン
コーダ６８へ加えるべきかを選定するのに使用される。
マルチプレクサへの第３の入力は送信網リンクへ３３３
Ｈｚ ｓｙｎｃ信号を与えるべき時を示すＸＭＴカウン
タ６３のもう一つの出力である。ラインエンコーダは音
声もしくはコントロールメッセージ入力からの論理０も
しくは論理１データに作用して第２図のコード化された
論理０もしくは論理１記号を生じる。網リンクへｓｙｎ
ｃ記号を送信しなければならないことを示す入力を受信
すると、第２図のｓｙｎｃ記号が発生される。
ールメッセージデータはマルチプレクサ６７へ入力とし
て与えられ終局的に網終端回路へ送信される。ＸＭＴカ
ウンタ６３の出力はこれらの入力のいずれをラインエン
コーダ６８へ加えるべきかを選定するのに使用される。
マルチプレクサへの第３の入力は送信網リンクへ３３３
Ｈｚ ｓｙｎｃ信号を与えるべき時を示すＸＭＴカウン
タ６３のもう一つの出力である。ラインエンコーダは音
声もしくはコントロールメッセージ入力からの論理０も
しくは論理１データに作用して第２図のコード化された
論理０もしくは論理１記号を生じる。網リンクへｓｙｎ
ｃ記号を送信しなければならないことを示す入力を受信
すると、第２図のｓｙｎｃ記号が発生される。
【００４２】網終端５０Ｂにおいて、ＮＬＩラインエン
コーダ６８の出力は相互接続線８４を伝播した後に受信
される。この受信された網リンクデータは遅延網６９へ
通され次にトグルフリップフロップ等の２分割回路７０
へ入力される。網リンクから受信される各記号はローか
らハイへの遷移で開始するため、一度遅延された受信網
リンクはこのトグルフリップフロップ７０のクロック入
力として使用される。その結果、２分割回路７０から
１．５４４ＭＨｚクロックが入力され、それは次に位相
同期回路７１へ入力として加えられて１２．３５２ＭＨ
ｚクロックを生じる。位相同期回路７１からのこの１
２．３５２ＭＨｚ出力の性質は受信網リンクの３．０８
８ＭＨｚデータレートよりも周波数が４倍高く且つこの
１２．３５２ＭＨｚクロックの４番目ごとのローからハ
イへの縁は受信網リンクの各受信ビット間隔の始めのロ
ーからハイへの縁よりも位相が遅延する。この位相遅延
の持続時間は遅延ブロック６９の持続時間として本質的
に固定されている。
コーダ６８の出力は相互接続線８４を伝播した後に受信
される。この受信された網リンクデータは遅延網６９へ
通され次にトグルフリップフロップ等の２分割回路７０
へ入力される。網リンクから受信される各記号はローか
らハイへの遷移で開始するため、一度遅延された受信網
リンクはこのトグルフリップフロップ７０のクロック入
力として使用される。その結果、２分割回路７０から
１．５４４ＭＨｚクロックが入力され、それは次に位相
同期回路７１へ入力として加えられて１２．３５２ＭＨ
ｚクロックを生じる。位相同期回路７１からのこの１
２．３５２ＭＨｚ出力の性質は受信網リンクの３．０８
８ＭＨｚデータレートよりも周波数が４倍高く且つこの
１２．３５２ＭＨｚクロックの４番目ごとのローからハ
イへの縁は受信網リンクの各受信ビット間隔の始めのロ
ーからハイへの縁よりも位相が遅延する。この位相遅延
の持続時間は遅延ブロック６９の持続時間として本質的
に固定されている。
【００４３】このようにして、１２．３５２ＭＨｚクロ
ックを使用して各受信網リンクビット間隔を４回サンプ
ルし、所与のビット間隔中に３つの記号の中のいずれを
ＮＳＣラインエンコーダ６８が出力したかを識別するこ
とができる。受信ビットのサンプリング及びデコーディ
ングはラインデコーダ及びデマルチプレクサ回路７２の
機能である。位相同期回路７１が生じる１２．３５２Ｍ
Ｈｚクロックは網終端回路におけるＲＣＶカウンタ６５
及びＸＭＴカウンタ６６へのクロック入力として使用さ
れる。入網リンクからｓｙｎｃ入力が受信されているこ
とをラインデコーダ及びデマルチプレクサ回路７２が識
別すると、このｓｙｎｃ表示は位相同期取得回路７３手
段を介してＲＣＶカウンタ６５及びＸＭＴカウンタ６６
のｓｙｎｃ（リロード）入力へ加えられる。
ックを使用して各受信網リンクビット間隔を４回サンプ
ルし、所与のビット間隔中に３つの記号の中のいずれを
ＮＳＣラインエンコーダ６８が出力したかを識別するこ
とができる。受信ビットのサンプリング及びデコーディ
ングはラインデコーダ及びデマルチプレクサ回路７２の
機能である。位相同期回路７１が生じる１２．３５２Ｍ
Ｈｚクロックは網終端回路におけるＲＣＶカウンタ６５
及びＸＭＴカウンタ６６へのクロック入力として使用さ
れる。入網リンクからｓｙｎｃ入力が受信されているこ
とをラインデコーダ及びデマルチプレクサ回路７２が識
別すると、このｓｙｎｃ表示は位相同期取得回路７３手
段を介してＲＣＶカウンタ６５及びＸＭＴカウンタ６６
のｓｙｎｃ（リロード）入力へ加えられる。
【００４４】ＲＣＶカウンタ６５及びＸＭＴカウンタ６
６は固定モジュールで作動し、且つｓｙｎｃ受信時に取
り込む値は付随するカウンタロードレジスタ（第２０図
〜第２３図）をロードすることにより付随する網終端回
路のマイクロプロセッサにより固定されるため、位相同
期取得回路７３は各カウンタの現在の値をそのロードレ
ジスタ値と比較して次の入力ビットとしてｓｙｎｃ記号
を入網リンクから受信すべきことを予測する。入網リン
クから受信される次ビットがｓｙｎｃ記号でない場合に
は、網終端回路に同期外れ状態が表示される。入網リン
クにｓｙｎｃ記号が受信されそれがいずれかのカウンタ
の現在値とそのロード値との比較により予測されない場
合には、網終端回路に再び同期外れ状態が表示される。
６は固定モジュールで作動し、且つｓｙｎｃ受信時に取
り込む値は付随するカウンタロードレジスタ（第２０図
〜第２３図）をロードすることにより付随する網終端回
路のマイクロプロセッサにより固定されるため、位相同
期取得回路７３は各カウンタの現在の値をそのロードレ
ジスタ値と比較して次の入力ビットとしてｓｙｎｃ記号
を入網リンクから受信すべきことを予測する。入網リン
クから受信される次ビットがｓｙｎｃ記号でない場合に
は、網終端回路に同期外れ状態が表示される。入網リン
クにｓｙｎｃ記号が受信されそれがいずれかのカウンタ
の現在値とそのロード値との比較により予測されない場
合には、網終端回路に再び同期外れ状態が表示される。
【００４５】網終端のＲＣＶカウンタ６５及びＸＭＴカ
ウンタ６６が最初にＮＳＣ３６と同期化されたら、その
後も同期を維持しなければならない。同期された状態に
おいて、ＲＣＶカウンタ６５はラインデコーダ及びデマ
ルチプレクサ回路７２から適切なカード回路へ受信され
る復号された音声及びコントロールメッセージデータを
デマルチプレクスするのに使用される信号を出力する。
同様に、ＮＳＣ３６へ送信される音声及びコントロール
メッセージデータが他の網終端カード回路から網リンク
送信用マルチプレクサ７４へ送られる。ＸＭＴカウンタ
６６は同期ビット間隔中に送信網リンクを介して挿入さ
れるもう一つの入力をこのマルチプレクサ７４へ与え
る。ＸＭＴカウンタ６６出力は、音声、コントロールメ
ッセージもしくは同期タイプのどのビットを所与の時間
に送信すべきかを制御する。
ウンタ６６が最初にＮＳＣ３６と同期化されたら、その
後も同期を維持しなければならない。同期された状態に
おいて、ＲＣＶカウンタ６５はラインデコーダ及びデマ
ルチプレクサ回路７２から適切なカード回路へ受信され
る復号された音声及びコントロールメッセージデータを
デマルチプレクスするのに使用される信号を出力する。
同様に、ＮＳＣ３６へ送信される音声及びコントロール
メッセージデータが他の網終端カード回路から網リンク
送信用マルチプレクサ７４へ送られる。ＸＭＴカウンタ
６６は同期ビット間隔中に送信網リンクを介して挿入さ
れるもう一つの入力をこのマルチプレクサ７４へ与え
る。ＸＭＴカウンタ６６出力は、音声、コントロールメ
ッセージもしくは同期タイプのどのビットを所与の時間
に送信すべきかを制御する。
【００４６】一方、網終端ＮＬＩ５０Ｂから送信される
網リンクデータはパルス幅変調コード化されていないこ
とをお判り願いたい。この出力は３．０８８ＭＨＺビッ
ト間隔を通じて厳密に論理０もしくは論理１である。Ｘ
ＭＴカウンタ６６により同期ビットが網リンクへ出力さ
れて論理０及び論理１のユニークなパターンが公式化さ
れる。
網リンクデータはパルス幅変調コード化されていないこ
とをお判り願いたい。この出力は３．０８８ＭＨＺビッ
ト間隔を通じて厳密に論理０もしくは論理１である。Ｘ
ＭＴカウンタ６６により同期ビットが網リンクへ出力さ
れて論理０及び論理１のユニークなパターンが公式化さ
れる。
【００４７】網終端ＮＬＩ５０Ｂ上のＲＣＶカウンタ６
５は明らかにそのＸＭＴカウンタ６６と周波数同期化さ
れている。これら２つのカウンタ間の位相差は同期入力
受信時の値を指定することにより終端回路マイクロプロ
セッサにより制御される。同様に、ＮＳＣ３６のＸＭＴ
カウンタ３６は明らかにそのＲＣＶカウンタ６４と周波
数同期化されており、位相差はｓｙｎｃを加えられる時
の値をマイクロプロセッサ５８が設定することにより制
御される。ＲＣＶカウンタ６５は我々のパルス幅変調法
によりＮＬＩ５０ＡのＸＭＴカウンタ６３と同期化され
るため、網終端ＸＭＴカウンタ６５はＲＣＶカウンタ６
４に同期化される。こうして、全体システムが周波数同
期化され、全カウンタ６３〜６６のロードレジスタの値
が適切であれば位相同期も達成される。
５は明らかにそのＸＭＴカウンタ６６と周波数同期化さ
れている。これら２つのカウンタ間の位相差は同期入力
受信時の値を指定することにより終端回路マイクロプロ
セッサにより制御される。同様に、ＮＳＣ３６のＸＭＴ
カウンタ３６は明らかにそのＲＣＶカウンタ６４と周波
数同期化されており、位相差はｓｙｎｃを加えられる時
の値をマイクロプロセッサ５８が設定することにより制
御される。ＲＣＶカウンタ６５は我々のパルス幅変調法
によりＮＬＩ５０ＡのＸＭＴカウンタ６３と同期化され
るため、網終端ＸＭＴカウンタ６５はＲＣＶカウンタ６
４に同期化される。こうして、全体システムが周波数同
期化され、全カウンタ６３〜６６のロードレジスタの値
が適切であれば位相同期も達成される。
【００４８】説明の都合上、ＮＳＣ３６におけるＮＬＩ
５０Ａのラインデコーダ６８によるビット出力経路に沿
った時間遅延は網リンクケーブルを介して網終端回路Ｄ
ＳＰ４４へ伝播され、ラインデコーダ及びデマルチプレ
クサ７２へ伝播され、送信マルチプレクサ７４へ入力と
して帰還され、マルチプレクサ及び相互接続網リンクケ
ーブルを介してＮＳＣへ伝播し戻され、入力ラッチ７５
に受信されるものとする。相互接続ケーブル長が限定さ
れておれば、第５図の回路により、ラウンドトリップ間
隔は３．０８８ＭＨｚビット間隔よりも小さくすること
ができる。ＮＳＣ３６のラッチ７５を有する網終端マル
チプレクサ７４から送信される非コード化網リンクデー
タを簡単に受信することができるのは、固有の同期化及
び制御された時間遅延を有する第５図のこの回路及び方
法による。このラッチ７５はＲＣＶカウンタ６４が受信
するる１２．３５２ＭＨｚクロックを単に分割するだけ
でＮＳＣ ＲＣＶカウンタ６４から引き出される３．０
８８ＭＨｚ信号によりクロックされる。ＮＳＣラインデ
コーダ６８により３．０８８ＭＨｚ出力ビット間隔が開
始される時点は、その受信網リンクラッチ７５によりビ
ットがサンプルされ受信される時点と同じである。
５０Ａのラインデコーダ６８によるビット出力経路に沿
った時間遅延は網リンクケーブルを介して網終端回路Ｄ
ＳＰ４４へ伝播され、ラインデコーダ及びデマルチプレ
クサ７２へ伝播され、送信マルチプレクサ７４へ入力と
して帰還され、マルチプレクサ及び相互接続網リンクケ
ーブルを介してＮＳＣへ伝播し戻され、入力ラッチ７５
に受信されるものとする。相互接続ケーブル長が限定さ
れておれば、第５図の回路により、ラウンドトリップ間
隔は３．０８８ＭＨｚビット間隔よりも小さくすること
ができる。ＮＳＣ３６のラッチ７５を有する網終端マル
チプレクサ７４から送信される非コード化網リンクデー
タを簡単に受信することができるのは、固有の同期化及
び制御された時間遅延を有する第５図のこの回路及び方
法による。このラッチ７５はＲＣＶカウンタ６４が受信
するる１２．３５２ＭＨｚクロックを単に分割するだけ
でＮＳＣ ＲＣＶカウンタ６４から引き出される３．０
８８ＭＨｚ信号によりクロックされる。ＮＳＣラインデ
コーダ６８により３．０８８ＭＨｚ出力ビット間隔が開
始される時点は、その受信網リンクラッチ７５によりビ
ットがサンプルされ受信される時点と同じである。
【００４９】ＮＳＣラッチ７５が受信するデータはＲＣ
Ｖカウンタ６４の出力により制御されるデマルチプレク
サ７６によりデマルチプレクスされて適切なＮＳＣ回路
へ行く。さらに、全システムが同期化されているため、
ＮＳＣにおいて網終端からの同期ビットがいつ予期され
るかを知ることができる。最端同期チェック回路７７は
ＲＣＶカウンタ６４から入力を受信して網終端から論理
１レベル同期ビットを受信すべき時点を識別し、次にデ
マルチプレクサ７６から受信される網リンクビット出力
をサンプルする。網リンクからの論理１同期ビットが予
期されている時に受信されていないかもしくは予期され
ていない時に受信されていることを最端同期チェック回
路７７が識別すると、網終端５０ＢがＮＳＣ端５０Ａに
対して同期外れであるという表示が生じてＮＳＣマイク
ロプロセッサ５８が中断される。
Ｖカウンタ６４の出力により制御されるデマルチプレク
サ７６によりデマルチプレクスされて適切なＮＳＣ回路
へ行く。さらに、全システムが同期化されているため、
ＮＳＣにおいて網終端からの同期ビットがいつ予期され
るかを知ることができる。最端同期チェック回路７７は
ＲＣＶカウンタ６４から入力を受信して網終端から論理
１レベル同期ビットを受信すべき時点を識別し、次にデ
マルチプレクサ７６から受信される網リンクビット出力
をサンプルする。網リンクからの論理１同期ビットが予
期されている時に受信されていないかもしくは予期され
ていない時に受信されていることを最端同期チェック回
路７７が識別すると、網終端５０ＢがＮＳＣ端５０Ａに
対して同期外れであるという表示が生じてＮＳＣマイク
ロプロセッサ５８が中断される。
【００５０】第６Ａ図及び第６Ｂ図を参照として、網終
端、すなわちスレーブ、装置５０Ｂの送信リンク部及び
受信リンク部を示す。これらは第６Ｃ図、第６Ｄ図、第
６Ｅ図及び第６Ｆ図に示す波形で作動する。
端、すなわちスレーブ、装置５０Ｂの送信リンク部及び
受信リンク部を示す。これらは第６Ｃ図、第６Ｄ図、第
６Ｅ図及び第６Ｆ図に示す波形で作動する。
【００５１】第６Ａ図の回路は第７Ａ図の回路と共に一
つの集積回路に組み込まれている。また、デバイスが網
終端においてＮＬＩ５０Ｂとして使用されるのではなく
ＮＳＣ端において網リンクインターフェイス５０Ａとし
て使用される場合には、第６Ａ７Ａ図の回路の異なる部
分も適用できる。同様に、デバイスが網終端においてＮ
ＬＩ５０Ｂとして使用されるのではなくＮＳＣ端におい
て網リンクインターフェイス５０Ａとして使用される場
合には、第６Ｂ７Ｂ図の回路の異なる部分も適用でき
る。
つの集積回路に組み込まれている。また、デバイスが網
終端においてＮＬＩ５０Ｂとして使用されるのではなく
ＮＳＣ端において網リンクインターフェイス５０Ａとし
て使用される場合には、第６Ａ７Ａ図の回路の異なる部
分も適用できる。同様に、デバイスが網終端においてＮ
ＬＩ５０Ｂとして使用されるのではなくＮＳＣ端におい
て網リンクインターフェイス５０Ａとして使用される場
合には、第６Ｂ７Ｂ図の回路の異なる部分も適用でき
る。
【００５２】第６Ａ図において、網終端５０Ｂの網リン
ク送信器の関連する点はＡ１〜Ａ７で示されている。本
例において、ＮＬＩ５０のマスター／スレーブピン、第
８図、は（スレーブモードを示す）論理０に固定され、
ＮＬＩ５０の回路の適切なＮＬＩ５０Ｂ部分をイネーブ
ルするものとする。ＮＬＩは固定モジュールＸＭＴカウ
ンタ６６から入力を受信する。ＸＭＴ６６、第５図、は
２段からなり、第１段はカウント０〜１５４３の連続ク
ロック入力範囲の１１ビットカンタでありその第２段は
０〜２３の範囲の５ビットカウンタである。カウンタの
第１段は０〜１５４３の範囲でなければならず、第２段
は０〜２３の範囲の５ビットカウンタである。第２段が
１回増分できる前に各カウンタの第１段は０〜１５４３
の範囲でなければならない。第１段カウンタが１５４３
カウントに達すると、次に受信するクロック入力により
そのカウンタは０とされる。同様に、第２段カウンタが
カウント２３に達すると、第１段カウンタが次にその最
大値に達してクロックが受信される時に、第２段カウン
トは０復帰される。第１段カウンタ出力６６ＡはＩＣＶ
ＡＬ００〜ＩＣＶＡＬ１０として第６Ａ図に示されてい
るが、出力ＩＣＶＡＬ０２及びＩＣＶＡＬ０３は使用さ
れない。第２段カウンタ出力６６Ｂは第６Ａ図にＩＦＲ
ＭＣＴ０〜ＩＦＲＭＣＴ４で示されている。ＸＭＴカウ
ンタ６６はＸＭＴカウンタ６６出力をＩＣＶＡＬ００，
ＩＣＶＡＬ０１＝０の状態へ強制した同じ１２．３５２
ＭＨｚクロックパルスの反転コピーのローからハイへの
遷移によりクロックされる。
ク送信器の関連する点はＡ１〜Ａ７で示されている。本
例において、ＮＬＩ５０のマスター／スレーブピン、第
８図、は（スレーブモードを示す）論理０に固定され、
ＮＬＩ５０の回路の適切なＮＬＩ５０Ｂ部分をイネーブ
ルするものとする。ＮＬＩは固定モジュールＸＭＴカウ
ンタ６６から入力を受信する。ＸＭＴ６６、第５図、は
２段からなり、第１段はカウント０〜１５４３の連続ク
ロック入力範囲の１１ビットカンタでありその第２段は
０〜２３の範囲の５ビットカウンタである。カウンタの
第１段は０〜１５４３の範囲でなければならず、第２段
は０〜２３の範囲の５ビットカウンタである。第２段が
１回増分できる前に各カウンタの第１段は０〜１５４３
の範囲でなければならない。第１段カウンタが１５４３
カウントに達すると、次に受信するクロック入力により
そのカウンタは０とされる。同様に、第２段カウンタが
カウント２３に達すると、第１段カウンタが次にその最
大値に達してクロックが受信される時に、第２段カウン
トは０復帰される。第１段カウンタ出力６６ＡはＩＣＶ
ＡＬ００〜ＩＣＶＡＬ１０として第６Ａ図に示されてい
るが、出力ＩＣＶＡＬ０２及びＩＣＶＡＬ０３は使用さ
れない。第２段カウンタ出力６６Ｂは第６Ａ図にＩＦＲ
ＭＣＴ０〜ＩＦＲＭＣＴ４で示されている。ＸＭＴカウ
ンタ６６はＸＭＴカウンタ６６出力をＩＣＶＡＬ００，
ＩＣＶＡＬ０１＝０の状態へ強制した同じ１２．３５２
ＭＨｚクロックパルスの反転コピーのローからハイへの
遷移によりクロックされる。
【００５３】本質的に、１９７，１９８の信号は一緒に
ＮＯＲされて３．０８８ＭＨｚ期間継続する網リンクビ
ット出力を生じる。出力１９５がローであれば、出力１
９６はハイである。出力１９５がハイであれば、ＤＡＴ
Ａ ＩＮ回路へのデータ入力は網リンクを介して送信さ
れるものとなる。しかしながら、出力１９６がハイであ
れば、出力は出力１９４にあるものとなる。出力１９４
信号は、ユニークなパターンを維持しながら網終端ＮＬ
Ｉ５０ＢからＮＳＣ ＮＬＩ５０Ａへ網リンクを介して
同期ビットを出力する手段である。出力１９４はカウン
タ状態の変化がおさまった後にサンプルされる出力１９
３信号値に等しい。同様に、出力１９５はカウンタの状
態変化がおさまった後にサンプルされる出力１９２信号
値に等しい。また、出力１９６は出力１９５の補数であ
る。
ＮＯＲされて３．０８８ＭＨｚ期間継続する網リンクビ
ット出力を生じる。出力１９５がローであれば、出力１
９６はハイである。出力１９５がハイであれば、ＤＡＴ
Ａ ＩＮ回路へのデータ入力は網リンクを介して送信さ
れるものとなる。しかしながら、出力１９６がハイであ
れば、出力は出力１９４にあるものとなる。出力１９４
信号は、ユニークなパターンを維持しながら網終端ＮＬ
Ｉ５０ＢからＮＳＣ ＮＬＩ５０Ａへ網リンクを介して
同期ビットを出力する手段である。出力１９４はカウン
タ状態の変化がおさまった後にサンプルされる出力１９
３信号値に等しい。同様に、出力１９５はカウンタの状
態変化がおさまった後にサンプルされる出力１９２信号
値に等しい。また、出力１９６は出力１９５の補数であ
る。
【００５４】次の組合せ論理式は回路の関係部分の動作
を完全に記述するものである。 状態 出力 [ICVAL10-ICVAL00]=00000XXXXXX 但し X=irrelevant の場合のみ 191=1 [ICVAL10-ICVAL00]=00000111XXX 但し X=irrelevant の場合のみ 192=0 [IFRMCT4-IFRMCT0]=00000 の場合のみ 193=0 [IFRMCT4-IFRMCT0]=00000 12.352MHzでサンプルした場合のみ 194=0 [ICVAL10-ICVAL00]=00000111XXX 但し X=irrelevant 12.35MHzで サンプルした場合のみ 195=0 196=195の否定 [IFRMCT4-IFRMCT0]not=00000 12.352MHzでサンプルした場合、 且つ [ICVAL10-ICVAL00]=00000111XXX 但し X=don't care 12.352MHzでサンプルした場合のみ 197=1 [ICVAL10-ICVAL00]not=00000111XXX但し X=irrelevant 12.352MHz でサンプル、 且つ “DATA IN"=0 の場合のみ 198=1 “DATA OUT TO NETWORK LINK" は次の値をとる。 [ICVAL10-ICVAL00]=00000111XXX ならば、但し X=irrelevant で12.352MHz でサ ンプルした場合、12.352MHz でサンプルした時に[IFRMCT4-IFRMCT0]not=00000で あれば“DATA OUT TO NETWORK LINK"=0 12.352MHz でサンプルした場合に[ICVAL10-ICVAL00]not=00000111XXX 但し X=don't careであれば、“DATA IN"=0の時“DATA OUT TO NETWORK LINK"=0
を完全に記述するものである。 状態 出力 [ICVAL10-ICVAL00]=00000XXXXXX 但し X=irrelevant の場合のみ 191=1 [ICVAL10-ICVAL00]=00000111XXX 但し X=irrelevant の場合のみ 192=0 [IFRMCT4-IFRMCT0]=00000 の場合のみ 193=0 [IFRMCT4-IFRMCT0]=00000 12.352MHzでサンプルした場合のみ 194=0 [ICVAL10-ICVAL00]=00000111XXX 但し X=irrelevant 12.35MHzで サンプルした場合のみ 195=0 196=195の否定 [IFRMCT4-IFRMCT0]not=00000 12.352MHzでサンプルした場合、 且つ [ICVAL10-ICVAL00]=00000111XXX 但し X=don't care 12.352MHzでサンプルした場合のみ 197=1 [ICVAL10-ICVAL00]not=00000111XXX但し X=irrelevant 12.352MHz でサンプル、 且つ “DATA IN"=0 の場合のみ 198=1 “DATA OUT TO NETWORK LINK" は次の値をとる。 [ICVAL10-ICVAL00]=00000111XXX ならば、但し X=irrelevant で12.352MHz でサ ンプルした場合、12.352MHz でサンプルした時に[IFRMCT4-IFRMCT0]not=00000で あれば“DATA OUT TO NETWORK LINK"=0 12.352MHz でサンプルした場合に[ICVAL10-ICVAL00]not=00000111XXX 但し X=don't careであれば、“DATA IN"=0の時“DATA OUT TO NETWORK LINK"=0
【００５５】第６Ｂ図を参照として、網終端ＮＬＩ５０
Ｂの網リンク受信器は回路の適切な部分をイネーブルす
る（スレーブモードを示す）論理０のマスター／スレー
ブ入力を有している。データは関連する網終端回路の２
つの網リンクから受信される。これは交換方式が冗長Ｎ
ＳＣ回路を有する方策と歩調を保っている。回路は網リ
ンク１０１，１０２の一方のみとインタラクトし、これ
は入力１０１もしくは１０２リンクＡのデータと網リン
クＢからのＲＣＶＤデータを選択するリンク選定ビット
を設定するマイクロプロセッサにより選定される。どち
らの網リンク入力を受信しても、データ出力１０４は図
示する復号回路により制御され第６Ｂ図のフリップフロ
ップの反転出力から到来する。このトグルフリップフロ
ップ１０５は第５図の２分割回路７０である。網リンク
コピーとトグルフリップフロップ１０５の固有遅延間の
選定を行う多重化回路は第５図の遅延回路６９で表わさ
れる。受信網リンクデータは３．０８８ＭＨｚで到着す
るため、フリップフロップ１０５の出力は１．５４４Ｍ
Ｈｚクロック信号である。この１．５４４ＭＨｚクロッ
クは位相同期回路７１へ入力として加えられて第６Ｂ図
に示す１２．３５２ＭＨｚ位相同期回路信号（ＦＲＯＭ
ＰＬＬ）を生じ、ＸＭＴカウンタ６６及びＲＣＶカウ
ンタ６５をクロックするのに使用される。ＸＭＴカウン
タ６６及びＲＣＶカウンタ６５へのロード入力信号（Ｃ
ＴＲ ＳＹＮＣ）は第６Ｂ図に示しシステム同期化を達
成する手段を表わす回路により生じる。ＣＴＲ ＳＹＮ
Ｃ信号は受信パルス幅変調コード化網リンクデータ内の
ｓｙｎｃ２４記号受信時に第６Ｂ図の回路により発生さ
れる。
Ｂの網リンク受信器は回路の適切な部分をイネーブルす
る（スレーブモードを示す）論理０のマスター／スレー
ブ入力を有している。データは関連する網終端回路の２
つの網リンクから受信される。これは交換方式が冗長Ｎ
ＳＣ回路を有する方策と歩調を保っている。回路は網リ
ンク１０１，１０２の一方のみとインタラクトし、これ
は入力１０１もしくは１０２リンクＡのデータと網リン
クＢからのＲＣＶＤデータを選択するリンク選定ビット
を設定するマイクロプロセッサにより選定される。どち
らの網リンク入力を受信しても、データ出力１０４は図
示する復号回路により制御され第６Ｂ図のフリップフロ
ップの反転出力から到来する。このトグルフリップフロ
ップ１０５は第５図の２分割回路７０である。網リンク
コピーとトグルフリップフロップ１０５の固有遅延間の
選定を行う多重化回路は第５図の遅延回路６９で表わさ
れる。受信網リンクデータは３．０８８ＭＨｚで到着す
るため、フリップフロップ１０５の出力は１．５４４Ｍ
Ｈｚクロック信号である。この１．５４４ＭＨｚクロッ
クは位相同期回路７１へ入力として加えられて第６Ｂ図
に示す１２．３５２ＭＨｚ位相同期回路信号（ＦＲＯＭ
ＰＬＬ）を生じ、ＸＭＴカウンタ６６及びＲＣＶカウ
ンタ６５をクロックするのに使用される。ＸＭＴカウン
タ６６及びＲＣＶカウンタ６５へのロード入力信号（Ｃ
ＴＲ ＳＹＮＣ）は第６Ｂ図に示しシステム同期化を達
成する手段を表わす回路により生じる。ＣＴＲ ＳＹＮ
Ｃ信号は受信パルス幅変調コード化網リンクデータ内の
ｓｙｎｃ２４記号受信時に第６Ｂ図の回路により発生さ
れる。
【００５６】第６Ｂ図の回路の動作を第６Ｃ図〜第６Ｆ
図に示す。第６Ｃ図は受信網リンクへのｓｙｎｃ２４記
号の到来及び交換方式を同期化させるＣＴＲ ＳＹＮＣ
信号の展開を示す。第６Ｄ図〜第６Ｆ図は明確にするた
めの受信ｓｙｎｃ２４記号間間隔中の動作の続きを示
す。第６Ｂ図の回路のラベルを付した点を見れば、第６
Ｃ図〜第６Ｆ図から次のことが判る。
図に示す。第６Ｃ図は受信網リンクへのｓｙｎｃ２４記
号の到来及び交換方式を同期化させるＣＴＲ ＳＹＮＣ
信号の展開を示す。第６Ｄ図〜第６Ｆ図は明確にするた
めの受信ｓｙｎｃ２４記号間間隔中の動作の続きを示
す。第６Ｂ図の回路のラベルを付した点を見れば、第６
Ｃ図〜第６Ｆ図から次のことが判る。
【００５７】７行は受信網リンクデータを示す。図は非
同期ビット到来の最終部分で始まり２つの連続ｓｙｎｃ
２４記号の到来が続く。７行上の各ビット間隔におい
て、斜線部は論理０を表わし非斜線部は論理１を表わ
す。
同期ビット到来の最終部分で始まり２つの連続ｓｙｎｃ
２４記号の到来が続く。７行上の各ビット間隔におい
て、斜線部は論理０を表わし非斜線部は論理１を表わ
す。
【００５８】６行は位相同期回路へのＴ−ＦＦ １．５
４４ＭＨｚ出力を表わす。１〜６行は位相同期回路の内
部信号を表わし、２行は第６Ｂ図の回路が使用する１
２．３５２ＭＨｚを示し５行は６行のＴ−ＦＦ出力との
位相同期周波数及び位相同期化を表わす。１２．３５２
ＭＨｚクロックは第６Ｂ図の回路のフリップフロップ、
カウンタ及びシフトレジスタ段を直接もしくは反転形式
でクロックするのに使用される。
４４ＭＨｚ出力を表わす。１〜６行は位相同期回路の内
部信号を表わし、２行は第６Ｂ図の回路が使用する１
２．３５２ＭＨｚを示し５行は６行のＴ−ＦＦ出力との
位相同期周波数及び位相同期化を表わす。１２．３５２
ＭＨｚクロックは第６Ｂ図の回路のフリップフロップ、
カウンタ及びシフトレジスタ段を直接もしくは反転形式
でクロックするのに使用される。
【００５９】８行はＦＦ１のＱ出力を示す。各パルス幅
変調ビットは１２．３５２ＭＨｚクロックのハイからロ
ーへの遷移に従ってＦＦ１により４回サンプルされる。
このようにして、各パルス幅コード化ビットは網終端回
路への実際の到来から僅かに遅延してＦＦ１の出力で再
生される。ＦＦ１のＱ出力は同期４ビットカウンタへロ
ード入力として加えられ、次に１２．３５２ＭＨｚのロ
ーからハイへの遷移によりクロックされる。論理０レベ
ルが終端カードである場合は常に、ＦＦ１のＱ出力は同
期４ビットカウンタへロード入力として加えられ、次に
１２．３５２ＭＨｚのローからハイへの遷移によりクロ
ックされる。１２．３５２ＭＨｚのローからハイへの遷
移中にこのカウンタのロード入力に論理０レベルが生じ
ると常に、カウンタの出力は〔ＱＤ−ＱＡ〕＝０００と
なる。１２．３５２ＭＨｚのローからハイへの遷移中に
カウンタのロード入力が論理１であれば、カウンタはそ
のカウントを１だけ増分する。
変調ビットは１２．３５２ＭＨｚクロックのハイからロ
ーへの遷移に従ってＦＦ１により４回サンプルされる。
このようにして、各パルス幅コード化ビットは網終端回
路への実際の到来から僅かに遅延してＦＦ１の出力で再
生される。ＦＦ１のＱ出力は同期４ビットカウンタへロ
ード入力として加えられ、次に１２．３５２ＭＨｚのロ
ーからハイへの遷移によりクロックされる。論理０レベ
ルが終端カードである場合は常に、ＦＦ１のＱ出力は同
期４ビットカウンタへロード入力として加えられ、次に
１２．３５２ＭＨｚのローからハイへの遷移によりクロ
ックされる。１２．３５２ＭＨｚのローからハイへの遷
移中にこのカウンタのロード入力に論理０レベルが生じ
ると常に、カウンタの出力は〔ＱＤ−ＱＡ〕＝０００と
なる。１２．３５２ＭＨｚのローからハイへの遷移中に
カウンタのロード入力が論理１であれば、カウンタはそ
のカウントを１だけ増分する。
【００６０】９行は受信された網リンクデータが７行の
パターンと一致する場合に、連続する１２．３５２ＭＨ
ｚクロックサイクル中の４ビットカウンタの出力を示
す。カウンタの出力が〔ＱＤ−ＱＡ〕＝００１１の値に
達するのは網リンクから同期２４記号が受信されるこれ
らの間隔中だけであることをお判り願いたい。フリップ
フロップＦＦ２Ａ及びＦＦ２ＢはそのＤ入力をこのカウ
ンタの出力から直接受信する。ＦＦ２Ａ及びＦＦ２Ｂは
ＦＦ１の反転出力（ＸＱ）のローからハイへの遷移によ
りクロックされる。ＦＦ１の反転出力におけるローから
ハイへの遷移は遅延且つサンプルされた受信網リンクデ
ータが論理１から論理０へ反転して正パルスを完結する
時に生じる。フリップフロップＦＦ２Ａ，ＦＦ２Ｂ及び
それに続く段は２０，２２，２４セットの中から受信さ
れた記号を復号するために３．０８８ＭＨｚビット間隔
内に取り込まれた４つのサンプル点のいずれにおいてこ
の正パルスが完結するかを評価する。
パターンと一致する場合に、連続する１２．３５２ＭＨ
ｚクロックサイクル中の４ビットカウンタの出力を示
す。カウンタの出力が〔ＱＤ−ＱＡ〕＝００１１の値に
達するのは網リンクから同期２４記号が受信されるこれ
らの間隔中だけであることをお判り願いたい。フリップ
フロップＦＦ２Ａ及びＦＦ２ＢはそのＤ入力をこのカウ
ンタの出力から直接受信する。ＦＦ２Ａ及びＦＦ２Ｂは
ＦＦ１の反転出力（ＸＱ）のローからハイへの遷移によ
りクロックされる。ＦＦ１の反転出力におけるローから
ハイへの遷移は遅延且つサンプルされた受信網リンクデ
ータが論理１から論理０へ反転して正パルスを完結する
時に生じる。フリップフロップＦＦ２Ａ，ＦＦ２Ｂ及び
それに続く段は２０，２２，２４セットの中から受信さ
れた記号を復号するために３．０８８ＭＨｚビット間隔
内に取り込まれた４つのサンプル点のいずれにおいてこ
の正パルスが完結するかを評価する。
【００６１】１０，１１行は受信した網リンクデータが
７行のパターンと一致する場合の、それぞれＦＦ２Ａ，
ＦＦ２Ｂからの出力を示す。第６Ｂ図から、ＦＦ３Ａ，
ＦＦ３ＢはそのＤ入力をそれぞれＦＦ２Ａ，ＦＦ２Ｂか
ら受信することをお判り願いたい。ＦＦ３Ａ，ＦＦ３Ｂ
は、その出力が３．０８８ＭＨｚ間隔ごとに更新される
ように、（多重化回路により遅延された）実際に受信し
た網リンクデータのローからハイへの遷移によりクロッ
クされる。所与の３．０８８ＭＨｚにおいて、４ビット
カウンタはＦＦ１によりサンプルされる受信網リンクデ
ータが論理１となる（３回までの）各回に対して一度カ
ウントアップし、実際の網リンクデータが論理１から論
理０へ遷移する時に４ビットカウンタが達成する“最高
カウント”がＦＦ３Ａ及びＦＦ３Ｂにラッチされる。
７行のパターンと一致する場合の、それぞれＦＦ２Ａ，
ＦＦ２Ｂからの出力を示す。第６Ｂ図から、ＦＦ３Ａ，
ＦＦ３ＢはそのＤ入力をそれぞれＦＦ２Ａ，ＦＦ２Ｂか
ら受信することをお判り願いたい。ＦＦ３Ａ，ＦＦ３Ｂ
は、その出力が３．０８８ＭＨｚ間隔ごとに更新される
ように、（多重化回路により遅延された）実際に受信し
た網リンクデータのローからハイへの遷移によりクロッ
クされる。所与の３．０８８ＭＨｚにおいて、４ビット
カウンタはＦＦ１によりサンプルされる受信網リンクデ
ータが論理１となる（３回までの）各回に対して一度カ
ウントアップし、実際の網リンクデータが論理１から論
理０へ遷移する時に４ビットカウンタが達成する“最高
カウント”がＦＦ３Ａ及びＦＦ３Ｂにラッチされる。
【００６２】１２，１３行は受信された網リンクデータ
が７行のパターンと一致する場合の、それぞれＦＦ３
Ａ，ＦＦ３Ｂの出力を示す。フリップフロップ４Ａ，４
ＢはＦＦ３Ａ，ＦＦ３Ｂの出力に作用する組合せ論理の
ハイからローへの遷移によりクロックされる。ＦＦ４Ａ
の出力は網終端カードの回路への各網リンクビットの復
号化された出力である。ＦＦ４Ａは論理１を生じ、０記
号２０が受信されたことを示す。受信された網リンクビ
ット間隔の第１及び第２の４半部が共に論理１である場
合に、ＦＦ４Ａは回路へ論理１を出力して０記号２０が
受信されたことを示す。ＸＭＴカウンタ６６及びＲＣＶ
カウンタ６５へＣＴＲ ＬＯＡＤ信号を与えるのに適切
な時期を決定するために、フリップフロップＦＦ４Ｂの
出力は８ビットシフトレジスタへ与えられる。
が７行のパターンと一致する場合の、それぞれＦＦ３
Ａ，ＦＦ３Ｂの出力を示す。フリップフロップ４Ａ，４
ＢはＦＦ３Ａ，ＦＦ３Ｂの出力に作用する組合せ論理の
ハイからローへの遷移によりクロックされる。ＦＦ４Ａ
の出力は網終端カードの回路への各網リンクビットの復
号化された出力である。ＦＦ４Ａは論理１を生じ、０記
号２０が受信されたことを示す。受信された網リンクビ
ット間隔の第１及び第２の４半部が共に論理１である場
合に、ＦＦ４Ａは回路へ論理１を出力して０記号２０が
受信されたことを示す。ＸＭＴカウンタ６６及びＲＣＶ
カウンタ６５へＣＴＲ ＬＯＡＤ信号を与えるのに適切
な時期を決定するために、フリップフロップＦＦ４Ｂの
出力は８ビットシフトレジスタへ与えられる。
【００６３】１４及び１６行は受信した網リンクデータ
が７行のパターンと一致する場合の、それぞれＦＦ４
Ａ，ＦＦ４Ｂからの出力を示す。
が７行のパターンと一致する場合の、それぞれＦＦ４
Ａ，ＦＦ４Ｂからの出力を示す。
【００６４】１７行はＦＦ４Ｂから入力を受信し位相同
期回路から与えられる１２．３５２ＭＨｚクロックのロ
ーからハイへの遷移によりクロックされる８ビットシフ
トレジスタ〔ＳＲ〕の出力を示す。
期回路から与えられる１２．３５２ＭＨｚクロックのロ
ーからハイへの遷移によりクロックされる８ビットシフ
トレジスタ〔ＳＲ〕の出力を示す。
【００６５】１８行はシステム同期化を達成するために
ＸＭＴカウンタ６６及びＲＣＶカウンタ６５へ加えられ
るＣＴＲ ＳＹＮＣ信号を示す。ＣＴＲ ＳＹＮＣ信号
は位相同期回路により与えられる１２．３５２ＭＨｚク
ロックのローからハイへの遷移の安定期間後にＳＲ出力
により駆動される組合せ論理の出力をサンプルして公式
化される。
ＸＭＴカウンタ６６及びＲＣＶカウンタ６５へ加えられ
るＣＴＲ ＳＹＮＣ信号を示す。ＣＴＲ ＳＹＮＣ信号
は位相同期回路により与えられる１２．３５２ＭＨｚク
ロックのローからハイへの遷移の安定期間後にＳＲ出力
により駆動される組合せ論理の出力をサンプルして公式
化される。
【００６６】第６Ｃ図〜第６Ｆ図の残りの行は同期化さ
れたＸＭＴカウンタ６６及びＲＣＶカウンタ６５の出力
を示す。特に２０行と２５行を較べれば、送受信網リン
クの両方に付して３．０８８ＭＨｚビット間隔は同相に
維持されることが判る。第６Ｃ図〜第６Ｆ図及び第７Ｄ
図に示すタイミング図は互いに補い合うものである。一
緒にすれば、交換方式及びその特定の時分割多重方策の
タイミングが捕えられ完全に記述される。第６Ａ図及び
第６Ｂ図の回路は網リンクの網終端５０Ｂのこの機能の
核となる。
れたＸＭＴカウンタ６６及びＲＣＶカウンタ６５の出力
を示す。特に２０行と２５行を較べれば、送受信網リン
クの両方に付して３．０８８ＭＨｚビット間隔は同相に
維持されることが判る。第６Ｃ図〜第６Ｆ図及び第７Ｄ
図に示すタイミング図は互いに補い合うものである。一
緒にすれば、交換方式及びその特定の時分割多重方策の
タイミングが捕えられ完全に記述される。第６Ａ図及び
第６Ｂ図の回路は網リンクの網終端５０Ｂのこの機能の
核となる。
【００６７】第７Ａ図及び第７Ｂ図を参照として、マス
ターコントロールユニット５０Ａの送信リンクエンコー
ダ部及び受信リンクデコーダ部を示す。これらの回路は
第７Ｃ図及び第７Ｄ図の波形に従って作動する。
ターコントロールユニット５０Ａの送信リンクエンコー
ダ部及び受信リンクデコーダ部を示す。これらの回路は
第７Ｃ図及び第７Ｄ図の波形に従って作動する。
【００６８】第７Ａ図を参照として、それは第６Ａ図に
示すものと同じである。同様に、第７Ｂ図の回路は第６
Ｂ図の回路と同じである。これはそれらが１個の集積回
路内に作られる場合である。ＮＬＩ５０が網終端５０Ｂ
に使用されるのではなく網リンクのＮＳＣ端で使用され
る場合は、第７Ａ（６Ａ）図の回路の異なる部分を適用
できる。同様に、デバイスを網終端で使用するのではな
くＮＬＩ５０を網リンクのＮＳＣ端で使用する場合に
は、第７Ｂ（６Ｂ）図の回路の異なる部分を適用でき
る。第７Ａ図において、デバイスのマスター／スレーブ
ピンは（マスターモードを示す）論理１に固定され、回
路の適切な部分をイネーブルする。第７Ａ図の送信器は
第５図の固定モジュールＸＭＴカウンタ６３から入力を
受信する。ＸＭＴカウンタ６３は２段からなり、第１段
は０〜１５４３カウントの連続クロック入力範囲の１１
ビットカウンタである。第２段は０〜２３の範囲の５ビ
ットカウンタである。第２段が１回増分できるまでは、
各カウンタの第１段は０〜１５４３の範囲でなければな
らない。第１段カウンタがカウント２３に達すると、第
１段カウンタの出力が次に最大値となりクロックを受信
する時に、第２段の出力は０復帰する。第１段カウンタ
出力１７１はＩＣＶＡＬ００〜ＩＣＶＡＬ１０と呼ばれ
る。ＩＣＶＡＬ０２及びＩＣＶＡＬ０３出力は使用され
ない。第２段カウンタ出力１７２は第７Ａ図でＩＦＲＭ
ＣＴ０〜ＩＦＲＭＣＴ４と呼ばれる。ＸＭＴカウンタ６
３は第５図の同じ１２．３５２ＭＨｚクロックの反転コ
ピーのローからハイへの縁によりクロツクされる。さら
に、網リンクへ出力される回路へのデータ入力がＸＭＴ
カウンタ６３出力を強制的にＩＣＶＡＬ００、ＩＣＶＡ
Ｌ０１＝００とする同じ１２．３５２ＭＨｚクロックパ
ルスのハイからローへの縁と同相の３．０８８ＭＨｚの
全間隔に対して与えられる。
示すものと同じである。同様に、第７Ｂ図の回路は第６
Ｂ図の回路と同じである。これはそれらが１個の集積回
路内に作られる場合である。ＮＬＩ５０が網終端５０Ｂ
に使用されるのではなく網リンクのＮＳＣ端で使用され
る場合は、第７Ａ（６Ａ）図の回路の異なる部分を適用
できる。同様に、デバイスを網終端で使用するのではな
くＮＬＩ５０を網リンクのＮＳＣ端で使用する場合に
は、第７Ｂ（６Ｂ）図の回路の異なる部分を適用でき
る。第７Ａ図において、デバイスのマスター／スレーブ
ピンは（マスターモードを示す）論理１に固定され、回
路の適切な部分をイネーブルする。第７Ａ図の送信器は
第５図の固定モジュールＸＭＴカウンタ６３から入力を
受信する。ＸＭＴカウンタ６３は２段からなり、第１段
は０〜１５４３カウントの連続クロック入力範囲の１１
ビットカウンタである。第２段は０〜２３の範囲の５ビ
ットカウンタである。第２段が１回増分できるまでは、
各カウンタの第１段は０〜１５４３の範囲でなければな
らない。第１段カウンタがカウント２３に達すると、第
１段カウンタの出力が次に最大値となりクロックを受信
する時に、第２段の出力は０復帰する。第１段カウンタ
出力１７１はＩＣＶＡＬ００〜ＩＣＶＡＬ１０と呼ばれ
る。ＩＣＶＡＬ０２及びＩＣＶＡＬ０３出力は使用され
ない。第２段カウンタ出力１７２は第７Ａ図でＩＦＲＭ
ＣＴ０〜ＩＦＲＭＣＴ４と呼ばれる。ＸＭＴカウンタ６
３は第５図の同じ１２．３５２ＭＨｚクロックの反転コ
ピーのローからハイへの縁によりクロツクされる。さら
に、網リンクへ出力される回路へのデータ入力がＸＭＴ
カウンタ６３出力を強制的にＩＣＶＡＬ００、ＩＣＶＡ
Ｌ０１＝００とする同じ１２．３５２ＭＨｚクロックパ
ルスのハイからローへの縁と同相の３．０８８ＭＨｚの
全間隔に対して与えられる。
【００６９】本質的に、１７９の信号は反転されて３．
０８８ＭＨｚ期間継続する網リンクビット出力を生じ
る。１７９は１７８信号がカウンタの状態変化から安定
した後にサンプルされる１７８の値に等しいことをお判
り願いたい。１７８信号は信号１７４，１７５，１７６
及び１７７をＮＯＲすることにより形成される。１７
４，１７５，１７６及び１７７信号は各々が網リンクへ
のパルス幅変調される出力を生成する役割りを果す。１
７４信号は各３．０８８ＭＨｚビット間隔の第１の４半
部中にパルス幅変調される出力が同期ビット時間中に論
理１となることを保証するように公式化される。１７７
信号は３．０８８ＭＨｚビット間隔の第２の４半部が同
期ビット時間中に論理１となることを保証するように公
式化される。１７６信号は３．０８８ＭＨｚビット間隔
の第３の４半部が同期ビット時間中に論理１となること
を保証するように公式化される。１７５信号は回路への
データ入力（ＤＡＴＡ ＩＮ）自体が論理１である非同
期ビット時間中に３．０８８ＭＨｚビット間隔の第２の
４半部を論理１とするように公式化される。同様に、網
リンク出力３．０８８ＭＨｚビット間隔の第２の４半部
はこのような間隔中にデータ入力（ＤＡＴＡ ＩＮ）自
体が論理０である時に論理０となるようにされる。
０８８ＭＨｚ期間継続する網リンクビット出力を生じ
る。１７９は１７８信号がカウンタの状態変化から安定
した後にサンプルされる１７８の値に等しいことをお判
り願いたい。１７８信号は信号１７４，１７５，１７６
及び１７７をＮＯＲすることにより形成される。１７
４，１７５，１７６及び１７７信号は各々が網リンクへ
のパルス幅変調される出力を生成する役割りを果す。１
７４信号は各３．０８８ＭＨｚビット間隔の第１の４半
部中にパルス幅変調される出力が同期ビット時間中に論
理１となることを保証するように公式化される。１７７
信号は３．０８８ＭＨｚビット間隔の第２の４半部が同
期ビット時間中に論理１となることを保証するように公
式化される。１７６信号は３．０８８ＭＨｚビット間隔
の第３の４半部が同期ビット時間中に論理１となること
を保証するように公式化される。１７５信号は回路への
データ入力（ＤＡＴＡ ＩＮ）自体が論理１である非同
期ビット時間中に３．０８８ＭＨｚビット間隔の第２の
４半部を論理１とするように公式化される。同様に、網
リンク出力３．０８８ＭＨｚビット間隔の第２の４半部
はこのような間隔中にデータ入力（ＤＡＴＡ ＩＮ）自
体が論理０である時に論理０となるようにされる。
【００７０】次の組合せ論理式は第７Ａ図の回路の関連
部分の動作を記述するものである。 状態 出力 [IFRMCT4-IFRMCT0]=00000 の場合のみ 171=0 [ICVAL10-ICVAL00]=00000XXXXXX 但し X=irrelevant の場合のみ 172=1 [ICVAL10-ICVAL00]=00000111XXX 但し X=irrelevant の場合のみ 173=0 [ICVAL10-ICVAL00]=XXXXXXXXX00 但し X=irrelevant の場合のみ 174=1 [ICVAL10-ICVAL00]not=00000111XXX但し X=irrelevant 且つ ICVAL1=0 且つ “DATA IN"=1 の場合のみ 175=1 FRMCT=00000 且つ [ICVAL10-ICVAL00]not=00000111XX0但し X=irrelevant FRMCT=00000 の場合のみ 176=1 且つ [ICVAL10-ICVAL00]not=00000111XXX但し X=irrelevant 且つ ICVAL1=0 の場合のみ 177=1 178=NOR(174, 175, 176, 177) 179=178 12.352MHzでサンプル “DATA OUTPUT TO NETWORK LINK"=179の補数
部分の動作を記述するものである。 状態 出力 [IFRMCT4-IFRMCT0]=00000 の場合のみ 171=0 [ICVAL10-ICVAL00]=00000XXXXXX 但し X=irrelevant の場合のみ 172=1 [ICVAL10-ICVAL00]=00000111XXX 但し X=irrelevant の場合のみ 173=0 [ICVAL10-ICVAL00]=XXXXXXXXX00 但し X=irrelevant の場合のみ 174=1 [ICVAL10-ICVAL00]not=00000111XXX但し X=irrelevant 且つ ICVAL1=0 且つ “DATA IN"=1 の場合のみ 175=1 FRMCT=00000 且つ [ICVAL10-ICVAL00]not=00000111XX0但し X=irrelevant FRMCT=00000 の場合のみ 176=1 且つ [ICVAL10-ICVAL00]not=00000111XXX但し X=irrelevant 且つ ICVAL1=0 の場合のみ 177=1 178=NOR(174, 175, 176, 177) 179=178 12.352MHzでサンプル “DATA OUTPUT TO NETWORK LINK"=179の補数
【００７１】第７Ｂ図を参照として、本例においてＮＬ
Ｉ５０Ａのマスター／スレーブピンは（マスターモード
を示す）論理１に固定されており、回路の適切な部分を
イネーブルする。データは網リンクから到来してＮＬＩ
５０Ａへ通され且つそのデータ出力からＮＳＣ３６回路
へ通されるＮＬＩ５０への１２．３５２ＭＨｚクロック
及び３３３Ｈｚ（ＩＳＹＮＣ）同期入力は、ＮＬＩ Ｘ
ＭＴカウンタ６３及びＲＣＶカウンタ６４をそれぞれク
ロック及びロードして交換方式を同期化させる１２ＭＨ
ｚクロック及び３３３Ｈｚ（ＳＹＮＣ）同期信号の所ま
で続く。
Ｉ５０Ａのマスター／スレーブピンは（マスターモード
を示す）論理１に固定されており、回路の適切な部分を
イネーブルする。データは網リンクから到来してＮＬＩ
５０Ａへ通され且つそのデータ出力からＮＳＣ３６回路
へ通されるＮＬＩ５０への１２．３５２ＭＨｚクロック
及び３３３Ｈｚ（ＩＳＹＮＣ）同期入力は、ＮＬＩ Ｘ
ＭＴカウンタ６３及びＲＣＶカウンタ６４をそれぞれク
ロック及びロードして交換方式を同期化させる１２ＭＨ
ｚクロック及び３３３Ｈｚ（ＳＹＮＣ）同期信号の所ま
で続く。
【００７２】第７Ｂ図において、入力１５０のデータ
（ＲＣＶＤ ＤＡＴＡ ＦＲＯＭ ＮＥＴＷＯＲＫ Ｌ
ＩＮＫ）は事実交換方式の全体タイミング制御に従って
同期的に受信される。入力１５２（ＩＮＰＵＴ ＤＡＴ
Ａ ＭＡＸ ＣＯＮＴＲＯＬ）はＮＳＣ３６のマイクロ
プロセッサにより常に論理１に設定され入力１５０から
出力１５３（ＤＡＴＡ ＯＵＴＰＵＴ ＴＯ ＣＡＲＤ
ＣＩＲＣＵＩＴ）へのパスをイネーブルする。ＮＳＣ
ＮＬＩ５０Ｂを介して網リンクから受信されるデータ
はコード化されていないため、使用する方法の一つの性
質はいかなる回路も復号を行う必要がないということで
実現される。
（ＲＣＶＤ ＤＡＴＡ ＦＲＯＭ ＮＥＴＷＯＲＫ Ｌ
ＩＮＫ）は事実交換方式の全体タイミング制御に従って
同期的に受信される。入力１５２（ＩＮＰＵＴ ＤＡＴ
Ａ ＭＡＸ ＣＯＮＴＲＯＬ）はＮＳＣ３６のマイクロ
プロセッサにより常に論理１に設定され入力１５０から
出力１５３（ＤＡＴＡ ＯＵＴＰＵＴ ＴＯ ＣＡＲＤ
ＣＩＲＣＵＩＴ）へのパスをイネーブルする。ＮＳＣ
ＮＬＩ５０Ｂを介して網リンクから受信されるデータ
はコード化されていないため、使用する方法の一つの性
質はいかなる回路も復号を行う必要がないということで
実現される。
【００７３】交換方式の全体タイミング制御については
第５図の検討において記載した。前記した同期動作を達
成するのに重要な要素のいくつかが第７Ｂ図及び第７Ｃ
図のタイミング図に示されている。第７Ｂ図のさまざま
な点にＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆの符号を付け、各点に対
するタイミングを第７Ｃ図に示す。第７Ｃ図に、回路へ
与えられる１２．３５２ＭＨｚクロック及び３３３Ｈｚ
（ＩＳＹＮＣ）同期信号を示す。これらの信号の性質は
１２．３５２ＭＨｚクロックが無限にトグルするもので
ある。（３ｍＳ間隔の）３７０５６の各１２．３５２Ｍ
Ｈｚサイクルごとに、通常論理１であるＩＳＹＮＣ信号
は指示された位相で１２．３５２ＭＨｚの２サイクル継
続する間隔に対して論理０へ遷移する。ＩＳＹＮＣ信号
のこのパターンも同様に無限に継続する。交換方式のＮ
ＳＣ端のＸＭＴカウンタ６３及びＲＣＶカウンタ６４は
この１２．３５２ＭＨｚ信号の反転形式（１２ＭＨｚ）
によりクロックされる。第７Ｂ図の回路はこれら２つの
カウンタを位相同期化させるロード信号（ＳＹＮＣ）を
形成し、それからシステムタイミング制御はＡ〜Ｆ段を
介して管理される。回路の制御１２．３５２ＭＨｚ及び
ＩＳＹＮＣ入力タイミングに関して信号Ａ〜Ｆ及びＳＹ
ＮＣのタイミングを第７Ｃ図に示す。
第５図の検討において記載した。前記した同期動作を達
成するのに重要な要素のいくつかが第７Ｂ図及び第７Ｃ
図のタイミング図に示されている。第７Ｂ図のさまざま
な点にＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆの符号を付け、各点に対
するタイミングを第７Ｃ図に示す。第７Ｃ図に、回路へ
与えられる１２．３５２ＭＨｚクロック及び３３３Ｈｚ
（ＩＳＹＮＣ）同期信号を示す。これらの信号の性質は
１２．３５２ＭＨｚクロックが無限にトグルするもので
ある。（３ｍＳ間隔の）３７０５６の各１２．３５２Ｍ
Ｈｚサイクルごとに、通常論理１であるＩＳＹＮＣ信号
は指示された位相で１２．３５２ＭＨｚの２サイクル継
続する間隔に対して論理０へ遷移する。ＩＳＹＮＣ信号
のこのパターンも同様に無限に継続する。交換方式のＮ
ＳＣ端のＸＭＴカウンタ６３及びＲＣＶカウンタ６４は
この１２．３５２ＭＨｚ信号の反転形式（１２ＭＨｚ）
によりクロックされる。第７Ｂ図の回路はこれら２つの
カウンタを位相同期化させるロード信号（ＳＹＮＣ）を
形成し、それからシステムタイミング制御はＡ〜Ｆ段を
介して管理される。回路の制御１２．３５２ＭＨｚ及び
ＩＳＹＮＣ入力タイミングに関して信号Ａ〜Ｆ及びＳＹ
ＮＣのタイミングを第７Ｃ図に示す。
【００７４】第７Ｄ図は第７Ａ図及び第７Ｂ図に示す回
路と第５図のＸＭＴカウンタ６３及びＲＣＶカウンタ６
４間の関係、及び送受信網リンクデータの同期動作を示
す。
路と第５図のＸＭＴカウンタ６３及びＲＣＶカウンタ６
４間の関係、及び送受信網リンクデータの同期動作を示
す。
【００７５】第７Ｄ図を参照として、３行は第７Ｂ図の
回路の１２．３５２ＭＨｚクロック入力のタイミングを
示し、４行は第７Ｂ図の回路への３３３Ｈｚ位相同期化
入力（ＩＳＹＮＣ）のタイミングを示し、
回路の１２．３５２ＭＨｚクロック入力のタイミングを
示し、４行は第７Ｂ図の回路への３３３Ｈｚ位相同期化
入力（ＩＳＹＮＣ）のタイミングを示し、
【００７６】６行はＮＳＣ端５０Ａ動作の全体タイミン
グを制御する第５図のＸＭＴカウンタ６３及びＲＣＶカ
ウンタ６４への第７Ｂ図に示す１２ＭＨｚクロック入力
を示す。７行はＮＬＩ５０Ａ動作の全体タイミングを制
御する第５図のＸＭＴカウンタ６３及びＲＣＶカウンタ
６４への第７Ｂ図に示す３３３Ｈｚ（ＳＹＮＣ）位相同
期入力を示す。
グを制御する第５図のＸＭＴカウンタ６３及びＲＣＶカ
ウンタ６４への第７Ｂ図に示す１２ＭＨｚクロック入力
を示す。７行はＮＬＩ５０Ａ動作の全体タイミングを制
御する第５図のＸＭＴカウンタ６３及びＲＣＶカウンタ
６４への第７Ｂ図に示す３３３Ｈｚ（ＳＹＮＣ）位相同
期入力を示す。
【００７７】１０行はローからハイへの遷移時に第５図
に示すラッチ７５がＮＬＩ５０Ａの受信網リンクデータ
をサンプルするのに使用するＲＣＶカウンタ６４の３．
０８８ＭＨｚ出力を示す。１２行はローからハイへの遷
移時と第５図のラインエンコーダ６８がＮＬＩ５０Ａの
各ビット出力の網送信間隔を開始するのに使用するＸＭ
Ｔカウンタ６３の３．０８８ＭＨｚ出力を示す。
に示すラッチ７５がＮＬＩ５０Ａの受信網リンクデータ
をサンプルするのに使用するＲＣＶカウンタ６４の３．
０８８ＭＨｚ出力を示す。１２行はローからハイへの遷
移時と第５図のラインエンコーダ６８がＮＬＩ５０Ａの
各ビット出力の網送信間隔を開始するのに使用するＸＭ
Ｔカウンタ６３の３．０８８ＭＨｚ出力を示す。
【００７８】１３行は第５図のラッチ７５によりＮＬＩ
５０Ａと受信される網リンクデータのタイミングを示
す。この行の黒い部分は交換方式に使用される方法によ
り、伝播遅延が安定化して、データが妥当であることが
保証される領域である。１４〜１７行は本交換方式で使
用する時分割多重化法により受信される各網リンクビッ
トの役割りを示す。
５０Ａと受信される網リンクデータのタイミングを示
す。この行の黒い部分は交換方式に使用される方法によ
り、伝播遅延が安定化して、データが妥当であることが
保証される領域である。１４〜１７行は本交換方式で使
用する時分割多重化法により受信される各網リンクビッ
トの役割りを示す。
【００７９】１９行は第７Ａ図の回路へ送出され網リン
クへ出力されるＰＣＭデータのタイミングを示す。２１
行は送信される各網リンクビットの役割り及び本交換方
式で使用される時分割多重化法におけるその役割りを示
す。送信される各網リンクビットは１２行に示す３．０
８８ＭＨｚクロックのローからハイへの遷移で開始する
ように示されている。これらの３．０８８ＭＨｚ間隔中
に送信される各ビットに対してパルス幅変調コード化が
強化される。
クへ出力されるＰＣＭデータのタイミングを示す。２１
行は送信される各網リンクビットの役割り及び本交換方
式で使用される時分割多重化法におけるその役割りを示
す。送信される各網リンクビットは１２行に示す３．０
８８ＭＨｚクロックのローからハイへの遷移で開始する
ように示されている。これらの３．０８８ＭＨｚ間隔中
に送信される各ビットに対してパルス幅変調コード化が
強化される。
【００８０】第７Ｄ図及び第６Ｃ図〜第６Ｆ図に示すタ
イミング図は互いに補い合う。一緒にすれば交換方式の
タイミング及びその特定時分割多重化方策が捕えられ完
全に記述される。第７Ａ図及び第７Ｂ図に示す回路はＮ
ＬＩ５０Ａのこの機能の核を提供する。
イミング図は互いに補い合う。一緒にすれば交換方式の
タイミング及びその特定時分割多重化方策が捕えられ完
全に記述される。第７Ａ図及び第７Ｂ図に示す回路はＮ
ＬＩ５０Ａのこの機能の核を提供する。
【００８１】第８図のＮＬＩ５０は回線３０に関連する
コントロールサブシステムと網終端棚、すなわちＮＳＣ
回路３６を接続する網リンクを発生して制御する。３．
０８８ＭＨｚ網リンクの各端にはＮＬＩ５０があり、各
ＮＬＩ５０は各送信方向に一つずつの１組のリンクを処
理する。所与のカードにおいて、ＮＬＩ５０はそこへ通
されるＰＣＭ、信号、及びメッセージ情報をシリアル流
へ変換し、いくつかのフレーミング及び同期化ビットを
加えてこのデータをコード化形式で網リンクへ送信す
る。他方の方向で、ＮＬＩ５０はライン復号を行いＰＣ
Ｍ、信号、及びメッセージ情報を抽出して適切なカード
回路へ渡す。網リンクを介したコントロールサブシステ
ムから網終端装置へのデータ送信に使用されるコーディ
ングはパルス幅変調形式であり、０，１，及び同期化デ
ジットを表わすのに可変長パルスが使用される。一方、
網終端装置からコントロールサブシステムへ送られる網
リンクデータのコーディングは厳密にＮＲＺである、第
１Ａ図。ＮＬＩに対してＰＣＭ及び信号データを通すの
にいくつかの形式があり、各々に対してデバイスの別々
のモードが定義されている。
コントロールサブシステムと網終端棚、すなわちＮＳＣ
回路３６を接続する網リンクを発生して制御する。３．
０８８ＭＨｚ網リンクの各端にはＮＬＩ５０があり、各
ＮＬＩ５０は各送信方向に一つずつの１組のリンクを処
理する。所与のカードにおいて、ＮＬＩ５０はそこへ通
されるＰＣＭ、信号、及びメッセージ情報をシリアル流
へ変換し、いくつかのフレーミング及び同期化ビットを
加えてこのデータをコード化形式で網リンクへ送信す
る。他方の方向で、ＮＬＩ５０はライン復号を行いＰＣ
Ｍ、信号、及びメッセージ情報を抽出して適切なカード
回路へ渡す。網リンクを介したコントロールサブシステ
ムから網終端装置へのデータ送信に使用されるコーディ
ングはパルス幅変調形式であり、０，１，及び同期化デ
ジットを表わすのに可変長パルスが使用される。一方、
網終端装置からコントロールサブシステムへ送られる網
リンクデータのコーディングは厳密にＮＲＺである、第
１Ａ図。ＮＬＩに対してＰＣＭ及び信号データを通すの
にいくつかの形式があり、各々に対してデバイスの別々
のモードが定義されている。
【００８２】再び第９図を参照として、各ＮＬＩ５０は
ＰＣＭ及び信号データの２４チャネルを制御する。ＮＳ
Ｃ回路３６は７６８チャネル群を処理するため、対処す
べき全チャネルを処理するための３２ＮＬＩ回路５０を
ボード上に持たなければならない。ＤＡＳ３７、第３
図、は９６チャネルをサポートし従ってボード当り４つ
のＮＬＩ回路５０を必要とする。各々が２４チャネルを
サポートするＤＰＣ、ＰＲＩ、ＢＲＬ及びＤＳＰ回路は
ボード当り一つのＮＬＩ回路５０しか必要としない。こ
れらの各回路に対するＮＬＩ回路５０の数の違いの他
に、各々がそのＮＬＩ回路５０に対するデータの通過を
処理する方法及び各ＮＬＩ回路５０の内部タイミングの
制御方法も異なる。第９図はＮＬＩ５０が第３図の方式
にどのように使用されるかを示し、第１０図は各カード
で使用されるデバイスデータＩ／Ｏ及び内部タイミング
制御モードを示す。ＮＬＩ５０Ｉ／Ｏのモードはハード
ワイヤＮＬＩモード選定ピンＡ及びＢ８１、第８図、に
より指定される。ＮＬＩ５０の内部タイミング制御はＮ
ＬＩマスター／スレーブピン８０、第８図、をハードワ
イヤリングして固定される。
ＰＣＭ及び信号データの２４チャネルを制御する。ＮＳ
Ｃ回路３６は７６８チャネル群を処理するため、対処す
べき全チャネルを処理するための３２ＮＬＩ回路５０を
ボード上に持たなければならない。ＤＡＳ３７、第３
図、は９６チャネルをサポートし従ってボード当り４つ
のＮＬＩ回路５０を必要とする。各々が２４チャネルを
サポートするＤＰＣ、ＰＲＩ、ＢＲＬ及びＤＳＰ回路は
ボード当り一つのＮＬＩ回路５０しか必要としない。こ
れらの各回路に対するＮＬＩ回路５０の数の違いの他
に、各々がそのＮＬＩ回路５０に対するデータの通過を
処理する方法及び各ＮＬＩ回路５０の内部タイミングの
制御方法も異なる。第９図はＮＬＩ５０が第３図の方式
にどのように使用されるかを示し、第１０図は各カード
で使用されるデバイスデータＩ／Ｏ及び内部タイミング
制御モードを示す。ＮＬＩ５０Ｉ／Ｏのモードはハード
ワイヤＮＬＩモード選定ピンＡ及びＢ８１、第８図、に
より指定される。ＮＬＩ５０の内部タイミング制御はＮ
ＬＩマスター／スレーブピン８０、第８図、をハードワ
イヤリングして固定される。
【００８３】ＮＬＩ５０及びＮＳＣ回路３６は両モード
選定ピンＡ，Ｂ８１を論理０へワイヤリングして指定さ
れるモード０で作動する。モード０において、網リンク
送信データは８つのＰＣＭ及び３つの“システム”ビッ
トからなる１１の並列ビットで表わされる。３つのシス
テムビットはパリティビット、フレーミングビット、及
びスーパーフレーム同期信号（ＳＦＳＳ）ビットからな
っている。網リンクから受信したデータの出力には同じ
１１ビット並列フォーマットが使用される。ＮＳＣカー
ド３６上のＮＬＩ回路５０はシステムクロックにより１
２．３５２ＭＨｚクロック及び３３３Ｈｚ同期化パルス
が与えられる。これらの信号をマスタータイミング制御
に使用するには、各ＮＬＩ５０のマスター／スレーブピ
ン８０を論理１に設定しなければならない。
選定ピンＡ，Ｂ８１を論理０へワイヤリングして指定さ
れるモード０で作動する。モード０において、網リンク
送信データは８つのＰＣＭ及び３つの“システム”ビッ
トからなる１１の並列ビットで表わされる。３つのシス
テムビットはパリティビット、フレーミングビット、及
びスーパーフレーム同期信号（ＳＦＳＳ）ビットからな
っている。網リンクから受信したデータの出力には同じ
１１ビット並列フォーマットが使用される。ＮＳＣカー
ド３６上のＮＬＩ回路５０はシステムクロックにより１
２．３５２ＭＨｚクロック及び３３３Ｈｚ同期化パルス
が与えられる。これらの信号をマスタータイミング制御
に使用するには、各ＮＬＩ５０のマスター／スレーブピ
ン８０を論理１に設定しなければならない。
【００８４】ＤＳ１ポート４２、ＰＲＩ４０及びＢＲＬ
３８上のＮＬＩ回路５０はモードピンＡを論理０にモー
ドピンＢを論理０にワイヤリングして指定されるモード
１で作動する。モード１では、網リンク送信されるＰＣ
Ｍデータは１．５４４ＭＨｚシリアルビット流として与
えられる。シリアルＰＣＭ流は２４の８ビットサンプル
からなるフレームに構成され、このような１９２ビット
の各セットにはフレームビットが先行する。モード１に
おける信号データは、シリアルＰＣＭ入力流の各チャネ
ルのサンプルの８ビットの受信とタイミングが一致す
る、ＮＬＩ５０への４つの並列入力（Ａ，Ｂ，Ｃ，Ｄ）
として与えられる。モード１において、網リンクから受
信されるＰＣＭデータは送信に使用するのと同じ１．５
４４ＭＨｚシリアルフォーマットでＮＬＩ５０により出
力される。しかしながら、網リンクから受信される信号
データはＮＬＩピンには現れず、このデータはシステム
定義“信号フレーム”期間中にシリアル出力流のＰＣＭ
の最下位ビット、ＬＳＢ、と置換される。ＢＲＬ３８は
ＮＬＩ５０の信号ビット処理方法を使用しないことをお
判り願いたい。データポート回路４２、ＰＲＩ回路４０
及びＢＲＬ回路３８のＮＬＩ回路５０はそのマスター／
スレーブピン８０を論理０に設定して、受信網リンクか
ら得られる同期化情報と共にＮＬＩ回路位相同期回路、
第５図、（ＰＬＬ）から得られる１２．３５２ＭＨｚク
ロックにより内部タイミングが制御されるようにする。
３８上のＮＬＩ回路５０はモードピンＡを論理０にモー
ドピンＢを論理０にワイヤリングして指定されるモード
１で作動する。モード１では、網リンク送信されるＰＣ
Ｍデータは１．５４４ＭＨｚシリアルビット流として与
えられる。シリアルＰＣＭ流は２４の８ビットサンプル
からなるフレームに構成され、このような１９２ビット
の各セットにはフレームビットが先行する。モード１に
おける信号データは、シリアルＰＣＭ入力流の各チャネ
ルのサンプルの８ビットの受信とタイミングが一致す
る、ＮＬＩ５０への４つの並列入力（Ａ，Ｂ，Ｃ，Ｄ）
として与えられる。モード１において、網リンクから受
信されるＰＣＭデータは送信に使用するのと同じ１．５
４４ＭＨｚシリアルフォーマットでＮＬＩ５０により出
力される。しかしながら、網リンクから受信される信号
データはＮＬＩピンには現れず、このデータはシステム
定義“信号フレーム”期間中にシリアル出力流のＰＣＭ
の最下位ビット、ＬＳＢ、と置換される。ＢＲＬ３８は
ＮＬＩ５０の信号ビット処理方法を使用しないことをお
判り願いたい。データポート回路４２、ＰＲＩ回路４０
及びＢＲＬ回路３８のＮＬＩ回路５０はそのマスター／
スレーブピン８０を論理０に設定して、受信網リンクか
ら得られる同期化情報と共にＮＬＩ回路位相同期回路、
第５図、（ＰＬＬ）から得られる１２．３５２ＭＨｚク
ロックにより内部タイミングが制御されるようにする。
【００８５】ＤＡＳ回路３７のＮＬＩ回路５０はモード
ピンＡを論理１にピンＢを論理０にワイヤリングして指
定される、モード２で作動する。モード２において、網
リンク送信されるＰＣＭデータは８つの並列ＰＣＭビッ
トとしてＮＬＩ５０へ与えられる。同様に、網リンクか
ら受信されるデータは８つの並列ＰＣＭビットとしてＮ
ＬＩ５０から出力される。Ａポート信号データはシステ
ム定義Ａポート信号フレーム期間中に受信リンクの各チ
ャネルのＰＣＭのＬＳＢから抽出され、記憶され後に回
路のマイクロプロセッサにより読み出される。ＤＡＳ回
路３７のＮＬＩ回路５０はそのマスター／スレーブピン
８０を論理０に設定して、受信網リンクから得られる同
期化情報と共に、カードの位相同期回路（ＰＬＬ）、第
５図、から与えられる１２．３５２ＭＨｚクロックによ
り内部タイミングが制御されるようにする。
ピンＡを論理１にピンＢを論理０にワイヤリングして指
定される、モード２で作動する。モード２において、網
リンク送信されるＰＣＭデータは８つの並列ＰＣＭビッ
トとしてＮＬＩ５０へ与えられる。同様に、網リンクか
ら受信されるデータは８つの並列ＰＣＭビットとしてＮ
ＬＩ５０から出力される。Ａポート信号データはシステ
ム定義Ａポート信号フレーム期間中に受信リンクの各チ
ャネルのＰＣＭのＬＳＢから抽出され、記憶され後に回
路のマイクロプロセッサにより読み出される。ＤＡＳ回
路３７のＮＬＩ回路５０はそのマスター／スレーブピン
８０を論理０に設定して、受信網リンクから得られる同
期化情報と共に、カードの位相同期回路（ＰＬＬ）、第
５図、から与えられる１２．３５２ＭＨｚクロックによ
り内部タイミングが制御されるようにする。
【００８６】ＤＳＰ回路３７のＮＬＩ回路５０は両モー
ド選定ピンＡ，Ｂを論理１にワイヤリングして指定され
るモード３で作動する。モード３において、送信される
ＰＣＭデータは２４の８ビットＰＣＭサンプルからなる
１．５３６ＭＨｚシリアルデータ流としてＮＬＩ５０へ
与えられる。網リンクから受信されるＰＣＭデータは２
４の８ビットＰＣＭサンプルからなる１．５３６ＭＨｚ
シリアルデータ流としてＮＬＩからも出力される。Ａポ
ート信号データはシステム定義Ａ信号フレーム期間中に
受信リンクの各チャネルのＰＣＭのＬＳＢから抽出さ
れ、記憶され後に回路のマイクロプロセッサにより読み
出される。ＤＳＰ回路３７のＮＬＩ５０はそのマスター
／スレーブピン８０を論理０に設定して、受信網リンク
から得られる同期化情報と共に回路の位相同期回路（Ｐ
ＬＬ）、第５図、により与えられる１２．３５２ＭＨｚ
クロックにより内部タイミングが制御されるようにす
る。
ド選定ピンＡ，Ｂを論理１にワイヤリングして指定され
るモード３で作動する。モード３において、送信される
ＰＣＭデータは２４の８ビットＰＣＭサンプルからなる
１．５３６ＭＨｚシリアルデータ流としてＮＬＩ５０へ
与えられる。網リンクから受信されるＰＣＭデータは２
４の８ビットＰＣＭサンプルからなる１．５３６ＭＨｚ
シリアルデータ流としてＮＬＩからも出力される。Ａポ
ート信号データはシステム定義Ａ信号フレーム期間中に
受信リンクの各チャネルのＰＣＭのＬＳＢから抽出さ
れ、記憶され後に回路のマイクロプロセッサにより読み
出される。ＤＳＰ回路３７のＮＬＩ５０はそのマスター
／スレーブピン８０を論理０に設定して、受信網リンク
から得られる同期化情報と共に回路の位相同期回路（Ｐ
ＬＬ）、第５図、により与えられる１２．３５２ＭＨｚ
クロックにより内部タイミングが制御されるようにす
る。
【００８７】ＮＬＩ５０はさまざまな機能を実施する。
それはＰＣＭ及び信号データの２４チャネルを３．０８
８ＭＨｚシリアルビット流へ変換し、受信した３．０８
８ＭＨｚシリアルビット流をＰＣＭ及び信号データへ変
換する。それはパケットプロトコルを使用してメッセー
ジ情報を各送信網リンクへ埋込み且つ各受信リンクから
メッセージ情報を抽出する。それはまた、前記パルス幅
変調ラインデコーディングを使用して各送信網リンクへ
クロックを埋込み、シリアルデータ流へ“ｓｙｎｃ”ビ
ット２４を埋込むことによりリンク同期化を行い、各受
信リンクからクロック及びｓｙｎｃを抽出する。ＰＣＭ
及び信号データ挿入／抽出レジスタが背景テスト用に設
けられ、マイクロプロセッサアクセスを有する信号記憶
装置が受信Ａ信号ビット用に設けられる。また、メッセ
ージ情報処理及びチップ制御用のマイクロプロセッサイ
ンターフェイスもある。
それはＰＣＭ及び信号データの２４チャネルを３．０８
８ＭＨｚシリアルビット流へ変換し、受信した３．０８
８ＭＨｚシリアルビット流をＰＣＭ及び信号データへ変
換する。それはパケットプロトコルを使用してメッセー
ジ情報を各送信網リンクへ埋込み且つ各受信リンクから
メッセージ情報を抽出する。それはまた、前記パルス幅
変調ラインデコーディングを使用して各送信網リンクへ
クロックを埋込み、シリアルデータ流へ“ｓｙｎｃ”ビ
ット２４を埋込むことによりリンク同期化を行い、各受
信リンクからクロック及びｓｙｎｃを抽出する。ＰＣＭ
及び信号データ挿入／抽出レジスタが背景テスト用に設
けられ、マイクロプロセッサアクセスを有する信号記憶
装置が受信Ａ信号ビット用に設けられる。また、メッセ
ージ情報処理及びチップ制御用のマイクロプロセッサイ
ンターフェイスもある。
【００８８】第１１図を参照として、ＮＬＩ５０は５つ
のインターフェイスを有し、それは出データインターフ
ェイス、送信リンクインターフェイス８２、受信リンク
インターフェイス８６、入データインターフェイス８
８、及びマイクロプロセッサインターフェイス９０であ
る。出データインターフェイス８２はカードが網リンク
を介してＰＣＭ及び信号データを渡す手段を提供する。
このデータはマイクロプロセッサインターフェイス９０
により送信指定された情報と併合され、パルス幅変調コ
ード化形式で送信リンクインターフェイス８４により出
網リンクへ送られる。他方の方向では、網リンク４７か
ら受信されたデータは受信リンクインターフェイス８６
へ到達し、そこでＰＣＭ及び信号データが抽出され入デ
ータインターフェイス８８へ送られてＮＬＩ５０から出
力される。メッセージ情報は受信網リンク４７からも抽
出され、マイクロプロセッサインターフェイス９０へも
通される。マイクロプロセッサインターフェイス９０と
送受信インターフェイス８４，８６との接続はＦＩＦＯ
９１を介して行われる。
のインターフェイスを有し、それは出データインターフ
ェイス、送信リンクインターフェイス８２、受信リンク
インターフェイス８６、入データインターフェイス８
８、及びマイクロプロセッサインターフェイス９０であ
る。出データインターフェイス８２はカードが網リンク
を介してＰＣＭ及び信号データを渡す手段を提供する。
このデータはマイクロプロセッサインターフェイス９０
により送信指定された情報と併合され、パルス幅変調コ
ード化形式で送信リンクインターフェイス８４により出
網リンクへ送られる。他方の方向では、網リンク４７か
ら受信されたデータは受信リンクインターフェイス８６
へ到達し、そこでＰＣＭ及び信号データが抽出され入デ
ータインターフェイス８８へ送られてＮＬＩ５０から出
力される。メッセージ情報は受信網リンク４７からも抽
出され、マイクロプロセッサインターフェイス９０へも
通される。マイクロプロセッサインターフェイス９０と
送受信インターフェイス８４，８６との接続はＦＩＦＯ
９１を介して行われる。
【００８９】ＮＬＩ入及び出データインターフェイス８
８，８２を流れるデータにはいくつかのフォーマットが
あるが、各網リンク４７上のデータのフォーマットは、
送信リンクインターフェイス８４が生成したものでも受
信リンクインターフェイス８６で受信されたものでも、
常に第１２図に示すようになる。
８，８２を流れるデータにはいくつかのフォーマットが
あるが、各網リンク４７上のデータのフォーマットは、
送信リンクインターフェイス８４が生成したものでも受
信リンクインターフェイス８６で受信されたものでも、
常に第１２図に示すようになる。
【００９０】出データインターフェイス８２は網リンク
送信用の並列もしくは直列入力を受信する。出データイ
ンターフェイス８２の動作はＮＬＩモード選定ピンのス
トラッピングに依存する。
送信用の並列もしくは直列入力を受信する。出データイ
ンターフェイス８２の動作はＮＬＩモード選定ピンのス
トラッピングに依存する。
【００９１】前記したように、ＮＳＣ回路３６の３２の
ＮＬＩ回路５０の各々が２４チャネルの各々に対して網
リンク送信用の並列データを受信する。このデータは７
６８チャネルＴＤＭバスから得られる。第１２図を参照
として、各ＮＬＩ５０は２４個１組の１１ビットサンプ
ルをおよそ１９２ＫＨｚレートでラッチする。このラッ
チングのタイミングは１２．３５２ＭＨｚ制御時間ベー
スクロック、第５図、及びＮＳＣ回路３６の各要素へ与
えられる３３３Ｈｚ同期化パルスにより駆動されるＮＬ
Ｉ５０内のカウンタから引き出される。７６８チャネル
バスのどの２４チャネルセットが所与の回路に対するも
のであるかを識別するために、各ＮＬＩ５０は０〜３１
の値がロードされる位置レジスタを有している。ＮＳＣ
回路３６の各ＮＬＩ５０Ａはその位置レジスタに異なる
値を有している。各ＮＬＩ５０Ａに渡される１１ビット
はＴＳＩ回路３４で発生し８つのＰＣＭ及び３つのシス
テムビットからなっている。３つのシステムビットはパ
リティビット、フレームビット及びスーパーフレーム同
期信号（ＳＦＳＳ）ビットを含んでいる。ＳＦＳＳを除
くこれらの入力は全て交換コンプレクスから生じる。Ｓ
ＦＳＳビットはＴＳＩ回路３４の信号回路から発生し、
他の１０ビットと並列にＮＬＩ５０へ通される。ＮＬＩ
５０により受信されるパリティはＴＳＩ３４が発生する
８つのＰＣＭ及び一つのフレームビット上にあり、この
パリティのチェックは出データインターフェイス８２、
第１１図、内で行われる。パリティエラーが検出される
と、ＮＬＩ割込状態レジスタ、第１８図、の適切なビッ
トが設定されＤＰＣ回路のマイクロプロセッサが割込み
される。パリティチェックの結果に無関係に、残り１０
個のデータビットが送信リンクインターフェイス８４へ
転送される。
ＮＬＩ回路５０の各々が２４チャネルの各々に対して網
リンク送信用の並列データを受信する。このデータは７
６８チャネルＴＤＭバスから得られる。第１２図を参照
として、各ＮＬＩ５０は２４個１組の１１ビットサンプ
ルをおよそ１９２ＫＨｚレートでラッチする。このラッ
チングのタイミングは１２．３５２ＭＨｚ制御時間ベー
スクロック、第５図、及びＮＳＣ回路３６の各要素へ与
えられる３３３Ｈｚ同期化パルスにより駆動されるＮＬ
Ｉ５０内のカウンタから引き出される。７６８チャネル
バスのどの２４チャネルセットが所与の回路に対するも
のであるかを識別するために、各ＮＬＩ５０は０〜３１
の値がロードされる位置レジスタを有している。ＮＳＣ
回路３６の各ＮＬＩ５０Ａはその位置レジスタに異なる
値を有している。各ＮＬＩ５０Ａに渡される１１ビット
はＴＳＩ回路３４で発生し８つのＰＣＭ及び３つのシス
テムビットからなっている。３つのシステムビットはパ
リティビット、フレームビット及びスーパーフレーム同
期信号（ＳＦＳＳ）ビットを含んでいる。ＳＦＳＳを除
くこれらの入力は全て交換コンプレクスから生じる。Ｓ
ＦＳＳビットはＴＳＩ回路３４の信号回路から発生し、
他の１０ビットと並列にＮＬＩ５０へ通される。ＮＬＩ
５０により受信されるパリティはＴＳＩ３４が発生する
８つのＰＣＭ及び一つのフレームビット上にあり、この
パリティのチェックは出データインターフェイス８２、
第１１図、内で行われる。パリティエラーが検出される
と、ＮＬＩ割込状態レジスタ、第１８図、の適切なビッ
トが設定されＤＰＣ回路のマイクロプロセッサが割込み
される。パリティチェックの結果に無関係に、残り１０
個のデータビットが送信リンクインターフェイス８４へ
転送される。
【００９２】ＤＰＣ回路４２、第４Ａ図、及びＰＲＩ回
路４０、第３図及び第９図において、シリアルＰＣＭ及
びパラレル信号データが出データインターフェイス８２
に受信され網リンク４７を介して送信される。シリアル
流はＰＣＭデータの２４チャネルを含みフレームビット
は１．５４４ＭＨｚレートで受信される。ＮＬＩ５０の
ピン９２、第８図、はこのデータ流を発生するのにＤＰ
Ｃ回路４２及びＰＲＩ回路４０で使用される送信１．５
４４ＭＨｚクロックを引き出すために設けられている。
８ＫＨｚ送信同期出力ピン１００、第８図、はＮＬＩ５
０上でチャネル順を引き出せるように、ＮＬＩ５０上に
設けられている。これら各クロック信号のタイミングは
ＮＬＩ ＰＬＬピンからＮＬＩ５０への１２．３５２Ｍ
Ｈｚ入力と共に、受信した網リンク同期化情報から引き
出される。
路４０、第３図及び第９図において、シリアルＰＣＭ及
びパラレル信号データが出データインターフェイス８２
に受信され網リンク４７を介して送信される。シリアル
流はＰＣＭデータの２４チャネルを含みフレームビット
は１．５４４ＭＨｚレートで受信される。ＮＬＩ５０の
ピン９２、第８図、はこのデータ流を発生するのにＤＰ
Ｃ回路４２及びＰＲＩ回路４０で使用される送信１．５
４４ＭＨｚクロックを引き出すために設けられている。
８ＫＨｚ送信同期出力ピン１００、第８図、はＮＬＩ５
０上でチャネル順を引き出せるように、ＮＬＩ５０上に
設けられている。これら各クロック信号のタイミングは
ＮＬＩ ＰＬＬピンからＮＬＩ５０への１２．３５２Ｍ
Ｈｚ入力と共に、受信した網リンク同期化情報から引き
出される。
【００９３】各チャネルの８ビットＰＣＭサンプルは受
信したシリアル流から抽出され、並列形式へ変換され
る。シリアル流のフレームビットはラッチされ各チャネ
ルの並列ＰＣＭデータと並列に送信リンクインターフェ
イス８４へ通される。出データインターフェイス８２に
受信される信号情報の４ビットは各チャネルに対する
Ａ，Ｂ，Ｃ，Ｄ信号ビットを表わす。システム定義スー
パーフレームタイミングに基いて、受信された４つの中
から適切な信号ビットが選定され、ＰＣＭ及びフレーム
ビットと並列に送信リンクインターフェイス８２へ送ら
れる。マイクロプロセッサの制御の元でこの信号データ
は出ＰＣＭサンプルのＬＢＳを置換するように指定する
こともできる。この種の制御は送信信号制御レジスタ、
第５図、の各チャネルに対してプロセッサの指定により
チャネルごとのベースで維持される。
信したシリアル流から抽出され、並列形式へ変換され
る。シリアル流のフレームビットはラッチされ各チャネ
ルの並列ＰＣＭデータと並列に送信リンクインターフェ
イス８４へ通される。出データインターフェイス８２に
受信される信号情報の４ビットは各チャネルに対する
Ａ，Ｂ，Ｃ，Ｄ信号ビットを表わす。システム定義スー
パーフレームタイミングに基いて、受信された４つの中
から適切な信号ビットが選定され、ＰＣＭ及びフレーム
ビットと並列に送信リンクインターフェイス８２へ送ら
れる。マイクロプロセッサの制御の元でこの信号データ
は出ＰＣＭサンプルのＬＢＳを置換するように指定する
こともできる。この種の制御は送信信号制御レジスタ、
第５図、の各チャネルに対してプロセッサの指定により
チャネルごとのベースで維持される。
【００９４】ＮＬＩ５０へ信号ビットが通されない点を
除けば、出データインターフェイス８２の動作はＢＲＬ
回路３８，３９に較べられる。
除けば、出データインターフェイス８２の動作はＢＲＬ
回路３８，３９に較べられる。
【００９５】ＤＡＳ回路３７において、２４の８ビット
並列ＰＣＭサンプルは１２５μＳごとに出データインタ
ーフェイス８２へ与えられ網リンクへ送信される。ＮＬ
Ｉ５０はＤＡＳ３７にピン９３上の８ＫＨｚ送信同期出
力を与え、それはボード上の１２．３５２ＭＨｚクロッ
クと共に使用されて出力データインターフェイス８２へ
通されるタイミング及びチャネル順を引き出せるように
する。ＤＡＳ回路３７はＮＬＩ５０へデータを供給して
１９２ＫＨｚレートで送信する。次に、このデータは送
信データインターフェイス８４へ転送される。
並列ＰＣＭサンプルは１２５μＳごとに出データインタ
ーフェイス８２へ与えられ網リンクへ送信される。ＮＬ
Ｉ５０はＤＡＳ３７にピン９３上の８ＫＨｚ送信同期出
力を与え、それはボード上の１２．３５２ＭＨｚクロッ
クと共に使用されて出力データインターフェイス８２へ
通されるタイミング及びチャネル順を引き出せるように
する。ＤＡＳ回路３７はＮＬＩ５０へデータを供給して
１９２ＫＨｚレートで送信する。次に、このデータは送
信データインターフェイス８４へ転送される。
【００９６】ＤＳＰ回路４２上で、シリアルＰＣＭデー
タが出データインターフェイス８２に受信され網リンク
４７へ送信される。シリアル流はＰＣＭデータの２４チ
ャネルを含み１．５３６ＭＨｚレートで受信される。Ｎ
ＬＩ５０の１．５３６Ｈｚ送信クロックピン９５はＤＳ
Ｐ回路４４でこのデータ流を発生するのに使用されるク
ロックを引き出すために設けられている。８ＫＨｚ送信
同期ピン９３もチャネル順を決定するのに使用される。
各チャネルの８ビットＰＣＭサンプルはシリアル流から
抽出され、並列形式へ変換されて送信リンクインターフ
ェイス８４へ通される。
タが出データインターフェイス８２に受信され網リンク
４７へ送信される。シリアル流はＰＣＭデータの２４チ
ャネルを含み１．５３６ＭＨｚレートで受信される。Ｎ
ＬＩ５０の１．５３６Ｈｚ送信クロックピン９５はＤＳ
Ｐ回路４４でこのデータ流を発生するのに使用されるク
ロックを引き出すために設けられている。８ＫＨｚ送信
同期ピン９３もチャネル順を決定するのに使用される。
各チャネルの８ビットＰＣＭサンプルはシリアル流から
抽出され、並列形式へ変換されて送信リンクインターフ
ェイス８４へ通される。
【００９７】送信リンクインターフェイス８４は出デー
タインターフェイス８２及びマイクロプロセッサインタ
ーフェイス９０からデータを受信する。リンク送信され
る１６ビットデータは出データインターフェイス８２か
らの１０ビット（まで）をマイクロプロセッサインター
フェイス９０からの４ビットと結合し、セット上に奇パ
リティを発生し、論理１に固定されたビットを加えて形
成される。１２５μＳごとにこのような２４語が形成さ
れる。２つのリンク同期ビットがこれら２４の１６ビッ
ト語へ加えられ情報の全体ブロックがシリアル化され
る。ＮＬＩのマスター／スレーブピン８０の設定により
出３．０８８ＭＨｚ流に使用するコーディングが決定さ
れる。マスター５０Ａとして機能するように捕捉される
ＮＬＩ回路５０は網リンクの最端でスレーブ５０Ｂとし
て作動しているＮＬＩ回路５０が各ビット間隔を開始さ
せるローからハイへの遷移からクロックを引き出すこと
ができるようにパルス幅変調コーディングを使用する。
スレーブ５０Ｂとして捕捉されるＮＬＩ回路５０は、１
が全ビット間隔に対してハイ電圧として表わされ０がロ
ー電圧として表わされる、簡単なＮＲＺとして３．０８
８ＭＨｚを出力する。
タインターフェイス８２及びマイクロプロセッサインタ
ーフェイス９０からデータを受信する。リンク送信され
る１６ビットデータは出データインターフェイス８２か
らの１０ビット（まで）をマイクロプロセッサインター
フェイス９０からの４ビットと結合し、セット上に奇パ
リティを発生し、論理１に固定されたビットを加えて形
成される。１２５μＳごとにこのような２４語が形成さ
れる。２つのリンク同期ビットがこれら２４の１６ビッ
ト語へ加えられ情報の全体ブロックがシリアル化され
る。ＮＬＩのマスター／スレーブピン８０の設定により
出３．０８８ＭＨｚ流に使用するコーディングが決定さ
れる。マスター５０Ａとして機能するように捕捉される
ＮＬＩ回路５０は網リンクの最端でスレーブ５０Ｂとし
て作動しているＮＬＩ回路５０が各ビット間隔を開始さ
せるローからハイへの遷移からクロックを引き出すこと
ができるようにパルス幅変調コーディングを使用する。
スレーブ５０Ｂとして捕捉されるＮＬＩ回路５０は、１
が全ビット間隔に対してハイ電圧として表わされ０がロ
ー電圧として表わされる、簡単なＮＲＺとして３．０８
８ＭＨｚを出力する。
【００９８】受信リンクインターフェイス８６は３．０
８８ＭＨｚ網リンクを受信しストリームを即座にデコー
ダへ通す。受信したストリームのデータの遷移はパルス
幅変調デコーダ、第５図、により検出され３．０８８Ｍ
Ｈｚクロックが引き出される。このクロックは２分割さ
れて１．５４４信号を形成し、それはそのマスター／ス
レーブピン８０設定によりスレーブ動作に対して指定さ
れるＮＬＩ回路５０Ｂに対して、ＮＬＩ５０Ｂから位相
同期回路、第５図、へ送られそこで１２．３５２ＭＨｚ
が生成されＮＬＩ５０へ戻されて全てのタイミングを引
き出すのに使用される。デコーダのシリアルデータ出力
は３．０８８ＭＨｚレートでシフトレジスタへクロック
されデータを並列形式へ変換する。こうして１６ビット
語が形成され、それは入データインターフェイス８８へ
の１０ビット、マイクロプロセッサインターフェイス９
０への４ビット、全体語に対するパリティビット、及び
論理１の固定ビットからなっている。奇パリティチェッ
カーを使用して適切に受信されたデータ語がベリファイ
され、パリティエラーが検出されれば、ＮＬＩ割込状態
レジスタ、第５図、の適切なビットが設定されＮＬＩ回
路５０Ｂのマイクロプロセッサが割込みされる。３．０
８８ＭＨｚリンクには１２５μＳごとに送信される３８
６ビットがある。チャネルデータ（１６ビット語の２４
組）には３８４しか使用されないため、データ流にはリ
ンク同期情報のさらに２ビットも受信される。これらの
ビットはカウンター／タイマー回路９２、第１１図、へ
通されそこでリンク送信器との同期化を取得するのに使
用される。
８８ＭＨｚ網リンクを受信しストリームを即座にデコー
ダへ通す。受信したストリームのデータの遷移はパルス
幅変調デコーダ、第５図、により検出され３．０８８Ｍ
Ｈｚクロックが引き出される。このクロックは２分割さ
れて１．５４４信号を形成し、それはそのマスター／ス
レーブピン８０設定によりスレーブ動作に対して指定さ
れるＮＬＩ回路５０Ｂに対して、ＮＬＩ５０Ｂから位相
同期回路、第５図、へ送られそこで１２．３５２ＭＨｚ
が生成されＮＬＩ５０へ戻されて全てのタイミングを引
き出すのに使用される。デコーダのシリアルデータ出力
は３．０８８ＭＨｚレートでシフトレジスタへクロック
されデータを並列形式へ変換する。こうして１６ビット
語が形成され、それは入データインターフェイス８８へ
の１０ビット、マイクロプロセッサインターフェイス９
０への４ビット、全体語に対するパリティビット、及び
論理１の固定ビットからなっている。奇パリティチェッ
カーを使用して適切に受信されたデータ語がベリファイ
され、パリティエラーが検出されれば、ＮＬＩ割込状態
レジスタ、第５図、の適切なビットが設定されＮＬＩ回
路５０Ｂのマイクロプロセッサが割込みされる。３．０
８８ＭＨｚリンクには１２５μＳごとに送信される３８
６ビットがある。チャネルデータ（１６ビット語の２４
組）には３８４しか使用されないため、データ流にはリ
ンク同期情報のさらに２ビットも受信される。これらの
ビットはカウンター／タイマー回路９２、第１１図、へ
通されそこでリンク送信器との同期化を取得するのに使
用される。
【００９９】入データインターフェイス８８は受信リン
クインターフェイス８６から１０ビットを受信して、こ
のデータをパラレルもしくはシリアル形式で送信する。
ＮＬＩ５０上のモード選定ピンは各カードの出力モード
を選定するのに使用される。
クインターフェイス８６から１０ビットを受信して、こ
のデータをパラレルもしくはシリアル形式で送信する。
ＮＬＩ５０上のモード選定ピンは各カードの出力モード
を選定するのに使用される。
【０１００】ＮＳＣ回路３６において、３２の各入デー
タインターフェイス８８からのデータは併合されて７６
８チャネルＴＤＭバスを形成する。各ＮＬＩマスター回
路５０Ａは２４個１組の１１ビットサンプルをおよそ１
９２ＫＨｚのレートで発生する。このラッチングのタイ
ミングは、クロックカード３２、第３図、によりＮＳＣ
回路３６の各ＮＬＩ５０Ａへ与えられる１２．３５２Ｍ
Ｈｚクロック及び３３３Ｈｚ同期化パルスにより駆動さ
れるＮＬＩ回路５０Ａ内のカウンターから引き出され
る。各ＮＬＩ回路５０Ａはこの７６８チャネルバスへい
つ出力すべきかを決定するための０〜３１の値をロード
される位置レジスタを有している。所与のＮＬＩ回路５
０Ａがデータを出力していない場合、その出力ピンは高
インピーダンス状態に維持される。所与のＮＬＩ回路５
０Ａがデータを出力していれば、そのＮＬＩ５０のＥＸ
Ｇピン９７はＮＳＣ回路３６の特殊目的に使用されるロ
ーレベルパルスを発生する。
タインターフェイス８８からのデータは併合されて７６
８チャネルＴＤＭバスを形成する。各ＮＬＩマスター回
路５０Ａは２４個１組の１１ビットサンプルをおよそ１
９２ＫＨｚのレートで発生する。このラッチングのタイ
ミングは、クロックカード３２、第３図、によりＮＳＣ
回路３６の各ＮＬＩ５０Ａへ与えられる１２．３５２Ｍ
Ｈｚクロック及び３３３Ｈｚ同期化パルスにより駆動さ
れるＮＬＩ回路５０Ａ内のカウンターから引き出され
る。各ＮＬＩ回路５０Ａはこの７６８チャネルバスへい
つ出力すべきかを決定するための０〜３１の値をロード
される位置レジスタを有している。所与のＮＬＩ回路５
０Ａがデータを出力していない場合、その出力ピンは高
インピーダンス状態に維持される。所与のＮＬＩ回路５
０Ａがデータを出力していれば、そのＮＬＩ５０のＥＸ
Ｇピン９７はＮＳＣ回路３６の特殊目的に使用されるロ
ーレベルパルスを発生する。
【０１０１】出力の１１ビットは各ＮＬＩ回路５０の入
データインターフェイス８８から与えられ、８つのＰＣ
Ｍ及び３つのシステムビットからなっている。３つのシ
ステムビットにはパリティビット、フレームビット及び
ＳＦＳＳビットが含まれる。これらの出力はＳＦＳＳビ
ットを除いて全てＴＳＩ回路３４へ送られ、９つの非Ｓ
ＦＳＳデータビットにパリティが発生する。ＳＦＳＳビ
ットは他の１０ビットと並列にＴＳＩ回路３４の信号回
路へ送られる。
データインターフェイス８８から与えられ、８つのＰＣ
Ｍ及び３つのシステムビットからなっている。３つのシ
ステムビットにはパリティビット、フレームビット及び
ＳＦＳＳビットが含まれる。これらの出力はＳＦＳＳビ
ットを除いて全てＴＳＩ回路３４へ送られ、９つの非Ｓ
ＦＳＳデータビットにパリティが発生する。ＳＦＳＳビ
ットは他の１０ビットと並列にＴＳＩ回路３４の信号回
路へ送られる。
【０１０２】ＤＰＳ回路４２及びＰＲＩ回路４０におい
て、シリアルＰＣＭデータは入データインターフェイス
８８により出力される。シリアル流はＰＣＭデータの２
４チャネル及びフレームビットを含み、１．５４４ＭＨ
ｚレートで送信される。ＮＬＩの受信１．５４４ＭＨｚ
クロックピン９２、第８図、はＤＰＣ４２及びＰＲＩ４
０がこのデータ流をラッチするのに使用するために与え
られている。３３３Ｈｚ受信同期出力ピン９４も設けら
れており、これらの回路にチャネル及びフレーム順が引
き出せるようにされている。これら各クロック信号のタ
イミングはＮＬＩ位相同期回路からの１２．３５２ＭＨ
ｚ入力と共に、受信した網リンク同期情報から引き出さ
れる。
て、シリアルＰＣＭデータは入データインターフェイス
８８により出力される。シリアル流はＰＣＭデータの２
４チャネル及びフレームビットを含み、１．５４４ＭＨ
ｚレートで送信される。ＮＬＩの受信１．５４４ＭＨｚ
クロックピン９２、第８図、はＤＰＣ４２及びＰＲＩ４
０がこのデータ流をラッチするのに使用するために与え
られている。３３３Ｈｚ受信同期出力ピン９４も設けら
れており、これらの回路にチャネル及びフレーム順が引
き出せるようにされている。これら各クロック信号のタ
イミングはＮＬＩ位相同期回路からの１２．３５２ＭＨ
ｚ入力と共に、受信した網リンク同期情報から引き出さ
れる。
【０１０３】受信網リンクのＳＦＳＳビット位置の各チ
ャネルに対して得られる信号情報はシステム定義スーパ
ーフレームタイミングに従って入データインターフェイ
ス８８により各ＰＣＭ語出力のＬＢＳへ挿入することが
できる。これは、マイクロプロセッサの制御の元で受信
リンク信号制御レジスタ、第３３図〜第３５図、内のチ
ャネルに対応するビットを設定することによりチャネル
ごとのベースで選定することができる。ＰＣＭサンプル
に信号ビット情報が挿入されない点を除けば、入データ
インターフェイス８８の動作はＢＲＬ回路３８と比較で
きる。
ャネルに対して得られる信号情報はシステム定義スーパ
ーフレームタイミングに従って入データインターフェイ
ス８８により各ＰＣＭ語出力のＬＢＳへ挿入することが
できる。これは、マイクロプロセッサの制御の元で受信
リンク信号制御レジスタ、第３３図〜第３５図、内のチ
ャネルに対応するビットを設定することによりチャネル
ごとのベースで選定することができる。ＰＣＭサンプル
に信号ビット情報が挿入されない点を除けば、入データ
インターフェイス８８の動作はＢＲＬ回路３８と比較で
きる。
【０１０４】ＤＡＳ回路３７において、１２５μＳごと
に入データインターフェイス８８により２４の８ビット
並列ＰＣＭサンプルが出力される。カード上の４つのＮ
ＬＩ回路５０Ｂの各々に対して、各々が共通出力バスへ
並列出力を与えるべき時を定義するための明確な値がそ
の位置レジスタ、第１９図、へ割り当てられる。所与の
デバイスがこの入データインターフェイス８８からこの
バスへデータを通していない場合には、その出力ピンは
高インピーダンス状態にとどまる。ＤＡＳ回路３７はＮ
ＬＩ回路５０のＯＳＹＣピン９８、第８図、を使用して
所与のＮＬＩ回路５０Ｂから出力データをラッチすべき
時を決定する。
に入データインターフェイス８８により２４の８ビット
並列ＰＣＭサンプルが出力される。カード上の４つのＮ
ＬＩ回路５０Ｂの各々に対して、各々が共通出力バスへ
並列出力を与えるべき時を定義するための明確な値がそ
の位置レジスタ、第１９図、へ割り当てられる。所与の
デバイスがこの入データインターフェイス８８からこの
バスへデータを通していない場合には、その出力ピンは
高インピーダンス状態にとどまる。ＤＡＳ回路３７はＮ
ＬＩ回路５０のＯＳＹＣピン９８、第８図、を使用して
所与のＮＬＩ回路５０Ｂから出力データをラッチすべき
時を決定する。
【０１０５】ＤＳＰ回路４２において、入データインタ
ーフェイス８８によりシリアルＰＣＭデータが出力され
る。シリアル流はＰＣＭデータの２４チャネルを含んで
おり、１．５３６ＭＨｚレートで送信される。ＤＳＰ回
路４４がこのデータ流を発生するのに使用するクロック
を発生するために１．５３６ＭＨｚ受信クロックピン９
２が設けられている。８ＫＨｚ受信同期ピン１００、第
８図、及び１．５３６ＭＨｚ及び８ＫＨｚピンは入デー
タインターフェイス８８とインタラクトし、これらは出
データインターフェイス８２とインタラクトすることは
明白である。各セットは他とは異なる位相を有してい
る。各チャネルの８ビットＰＣＭサンプルはシリアル流
から抽出され、並列形式へ変換されて送信リンクインタ
ーフェイス８４へ通される。
ーフェイス８８によりシリアルＰＣＭデータが出力され
る。シリアル流はＰＣＭデータの２４チャネルを含んで
おり、１．５３６ＭＨｚレートで送信される。ＤＳＰ回
路４４がこのデータ流を発生するのに使用するクロック
を発生するために１．５３６ＭＨｚ受信クロックピン９
２が設けられている。８ＫＨｚ受信同期ピン１００、第
８図、及び１．５３６ＭＨｚ及び８ＫＨｚピンは入デー
タインターフェイス８８とインタラクトし、これらは出
データインターフェイス８２とインタラクトすることは
明白である。各セットは他とは異なる位相を有してい
る。各チャネルの８ビットＰＣＭサンプルはシリアル流
から抽出され、並列形式へ変換されて送信リンクインタ
ーフェイス８４へ通される。
【０１０６】ＤＳＰ回路４２が受信するチャネルに対し
て、システム定義信号フレーム期間中にＰＣＭサンプル
のＬＳＢに信号ビットが与えられる。信号ビットはＮＬ
Ｉ回路５０により捕捉され受信データレジスタ、第３６
図〜第３８図、に記憶されてカードマイクロプロセッサ
により読み出される。
て、システム定義信号フレーム期間中にＰＣＭサンプル
のＬＳＢに信号ビットが与えられる。信号ビットはＮＬ
Ｉ回路５０により捕捉され受信データレジスタ、第３６
図〜第３８図、に記憶されてカードマイクロプロセッサ
により読み出される。
【０１０７】マイクロプロセッサインターフェイス９０
はマイクロプロセッサがＮＬＩ回路５０と通信してその
機能を制御することができるさまざまなレジスタを提供
する。マイクロプロセッサインターフェイス９０により
制御される一つの主要な機能は回路間でのメッセージの
通過に関連している。この回路は送信される３．０８８
ＭＨｚ網リンクへのメッセージ情報の埋込み及び受信リ
ンクからのこのような情報の抽出に関連する必要機能を
実施する。メッセージ及び関連する制御情報は網リンク
を介して各１６ビットの中の４ビットを割り当てられ
る。これらの情報ビットはパケットプロトコルを使用し
て７６８Ｋビット／秒レートで送出される。コントロー
ルユニットと網終端装置間の通信は常にＮＳＣ回路３６
から開始される。ネットワークカードにメッセージ情報
を送る必要がある場合には、ＮＳＣ３６のマイクロプロ
セッサは送信メッセージデータレジスタ、第２８図、へ
の書込み手段を介して、第１バイトはバイトカウントで
ある６４バイトまでをＮＬＩ送信ＦＩＦＯへバッファす
る。その後、マイクロプロセッサは送出メッセージビッ
ト位置に論理１を含む語をＮＬＩ制御レジスタ、第１７
図、へ書き込む。ＮＬＩ５０は第１３図に示すプロトコ
ルに従ってメッセージバイトを“パケット化”し、この
情報フィールドの周りにフラグ、状態フィールド、及び
チェックサムバイトを付加する。メッセージが送出され
ていない期間中は、ＮＬＩ回路５０は７６８Ｋビット／
秒フィールドへ非フラグ文字を出力することをお判り願
いたい。
はマイクロプロセッサがＮＬＩ回路５０と通信してその
機能を制御することができるさまざまなレジスタを提供
する。マイクロプロセッサインターフェイス９０により
制御される一つの主要な機能は回路間でのメッセージの
通過に関連している。この回路は送信される３．０８８
ＭＨｚ網リンクへのメッセージ情報の埋込み及び受信リ
ンクからのこのような情報の抽出に関連する必要機能を
実施する。メッセージ及び関連する制御情報は網リンク
を介して各１６ビットの中の４ビットを割り当てられ
る。これらの情報ビットはパケットプロトコルを使用し
て７６８Ｋビット／秒レートで送出される。コントロー
ルユニットと網終端装置間の通信は常にＮＳＣ回路３６
から開始される。ネットワークカードにメッセージ情報
を送る必要がある場合には、ＮＳＣ３６のマイクロプロ
セッサは送信メッセージデータレジスタ、第２８図、へ
の書込み手段を介して、第１バイトはバイトカウントで
ある６４バイトまでをＮＬＩ送信ＦＩＦＯへバッファす
る。その後、マイクロプロセッサは送出メッセージビッ
ト位置に論理１を含む語をＮＬＩ制御レジスタ、第１７
図、へ書き込む。ＮＬＩ５０は第１３図に示すプロトコ
ルに従ってメッセージバイトを“パケット化”し、この
情報フィールドの周りにフラグ、状態フィールド、及び
チェックサムバイトを付加する。メッセージが送出され
ていない期間中は、ＮＬＩ回路５０は７６８Ｋビット／
秒フィールドへ非フラグ文字を出力することをお判り願
いたい。
【０１０８】ＮＬＩ回路５０はその受信リンクのメッセ
ージフィールド内の開放フラグをチェックすることによ
り常に入メッセージ情報を探索する。開放フラグが認識
されてバイトカウントが決定すると、ＮＬＩ回路５０は
受信ＦＩＦＯ内にメッセージバイトをバッファする。メ
ッセージバイトのランニングチェックサムは受信された
まま維持され、入メッセージに付与されるチェックサム
と比較される。受信したチェックサムが計算したものと
異なる場合は、割込状態レジスタ、第１８図、の適切な
ビットが設定され回路のマイクロプロセッサが割込みさ
れる。妥当なメッセージを受信すると、割込状態レジス
タ、第１８図、の受信ＦＩＦＯ全ビットが設定され、受
信した状態フィールドビットが割込まれて作用される。
ＮＳＣ回路３６において、受信メッセージはＮＬＩ回路
５０の各割込状態レジスタ、第１８図、をポーリングし
て検出されこの受信ＦＩＦＯ全ビットが設定されている
かどうかを調べる。次に、メッセージは受信メッセージ
データレジスタ、第２９図、を介してＮＬＩ回路５０か
ら読み出される。読み出される第１バイトはバイトカウ
ントであり、マイクロプロセッサはその回数だけループ
して６３（までの）他のバイトを読み出さなければなら
ない。
ージフィールド内の開放フラグをチェックすることによ
り常に入メッセージ情報を探索する。開放フラグが認識
されてバイトカウントが決定すると、ＮＬＩ回路５０は
受信ＦＩＦＯ内にメッセージバイトをバッファする。メ
ッセージバイトのランニングチェックサムは受信された
まま維持され、入メッセージに付与されるチェックサム
と比較される。受信したチェックサムが計算したものと
異なる場合は、割込状態レジスタ、第１８図、の適切な
ビットが設定され回路のマイクロプロセッサが割込みさ
れる。妥当なメッセージを受信すると、割込状態レジス
タ、第１８図、の受信ＦＩＦＯ全ビットが設定され、受
信した状態フィールドビットが割込まれて作用される。
ＮＳＣ回路３６において、受信メッセージはＮＬＩ回路
５０の各割込状態レジスタ、第１８図、をポーリングし
て検出されこの受信ＦＩＦＯ全ビットが設定されている
かどうかを調べる。次に、メッセージは受信メッセージ
データレジスタ、第２９図、を介してＮＬＩ回路５０か
ら読み出される。読み出される第１バイトはバイトカウ
ントであり、マイクロプロセッサはその回数だけループ
して６３（までの）他のバイトを読み出さなければなら
ない。
【０１０９】下記することを除けば、ＮＬＩ回路５０は
他の全てのモードでも同様に機能する。第１に、入メッ
セージを受信すると、回路のマイクロプロセッサはＮＬ
Ｉ割込状態レジスタ、第１８図、内の受信ＦＩＦＯフル
表示と共に割り込まれる。第２に、メッセージを受信す
ると、受信ＦＩＦＯは“ロック”されてメッセージはカ
ードへの第２メッセージによりオーバライトされなくな
る。明らかに、ＦＩＦＯがロックされている間に通され
る任意の後続メッセージは失われる。受信ＦＩＦＯから
現在のメッセージを抽出した後、プロセッサは制御レジ
スタ、第１７図、の適切なビットを変えることによりＦ
ＩＦＯをロック解除するように作用しなければならな
い。マスターがマスター／スレーブピン８０に指定され
た、ＮＳＣカード３６等の、デバイスではＦＩＦＯロッ
ク機構は利用できない。最後に、応答を要求するメッセ
ージを受信しないうちはモード１〜３で作動するように
指定されたＮＬＩ５０はメッセージを送信してはならな
い。しかしながら、要求されないメッセージの送出を拘
束するものは何もない。
他の全てのモードでも同様に機能する。第１に、入メッ
セージを受信すると、回路のマイクロプロセッサはＮＬ
Ｉ割込状態レジスタ、第１８図、内の受信ＦＩＦＯフル
表示と共に割り込まれる。第２に、メッセージを受信す
ると、受信ＦＩＦＯは“ロック”されてメッセージはカ
ードへの第２メッセージによりオーバライトされなくな
る。明らかに、ＦＩＦＯがロックされている間に通され
る任意の後続メッセージは失われる。受信ＦＩＦＯから
現在のメッセージを抽出した後、プロセッサは制御レジ
スタ、第１７図、の適切なビットを変えることによりＦ
ＩＦＯをロック解除するように作用しなければならな
い。マスターがマスター／スレーブピン８０に指定され
た、ＮＳＣカード３６等の、デバイスではＦＩＦＯロッ
ク機構は利用できない。最後に、応答を要求するメッセ
ージを受信しないうちはモード１〜３で作動するように
指定されたＮＬＩ５０はメッセージを送信してはならな
い。しかしながら、要求されないメッセージの送出を拘
束するものは何もない。
【０１１０】ＮＬＩ回路５０は開放フラグ、状態フィー
ルド及び開放フラグを除く先行する全バイトのチェック
サムからなるプロトコルを使用してプロセッサからのメ
ッセージを“パッケージ化”する。開放フラグはメッセ
ージの開始を表わし常に７ＥＨｅｘ（０１１１１１１０
２進）の値を有している。状態フィールドはＮＳＣ回
路３６からネットワークカードへ制御情報を送出するの
に使用する８ビットフィールドであり、その内容はＮＳ
Ｃ３６へのリンクに対して何の意味ももたない。状態フ
ィールドビットはＮＳＣ回路３６のプロセッサへの復帰
もしくはマスク不能割込み（ＮＭＩ）を行ったり、シリ
アル情報を受信したバスを切り替えるのに使用される。
メッセージ情報の６４（までの）ビットが状態フィール
ドの後で送信され、情報フィールドの第１バイトは常に
そのフィールドのバイトカウントである。このデータの
送信中に、チェックサムが計算される。このチェックサ
ムバイトは情報フィールドの完了後リンクへ挿入され、
メッセージの完全性をチェックする手段を遠端に提供す
る。
ルド及び開放フラグを除く先行する全バイトのチェック
サムからなるプロトコルを使用してプロセッサからのメ
ッセージを“パッケージ化”する。開放フラグはメッセ
ージの開始を表わし常に７ＥＨｅｘ（０１１１１１１０
２進）の値を有している。状態フィールドはＮＳＣ回
路３６からネットワークカードへ制御情報を送出するの
に使用する８ビットフィールドであり、その内容はＮＳ
Ｃ３６へのリンクに対して何の意味ももたない。状態フ
ィールドビットはＮＳＣ回路３６のプロセッサへの復帰
もしくはマスク不能割込み（ＮＭＩ）を行ったり、シリ
アル情報を受信したバスを切り替えるのに使用される。
メッセージ情報の６４（までの）ビットが状態フィール
ドの後で送信され、情報フィールドの第１バイトは常に
そのフィールドのバイトカウントである。このデータの
送信中に、チェックサムが計算される。このチェックサ
ムバイトは情報フィールドの完了後リンクへ挿入され、
メッセージの完全性をチェックする手段を遠端に提供す
る。
【０１１１】情報フィールドを開始するバイトは０〜６
３の範囲をとることができることをお判り願いたい。カ
ード間のパス状態フィールド情報を簡単にするために、
例えば、０バイトカウントメッセージを送出することが
できる。しかしながら、スレーブデバイスに適切に受信
される０バイトカウントメッセージは、受信ＦＩＦＯが
ロックされていても、解釈され作用される。６３バイト
カウントメッセージは１バイトカウントデジット及び６
３の実データバイトからなる完全なフル情報フィールド
を有するメッセージである。
３の範囲をとることができることをお判り願いたい。カ
ード間のパス状態フィールド情報を簡単にするために、
例えば、０バイトカウントメッセージを送出することが
できる。しかしながら、スレーブデバイスに適切に受信
される０バイトカウントメッセージは、受信ＦＩＦＯが
ロックされていても、解釈され作用される。６３バイト
カウントメッセージは１バイトカウントデジット及び６
３の実データバイトからなる完全なフル情報フィールド
を有するメッセージである。
【０１１２】ＮＬＩ回路５０は出て行くデータのパリテ
ィを発生するだけでなく、入ってくるデータのパリティ
エラーを認識するように設計されている。パリティエラ
ーはＴＳＩモード０からの出並列データ、全モードの受
信３．０８８ＭＨｚシリアルデータ、もしくはＮＬＩ回
路５０内に維持された２つのＦＩＦＯのいずれかから転
送されるバイトについて検出することができる。奇パリ
ティは３．０８８ＭＨｚシリアルリンクに対して使用さ
れ、偶パリティは２つの内部ＦＩＦＯに対して使用さ
れ、パリティの種類はモード０ ＴＳＩデータチェック
及び発生のために制御レジスタを介して選定される、パ
リティの侵害はその種類がＮＬＩ状態レジスタ、第１８
図、内に表示され、常に回路のマイクロプロセッサの割
込みが付随する。マイクロプロセッサがこれらのパリテ
ィエラー割込みのいずれかをマスクしたい場合には、制
御レジスタ、第１５図、の対応するビットを設定して行
う。さらに、マイクロプロセッサがこれらのエラーのい
ずれかもしくは全てにそれ自体の診断ソフトウェアをテ
ストさせたい場合には、制御レジスタ、第１４図、のビ
ットもそのために指定されている。パリティチェックと
同様に、ＮＬＩ回路５０は常に各受信メッセージに関連
するチェックサムバイトを観察する。メッセージ受信中
に計算されるチェックサム値がメッセージに付与される
ものに正確に対応しない場合には、回路のマイクロプロ
セッサは割込みを受信しその表示が割込状態レジスタへ
与えられる。このような割込みは制御レジスタの適切な
ビットを設定することによりマスクされる、すなわち診
断ソフトウェアチェックを“行うようにされる。”
ィを発生するだけでなく、入ってくるデータのパリティ
エラーを認識するように設計されている。パリティエラ
ーはＴＳＩモード０からの出並列データ、全モードの受
信３．０８８ＭＨｚシリアルデータ、もしくはＮＬＩ回
路５０内に維持された２つのＦＩＦＯのいずれかから転
送されるバイトについて検出することができる。奇パリ
ティは３．０８８ＭＨｚシリアルリンクに対して使用さ
れ、偶パリティは２つの内部ＦＩＦＯに対して使用さ
れ、パリティの種類はモード０ ＴＳＩデータチェック
及び発生のために制御レジスタを介して選定される、パ
リティの侵害はその種類がＮＬＩ状態レジスタ、第１８
図、内に表示され、常に回路のマイクロプロセッサの割
込みが付随する。マイクロプロセッサがこれらのパリテ
ィエラー割込みのいずれかをマスクしたい場合には、制
御レジスタ、第１５図、の対応するビットを設定して行
う。さらに、マイクロプロセッサがこれらのエラーのい
ずれかもしくは全てにそれ自体の診断ソフトウェアをテ
ストさせたい場合には、制御レジスタ、第１４図、のビ
ットもそのために指定されている。パリティチェックと
同様に、ＮＬＩ回路５０は常に各受信メッセージに関連
するチェックサムバイトを観察する。メッセージ受信中
に計算されるチェックサム値がメッセージに付与される
ものに正確に対応しない場合には、回路のマイクロプロ
セッサは割込みを受信しその表示が割込状態レジスタへ
与えられる。このような割込みは制御レジスタの適切な
ビットを設定することによりマスクされる、すなわち診
断ソフトウェアチェックを“行うようにされる。”
【０１１３】ＮＬＩ５０がその受信網リンクとの送信の
同期を失うと、その表示が割込状態レジスタに与えられ
回路のマイクロプロセッサが割込みされる。マスター５
０Ａとして捕捉されるＮＬＩ回路に対しては、割込状態
レジスタ表示が受信リンク同期外れビット位置にあり、
スレーブユニット５０Ｂとして捕捉されるＮＬＩ回路５
０に対してはマスタークロック同期外れビットに割込み
が表示される。さらにマスターユニット５０Ａとして作
動しているＮＬＩ回路５０では、内部カウンタがＮＬＩ
同期入力ピン９７を介して与えられる同期化信号により
ステップされるかどうかがチェックされる。このような
同期化が失われると、割込状態レジスタ、第１８図、の
マスタークロック同期外れビットが設定され回路のマイ
クロプロセッサが割込みされる。他のエラー割込みの処
理と一貫して、制御レジスタの適切なビットを設定する
ことによりこれらの種類をマスクする、すなわち診断ソ
フトウェアチェックを“行うようにする”ことができ
る。
同期を失うと、その表示が割込状態レジスタに与えられ
回路のマイクロプロセッサが割込みされる。マスター５
０Ａとして捕捉されるＮＬＩ回路に対しては、割込状態
レジスタ表示が受信リンク同期外れビット位置にあり、
スレーブユニット５０Ｂとして捕捉されるＮＬＩ回路５
０に対してはマスタークロック同期外れビットに割込み
が表示される。さらにマスターユニット５０Ａとして作
動しているＮＬＩ回路５０では、内部カウンタがＮＬＩ
同期入力ピン９７を介して与えられる同期化信号により
ステップされるかどうかがチェックされる。このような
同期化が失われると、割込状態レジスタ、第１８図、の
マスタークロック同期外れビットが設定され回路のマイ
クロプロセッサが割込みされる。他のエラー割込みの処
理と一貫して、制御レジスタの適切なビットを設定する
ことによりこれらの種類をマスクする、すなわち診断ソ
フトウェアチェックを“行うようにする”ことができ
る。
【０１１４】ＮＬＩ回路５０はまたいくつかのシステム
機能の背景テストのフィーチュアも提供する。送信網リ
ンクを介して出力される１チャネルのデータの替りに公
知のＰＣＭ及び信号パターンを挿入できるようにするレ
ジスタが各ＮＬＩ回路５０にある。マイクロプロセッサ
は送信挿入データレジスタ、第２６図及び第４１図、内
に８ビットＰＣＭ及び／もしくは４ビットＡ，Ｂ，Ｃ，
Ｄ信号値を指定することができ、送信挿入アドレスレジ
スタ、第２５図、にチャネル番号指定を行うことができ
る。制御レジスタ、第１６図、のイネーブルＰＣＭ挿入
ビットを設定することにより、マイクロプロセッサはそ
のチャネルのＳＦＳＳのシステム定義スーパーフレーム
タイミング中にＡ，Ｂ，Ｃ，Ｄ信号値を置換することが
できる。このようにして、ＮＳＣ３６は対処しないチャ
ネルに対して公知の値をリンクを介して交換コンプレク
ス及びＴＳＩ３４の信号回路へ送ることができ、そこで
その動作をチェックするためのアクションをとることが
できる。ＰＣＭの挿入は挿入をシグナルせずに行うこと
ができ、その逆も言える。同様に、ＮＬＩ５０には所与
のチャネルのＰＣＭ及び信号データを網リンク４７から
受信された時にラッチするための抽出データレジスタ、
第３９図及び第４０図、及びアドレスレジスタ、第２４
図、もある。挿入及び抽出レジスタは個別もしくは対と
して使用してさまざまなシステム機能を監視することが
できる。
機能の背景テストのフィーチュアも提供する。送信網リ
ンクを介して出力される１チャネルのデータの替りに公
知のＰＣＭ及び信号パターンを挿入できるようにするレ
ジスタが各ＮＬＩ回路５０にある。マイクロプロセッサ
は送信挿入データレジスタ、第２６図及び第４１図、内
に８ビットＰＣＭ及び／もしくは４ビットＡ，Ｂ，Ｃ，
Ｄ信号値を指定することができ、送信挿入アドレスレジ
スタ、第２５図、にチャネル番号指定を行うことができ
る。制御レジスタ、第１６図、のイネーブルＰＣＭ挿入
ビットを設定することにより、マイクロプロセッサはそ
のチャネルのＳＦＳＳのシステム定義スーパーフレーム
タイミング中にＡ，Ｂ，Ｃ，Ｄ信号値を置換することが
できる。このようにして、ＮＳＣ３６は対処しないチャ
ネルに対して公知の値をリンクを介して交換コンプレク
ス及びＴＳＩ３４の信号回路へ送ることができ、そこで
その動作をチェックするためのアクションをとることが
できる。ＰＣＭの挿入は挿入をシグナルせずに行うこと
ができ、その逆も言える。同様に、ＮＬＩ５０には所与
のチャネルのＰＣＭ及び信号データを網リンク４７から
受信された時にラッチするための抽出データレジスタ、
第３９図及び第４０図、及びアドレスレジスタ、第２４
図、もある。挿入及び抽出レジスタは個別もしくは対と
して使用してさまざまなシステム機能を監視することが
できる。
【０１１５】ＮＬＩ回路５０は各カードにそのプロセッ
サを割込むためのリアルタイム信号を与える１０ｍＳ出
力ピンを有している。この１０ｍＳ信号はＮＬＩ回路５
０への１２．３５２ＭＨｚクロック入力から引き出され
る。この割込みはＮＬＩ回路５０のクリアタイマ／ＮＭ
Ｉレジスタを、第４３図、読み取って肯定応答しなけれ
ばならず、その後次の期間が経過するまで出力信号は非
作動とされる。
サを割込むためのリアルタイム信号を与える１０ｍＳ出
力ピンを有している。この１０ｍＳ信号はＮＬＩ回路５
０への１２．３５２ＭＨｚクロック入力から引き出され
る。この割込みはＮＬＩ回路５０のクリアタイマ／ＮＭ
Ｉレジスタを、第４３図、読み取って肯定応答しなけれ
ばならず、その後次の期間が経過するまで出力信号は非
作動とされる。
【０１１６】ＮＬＩ回路５０は網リンクを介して全チャ
ネルにＡポート信号ビットが受信されるたびに、ＤＳＰ
回路４２にそのマイクロプロセッサの割込信号を与える
出力ピンを有している。この１．５ｍＳ信号はシステム
定義スーパーフレーム構造に従ってＮＬＩ回路５０への
１２．３５２ＭＨｚクロック入力から引き出される。こ
の割込みはＮＬＩ回路５０のクリアタイム／ＮＭＩレジ
スタ、第４３図、を読み取って肯定応答しなければなら
ず、その後次の期間が経過するまで出力信号は休止す
る。
ネルにＡポート信号ビットが受信されるたびに、ＤＳＰ
回路４２にそのマイクロプロセッサの割込信号を与える
出力ピンを有している。この１．５ｍＳ信号はシステム
定義スーパーフレーム構造に従ってＮＬＩ回路５０への
１２．３５２ＭＨｚクロック入力から引き出される。こ
の割込みはＮＬＩ回路５０のクリアタイム／ＮＭＩレジ
スタ、第４３図、を読み取って肯定応答しなければなら
ず、その後次の期間が経過するまで出力信号は休止す
る。
【０１１７】５６もしくは６４Ｋｂｐｓデータリンクに
対処する４ピンがＮＬＩ回路５０に設けられている。２
つのピンはＮＬＩ回路５６が発生しＮＬＩ回路に対して
５６もしくは６４Ｋｂｐｓデータを転送するのに使用す
るクロック信号を表わしている。２つのクロック信号は
同相ではない。残り２つのピンは５６もしくは６４Ｋｂ
ｐｓデータＩ／Ｏの通路である。ＰＲＩ回路４０におい
て、これらのピンはＮＬＩ回路５０とシリアル通信コン
トローラ（ＳＣＣ）間でデータを転送するのに使用さ
れ、それらは回路のマイクロプロセッサに接続される。
このようにして、プロセッサはＮＬＩ回路５０内の１チ
ャネルからデータを受信することができ、同様に、その
チャネルへのデータを発生することができる。プロセッ
サがインタラクトすることができる５６もしくは６４Ｋ
ｂｐｓチャネルは回路に接続されたＴ１回線を介して到
来／発送されるものの一つである。データリンク動作を
イネーブルして、制御レジスタ、第１６図、内に適切な
ビットを設定することにより５６もしくは６４Ｋｂｐｓ
動作を指定しなければならない。
対処する４ピンがＮＬＩ回路５０に設けられている。２
つのピンはＮＬＩ回路５６が発生しＮＬＩ回路に対して
５６もしくは６４Ｋｂｐｓデータを転送するのに使用す
るクロック信号を表わしている。２つのクロック信号は
同相ではない。残り２つのピンは５６もしくは６４Ｋｂ
ｐｓデータＩ／Ｏの通路である。ＰＲＩ回路４０におい
て、これらのピンはＮＬＩ回路５０とシリアル通信コン
トローラ（ＳＣＣ）間でデータを転送するのに使用さ
れ、それらは回路のマイクロプロセッサに接続される。
このようにして、プロセッサはＮＬＩ回路５０内の１チ
ャネルからデータを受信することができ、同様に、その
チャネルへのデータを発生することができる。プロセッ
サがインタラクトすることができる５６もしくは６４Ｋ
ｂｐｓチャネルは回路に接続されたＴ１回線を介して到
来／発送されるものの一つである。データリンク動作を
イネーブルして、制御レジスタ、第１６図、内に適切な
ビットを設定することにより５６もしくは６４Ｋｂｐｓ
動作を指定しなければならない。
【０１１８】端末回路マイクロプロセッサによるデータ
転送中にハンドシェークに使用するためのＤＴＡＫ出力
ピン１０２、第８図、が各ＮＬＩ回路５０に設けられて
いる。
転送中にハンドシェークに使用するためのＤＴＡＫ出力
ピン１０２、第８図、が各ＮＬＩ回路５０に設けられて
いる。
【０１１９】ＮＬＩへのマイクロプロセッサインターフ
ェイスを構成するレジスタについては後記し且つ第１４
図及びその次に示す。各レジスタのアドレスはその名称
と共に与えられる。これらのアドレスは５ビットを含
み、その指定はＡ５−Ａ１からである。ＮＬＩ回路５０
を使用する６８００マイクロプロセッサベース回路で
は、ＮＬＩレジスタはプロセッサのアドレススペクトル
内の連続位置にないことがあり、ＮＬＩレジスタはプロ
セッサのデータバスの上位バイトもしくは下位バイトの
みに配置されることがある。各レジスタを与えられるア
ドレスの他に、適切なレジスタに与えられる読取専用
（ＲＯ）指定がある。ＲＯ指定のない任意のレジスタは
読取／書込可能である。
ェイスを構成するレジスタについては後記し且つ第１４
図及びその次に示す。各レジスタのアドレスはその名称
と共に与えられる。これらのアドレスは５ビットを含
み、その指定はＡ５−Ａ１からである。ＮＬＩ回路５０
を使用する６８００マイクロプロセッサベース回路で
は、ＮＬＩレジスタはプロセッサのアドレススペクトル
内の連続位置にないことがあり、ＮＬＩレジスタはプロ
セッサのデータバスの上位バイトもしくは下位バイトの
みに配置されることがある。各レジスタを与えられるア
ドレスの他に、適切なレジスタに与えられる読取専用
（ＲＯ）指定がある。ＲＯ指定のない任意のレジスタは
読取／書込可能である。
【０１２０】ＮＬＩ回路５０の制御ＭＳレジスタ、第１
４図、において、そのマスター／スレーブピン８０にス
レーブ指定を有するＮＬＩ回路に対しては受信リンク同
期外れ割込みは発生できず、出データパリティエラーだ
けがＮＬＩ回路５０をモード０に捕捉することができ、
それは出データインターフェイス８２へパリティが流入
する唯一の動作モードである。
４図、において、そのマスター／スレーブピン８０にス
レーブ指定を有するＮＬＩ回路に対しては受信リンク同
期外れ割込みは発生できず、出データパリティエラーだ
けがＮＬＩ回路５０をモード０に捕捉することができ、
それは出データインターフェイス８２へパリティが流入
する唯一の動作モードである。
【０１２１】ＮＬＩ回路５０の制御ＳＳレジスタ、第１
５図、においてたとえ所与の割込みがマスクされても、
状態レジスタ、第１８図、は所与のイベントが発生した
表示を与え続ける。このレジスタの設定ビットは単に割
込出力ピンの動作を行うのみである。
５図、においてたとえ所与の割込みがマスクされても、
状態レジスタ、第１８図、は所与のイベントが発生した
表示を与え続ける。このレジスタの設定ビットは単に割
込出力ピンの動作を行うのみである。
【０１２２】制御ＴＳレジスタ、第１６図、において、
デバイスが同期外れする時は常にＩＤＥビットはクリア
され、デバイスが同期を取得した後は動作モードに無関
係にＩＤＥビットを設定しなければならない。３ビット
は常に０として読み出され、いかなる場合にもそれに何
が書き込まれたかを正確にこのレジスタから読み戻すこ
とを予期してはならない。モード０であれば、ＳＵＦＲ
Ｍビットを３３３Ｈｚ同期動作選定に設定しなければな
らない。
デバイスが同期外れする時は常にＩＤＥビットはクリア
され、デバイスが同期を取得した後は動作モードに無関
係にＩＤＥビットを設定しなければならない。３ビット
は常に０として読み出され、いかなる場合にもそれに何
が書き込まれたかを正確にこのレジスタから読み戻すこ
とを予期してはならない。モード０であれば、ＳＵＦＲ
Ｍビットを３３３Ｈｚ同期動作選定に設定しなければな
らない。
【０１２３】制御ＬＳレジスタ、第１７図、において、
受信ＦＩＦＯロックは決して起動されずまたそのマスタ
ー／スレーブピン８０を介したマスター指定を有するデ
バイスに対して設定されることはない。５ビットは常に
０として読み出され、いかなる場合にもそれに何が書き
込まれたかを正確にこのレジスタから読み戻すことを予
期してはならない。
受信ＦＩＦＯロックは決して起動されずまたそのマスタ
ー／スレーブピン８０を介したマスター指定を有するデ
バイスに対して設定されることはない。５ビットは常に
０として読み出され、いかなる場合にもそれに何が書き
込まれたかを正確にこのレジスタから読み戻すことを予
期してはならない。
【０１２４】第１８図の割込状態レジスタにおいて、そ
のマスター／スレーブピン８０を介したスレーブ指定を
有するデバイスに対して受信リンク同期外れ割込みが生
じることはない。また０以外のモード指定を有するデバ
イスに対して出データパリティエラー割込みが生じるこ
とはない。
のマスター／スレーブピン８０を介したスレーブ指定を
有するデバイスに対して受信リンク同期外れ割込みが生
じることはない。また０以外のモード指定を有するデバ
イスに対して出データパリティエラー割込みが生じるこ
とはない。
【０１２５】第１９図の位置レジスタにおいて、５〜７
ビットは常に０として読み出され、いかなる場合にもそ
れに何が書き込まれたかを正確にこのレジスタから読み
戻すことを予期しなれければならない。
ビットは常に０として読み出され、いかなる場合にもそ
れに何が書き込まれたかを正確にこのレジスタから読み
戻すことを予期しなれければならない。
【０１２６】マスターとして指定されたＮＬＩ回路５０
の第２０図に示す送信リンクＭＳカウンタロードレジス
タにおいて、このレジスタへ与えるべき値はＢ５Ｈであ
る。スレーブとして指定されたＮＬＩ回路５０Ｂに対し
ては、このレジスタに与えるべき値は０８Ｈである。
の第２０図に示す送信リンクＭＳカウンタロードレジス
タにおいて、このレジスタへ与えるべき値はＢ５Ｈであ
る。スレーブとして指定されたＮＬＩ回路５０Ｂに対し
ては、このレジスタに与えるべき値は０８Ｈである。
【０１２７】マスター回路５０Ａとして指定されたデバ
イスの第２１図に示す送信リンクＬＳカウンタロードレ
ジスタにおいて、レジスタに与えるべき値はＦ６Ｈであ
る。スレーブとして指定されたＮＬＩ回路５０Ｂに対
し、レジスタに与えるべき値はＤＡＨである。
イスの第２１図に示す送信リンクＬＳカウンタロードレ
ジスタにおいて、レジスタに与えるべき値はＦ６Ｈであ
る。スレーブとして指定されたＮＬＩ回路５０Ｂに対
し、レジスタに与えるべき値はＤＡＨである。
【０１２８】マスターとして指定されたＮＬＩ回路５０
の第２２図に示す受信リンクＭＳカウンタロードレジス
タにおいて、このレジスタに与えるべき値は００Ｈであ
る。また、スレーブとして指定されたＮＬＩ回路５０デ
バイスに対し、このレジスタに与えるべき値はＢＤＨで
ある。
の第２２図に示す受信リンクＭＳカウンタロードレジス
タにおいて、このレジスタに与えるべき値は００Ｈであ
る。また、スレーブとして指定されたＮＬＩ回路５０デ
バイスに対し、このレジスタに与えるべき値はＢＤＨで
ある。
【０１２９】マスターとして指定されたＮＬＩ回路５０
の第２３図に示す受信リンクＬＳカウンタロードレジス
タにおいて、このレジスタに与えるべき値は０２Ｈであ
る。スレーブとして指定されたデバイスに対しては、こ
のレジスタに与えるべき値はＣ８Ｈである。
の第２３図に示す受信リンクＬＳカウンタロードレジス
タにおいて、このレジスタに与えるべき値は０２Ｈであ
る。スレーブとして指定されたデバイスに対しては、こ
のレジスタに与えるべき値はＣ８Ｈである。
【０１３０】第２４図の抽出アドレスレジスタにおい
て、５〜７ビットは常に０として読み出されいかなる場
合にもそれに何が書き込まれたかを正確にこのレジスタ
から読み戻すことを予期してはならない。第２５図に示
す挿入アドレスレジスタにおいて、５〜７ビットは常に
０として読み出されいかなる場合にもそれに何が書き込
まれたかを正確にこのレジスタから読み戻すことを予期
してはならない。
て、５〜７ビットは常に０として読み出されいかなる場
合にもそれに何が書き込まれたかを正確にこのレジスタ
から読み戻すことを予期してはならない。第２５図に示
す挿入アドレスレジスタにおいて、５〜７ビットは常に
０として読み出されいかなる場合にもそれに何が書き込
まれたかを正確にこのレジスタから読み戻すことを予期
してはならない。
【０１３１】第２６図に示す挿入ＭＳデータレジスタに
おいて、４〜７ビットは常に０として読み出されいかな
る場合にもそれと何が書き込まれたかを正確にこのレジ
スタから読み戻すことを予期してはならない。
おいて、４〜７ビットは常に０として読み出されいかな
る場合にもそれと何が書き込まれたかを正確にこのレジ
スタから読み戻すことを予期してはならない。
【０１３２】第２７図の５６／６４Ｋｂｐｓデータリン
クアドレスレジスタにおいて、５〜７ビットは常に０と
して読み出されいかなる場合にもそれに何が書き込まれ
たかを正確にこのレジスタから読み戻すことを予期して
はならない。
クアドレスレジスタにおいて、５〜７ビットは常に０と
して読み出されいかなる場合にもそれに何が書き込まれ
たかを正確にこのレジスタから読み戻すことを予期して
はならない。
【０１３３】デバイスの初期化中に実施される動作の順
序は次のようである。 １．制御ＳＳレジスタへＦＦｈを書き込むことにより全
割込みをマスクする。 ２．第２０図及び第２３図の送受信リンクカウンタロー
ドレジスタへ適切なデータ（前記）を書き込む。 ３．割込状態レジスタを読み取りＮＬＩ５０が“同期”
表示を与えていることを保証する。デバイスがこれらの
表示を生じるまでループし続ける。 ４．第１６図の制御ＴＳレジスタのＳＵＦＲＭビット及
び第１９図の位置レジスタへ適切な値（特定カード）を
書き込む。 ５．使用するＰＣＭ／システムビットＩ／Ｏに無関係に
制御ＴＳレジスタのＩＤＥビットをイネーブルする。 ６．（制御ＴＳ，制御ＬＳ，送信リンク信号制御、受信
リンク信号制御、及び／もしくは５６／６４Ｋｂｐｓデ
ータリンクアドレスレジスタとすることができる）適切
なレジスタへ特定カードデータを書き込む。 ７．第１５図の制御ＳＳレジスタの所望割込みをイネー
ブルする。 実施例について詳細に開示してきたが、特許請求の範囲
に記載された本発明の精神及び範囲内でさまざまな変更
が可能なことがお判りと思う。
序は次のようである。 １．制御ＳＳレジスタへＦＦｈを書き込むことにより全
割込みをマスクする。 ２．第２０図及び第２３図の送受信リンクカウンタロー
ドレジスタへ適切なデータ（前記）を書き込む。 ３．割込状態レジスタを読み取りＮＬＩ５０が“同期”
表示を与えていることを保証する。デバイスがこれらの
表示を生じるまでループし続ける。 ４．第１６図の制御ＴＳレジスタのＳＵＦＲＭビット及
び第１９図の位置レジスタへ適切な値（特定カード）を
書き込む。 ５．使用するＰＣＭ／システムビットＩ／Ｏに無関係に
制御ＴＳレジスタのＩＤＥビットをイネーブルする。 ６．（制御ＴＳ，制御ＬＳ，送信リンク信号制御、受信
リンク信号制御、及び／もしくは５６／６４Ｋｂｐｓデ
ータリンクアドレスレジスタとすることができる）適切
なレジスタへ特定カードデータを書き込む。 ７．第１５図の制御ＳＳレジスタの所望割込みをイネー
ブルする。 実施例について詳細に開示してきたが、特許請求の範囲
に記載された本発明の精神及び範囲内でさまざまな変更
が可能なことがお判りと思う。
【図１】 第１Ａ図は従来の技術の節で前記した公知の
自己クロッキングコード化法を含む従来技術の異なるコ
ード化法の比較波形表である。第１Ｂ図は本発明の２進
コード化法を使用して表わした第１Ａ図の波形の２進化
コードである。第２図は本発明の好ましい３進コード化
をより明確に示す波形表である。
自己クロッキングコード化法を含む従来技術の異なるコ
ード化法の比較波形表である。第１Ｂ図は本発明の２進
コード化法を使用して表わした第１Ａ図の波形の２進化
コードである。第２図は本発明の好ましい３進コード化
をより明確に示す波形表である。
【図２】 第３図は本発明を採用した電話網のブロック
図である。第４Ａ図は本発明の網リンクインターフェイ
ス回路を網終端装置として使用した第３図のネットワー
クのデジタルポート回路のブロック図である。
図である。第４Ａ図は本発明の網リンクインターフェイ
ス回路を網終端装置として使用した第３図のネットワー
クのデジタルポート回路のブロック図である。
【図３】 第４Ｂ図は本発明の網リンクインターフェイ
ス回路をコントロールユニットとして使用した第３図の
ＮＳＣ機能ブロックのブロック図である。
ス回路をコントロールユニットとして使用した第３図の
ＮＳＣ機能ブロックのブロック図である。
【図４】 第５図は第４Ｂ図のＮＳＣ回路内のコントロ
ールユニットとして作動する網リンクインターフェイス
回路及び第４Ａ図のデジタルポート回路内の網終端装置
として機能する網リンクインターフェイス回路の簡単化
されたブロック図である。
ールユニットとして作動する網リンクインターフェイス
回路及び第４Ａ図のデジタルポート回路内の網終端装置
として機能する網リンクインターフェイス回路の簡単化
されたブロック図である。
【図５】 第６Ａ図は第５図の網終端装置の送信リンク
エンコーダ部の回路図である。
エンコーダ部の回路図である。
【図６】 第６Ｂ図は第５図の網終端装置の受信リンク
部の回路図である。
部の回路図である。
【図７】 第６Ｃ図は第６Ａ図及び第６Ｂ図の受信リン
ク部の異なる指定点における比較波形である。
ク部の異なる指定点における比較波形である。
【図８】 第６Ｄ図は第６Ｃ図の続きである。
【図９】 第６Ｅ図は第６Ｄ図の続きである。
【図１０】 第６Ｆ図は第６Ｅ図の続きである。
【図１１】 第７Ａ図は第５図のコントロールユニット
の送信リンクエンコーダ部の回路部である。
の送信リンクエンコーダ部の回路部である。
【図１２】 第７Ｂ図は第５図のコントロールユニット
の受信機リンクデコーダ部の回路部である。
の受信機リンクデコーダ部の回路部である。
【図１３】 第７Ｃ図は第７Ｂ図の受信機デコーダ部内
のさまざまな指定点における比較波形である。第７Ｄ図
は第７Ａ図の送信リンクエンコーダ部及び第７Ｂ図の受
信リンクデコーダ内の異なる指定点における比較波形で
ある。
のさまざまな指定点における比較波形である。第７Ｄ図
は第７Ａ図の送信リンクエンコーダ部及び第７Ｂ図の受
信リンクデコーダ内の異なる指定点における比較波形で
ある。
【図１４】 第８図は第４Ａ図及び第４Ｂ図のさまざま
な入出力を示す、第４Ａ図及び第４Ｂ図の網リンクイン
ターフェイス集積回路のブロック図である。
な入出力を示す、第４Ａ図及び第４Ｂ図の網リンクイン
ターフェイス集積回路のブロック図である。
【図１５】 第９図は第８図の網リンクインターフェイ
ス回路をさまざまに採用したシステム構成のブロック図
である。第１０図は第９図に示す異なる応用に必要な異
なる動作モードを達成するのに必要な第８図の網リンク
インターフェイス回路のさまざまなモードピン及びマス
ター／スレーブピンへの信号である。
ス回路をさまざまに採用したシステム構成のブロック図
である。第１０図は第９図に示す異なる応用に必要な異
なる動作モードを達成するのに必要な第８図の網リンク
インターフェイス回路のさまざまなモードピン及びマス
ター／スレーブピンへの信号である。
【図１６】 第１１図はネットワークの他の要素とのさ
まざまなインターフェイスを示す網リンクインターフェ
イス回路のもう一つの機能ブロック図である。第１２図
は本発明を採用した好ましい網リンクフォーマットであ
る。第１３図は本発明を採用したメッセージフォーマッ
トである。
まざまなインターフェイスを示す網リンクインターフェ
イス回路のもう一つの機能ブロック図である。第１２図
は本発明を採用した好ましい網リンクフォーマットであ
る。第１３図は本発明を採用したメッセージフォーマッ
トである。
【図１７】 第１４図から第１６図は第８図の網リンク
インターフェイス回路のさまざまなレジスタの内容であ
る。
インターフェイス回路のさまざまなレジスタの内容であ
る。
【図１８】 第１７図から第１９図は第８図の網リンク
インターフェイス回路のさまざまなレジスタの内容であ
る。
インターフェイス回路のさまざまなレジスタの内容であ
る。
【図１９】 第２０図から第２２図は第８図の網リンク
インターフェイス回路のさまざまなレジスタの内容であ
る。
インターフェイス回路のさまざまなレジスタの内容であ
る。
【図２０】 第２３図から第２５図は第８図の網リンク
インターフェイス回路のさまざまなレジスタの内容であ
る。
インターフェイス回路のさまざまなレジスタの内容であ
る。
【図２１】 第２６図から第２８図は第８図の網リンク
インターフェイス回路のさまざまなレジスタの内容であ
る。
インターフェイス回路のさまざまなレジスタの内容であ
る。
【図２２】 第２９図から第３１図は第８図の網リンク
インターフェイス回路のさまざまなレジスタの内容であ
る。
インターフェイス回路のさまざまなレジスタの内容であ
る。
【図２３】 第３２図から第３５図は第８図の網リンク
インターフェイス回路のさまざまなレジスタの内容であ
る。
インターフェイス回路のさまざまなレジスタの内容であ
る。
【図２４】 第３６図から第３９図は第８図の網リンク
インターフェイス回路のさまざまなレジスタの内容であ
る。
インターフェイス回路のさまざまなレジスタの内容であ
る。
【図２５】 第４０図から第４３図は第８図の網リンク
インターフェイス回路のさまざまなレジスタの内容であ
る。
インターフェイス回路のさまざまなレジスタの内容であ
る。
２０ 論理０パス ２２ 論理１パス ２４ ｓｙｎｃパルス ２６ 全クロック期間 ２７ 網終端サブシステム ２９ ネットワークサブシステム ３０ ＳＢＸバス ３２ システムクロック（ＣＬＫ） ３４ タイムスロットインターチェンジャ（ＴＳＩ） ３６ 網自己コントローラ（ＮＳＣ） ３７ デジタルオーディオソース（ＤＡＳ） ３８ 基本レート回線（ＢＲＬ） ４０ １次レートインターフェイス（ＰＲＩ） ４２ ＤＳＩポート ４４ デジタル信号処理回路（ＤＳＰ） ４６ ＤＳ１送信リンク ４７ ワイヤリンク ５０ 網リンクインターフェイス（ＮＬＩ） ５０Ａ マスターユニット ５０Ｂ スレーブユニット ５１ 回線インターフェイス ５２ ＤＳ１トランシーバ ５３ 弾性バッファ ５４ ＤＰＣマイクロプロセッサ ５６ ＲＡＭ ５７ シリアル通信コントローラ ５７Ａ データリンク ５７Ｂ データリンク ５８ マイクロプロセッサ ５９ ＥＰＲＯＭ ６０ ＤＲＡＭ ６１ 保護論理 ６２ 多機能周辺装置 ６３ 固定モジュールカウンタ ６４ 固定モジュールカウンタ ６５ ＸＭＴカウンタ ６６ ＸＭＴカウンタ ６７ マルチプレクサ ６８ ラインエンコーダ ６９ 遅延網 ７０ ２分割回路 ７１ 位相同期回路 ７２ ラインデコーダ及びデマルチプレクサ ７３ 位相同期取得回路 ７４ 網リンク送信用マルチプレクサ ７５ ＮＳＣラッチ ７６ デマルチプレクサ ７７ 最端同期チェック回路 ８０ ＮＬＩマスター／スレーブピン ８１ ＮＬＩモード選定ピン ８２ 送信リンクインターフェイス ８４ 〃 ８６ 受信リンクインターフェイス ８８ 入データインターフェイス ９０ マイクロプロセッサインターフェイス ９１ ＦＩＦＯ ９２ カウンタ／タイマ回路 ９３ ８ＫＨｚ送信同期ピン ９４ ３３３ＫＨｚ受信同期出力ピン ９５ １．５３６Ｈｚ送信クロックピン ９７ ピン １００ ８ＫＨｚ受信同期ピン １０１ 網リンク １０２ 網リンク １０４ データ出力 １０５ トグルフリップフロップ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭48−75109（ＪＰ，Ａ) 特開 昭63−178695（ＪＰ，Ａ) 実開 平２−840（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04Q 11/04 H04L 7/00
Claims (46)
- 【請求項１】 送受信情報源の電気通信網における、前
記情報源間通信用交換インターフェイス方式において、
該交換インターフェイス方式は、 前記情報源のいくつかに接続されたコントロールユニッ
トであって、 前記情報源のいくつかからの情報を直列な、パルス幅変
調２進フォーマットへコード化する手段と、 前記コード化情報のパルス幅変調２進コード化パルスを
所定の送信ビットレートで直列に送信する手段、 を含む、前記コントロールユニットと、 その他の前記情報源に接続された網終端装置であって、 直列に送信されたパルス幅変調２進コード化パルスを受
信してそこからクロック信号を抽出する手段と、 前記クロック信号に基づいて直列に送信されたパルス幅
変調２進コード化パルスを同期復号して、網終端装置に
接続された前記その他の情報源へ与える手段、 を含む前記網終端装置、 を具備する、交換インターフェイス方式。 - 【請求項２】 請求項１記載の交換インターフェイス方
式において、網終端装置は、 それに接続された情報源からのデータをパルスフォーマ
ットへコード化するエンコーダと、 クロック信号に基づいてコード化データを前記送信ビッ
トレートと周波数同期してコントロールユニットへ送信
する手段、 を具備する、交換インターフェイス方式。 - 【請求項３】 請求項１記載の交換インターフェイス方
式において、抽出されたクロック信号は実質的に送信ビ
ットレート周波数に等しい周波数を有する、交換インタ
ーフェイス方式。 - 【請求項４】 請求項３記載の交換インターフェイス方
式において、 前記コントロールユニットは送信ビットレートの２進累
乗倍の周波数を有する１次クロックを有し、 前記網終端装置は前記１次クロックの周波数と等しいビ
ットレートを有するクロック信号を発生する手段を有す
る、交換インターフェイス方式。 - 【請求項５】 請求項１記載の交換インターフェイス方
式において、前記コントロールユニットは、 前記網終端装置からのデータを復号するデコーダと、 前記デコーダと送信されるパルス幅変調２進コード化パ
ルスの送信ビットレートの周波数同期を維持する手段、 を具備する、交換インターフェイス方式。 - 【請求項６】 請求項５記載の交換インターフェイス方
式において、前記コントロールユニットは前記デコーダ
と送信されるパルス幅変調２進コード化パルスとの位相
同期を維持する手段を含む、交換インターフェイス方
式。 - 【請求項７】 請求項６記載の交換インターフェイス方
式において、前記位相同期化手段はデータビットがコー
ド化手段に入る時間をビットが復号手段から出る時点と
一致させる手段を含む、交換インターフェイス方式。 - 【請求項８】 請求項１記載の交換インターフェイス方
式において、コントロールユニットは前記情報を論理１
状態及び論理０状態がそれぞれ２つの異なる選定された
幅のパルスで表わされる２進パルス幅変調フォーマット
へコード化する手段を含む、交換インターフェイス方
式。 - 【請求項９】 請求項８記載の交換インターフェイス方
式において、前記２つの異なる選定された幅のパルスの
先縁遷移はビット間隔中に同時に生じる、交換インター
フェイス方式。 - 【請求項１０】 請求項９記載の交換インターフェイス
方式において、前記先縁遷移は正の遷移である交換イン
ターフェイス方式。 - 【請求項１１】 請求項８記載の交換インターフェイス
方式において、前記２つの異なる幅のパルスは各データ
ビット間隔内でパルス遷移を生じる、交換インターフェ
イス方式。 - 【請求項１２】 請求項１１記載の交換インターフェイ
ス方式において、前記パルス遷移は正の遷移である、交
換インターフェイス方式。 - 【請求項１３】 請求項１記載の方式において、前記コ
ントロールユニットは前記直列に送信されるパルス幅変
調２進コード化パルスへ周期的に位相同期パルスを挿入
して網終端装置へ位相同期情報を与える手段を含む、交
換インターフェイス方式。 - 【請求項１４】 請求項１３記載の交換インターフェイ
ス方式において、前記コントロールユニットは、 外部クロックを受信して位相基準信号を発生する手段
と、 位相基準信号を受信して、前記直列に送信されるパルス
幅変調２進コード化パルス流へ前記位相同期パルスを挿
入する手段、 を含む、交換インターフェイス方式。 - 【請求項１５】 請求項１３記載の交換インターフェイ
ス方式において、 前記パルス幅変調２進コード化パルスは選定された遷移
方向の先縁遷移を有し、前記同期パルスは２進コード化
パルスの前記選定された遷移方向と同じ遷移方向を有す
る、交換インターフェイス方式。 - 【請求項１６】 請求項１５記載の交換インターフェイ
ス方式において、前記遷移方向は比較的低電圧から比較
的高電圧への正方向の遷移である、交換インターフェイ
ス方式。 - 【請求項１７】 請求項１３記載の交換インターフェイ
ス方式において、前記網終端装置は前記位相同期パルス
を受信して前記パルス幅変調２進コード化データパルス
と位相同期して前記所定送信ビットレートで前記コント
ロールユニットへデータを送信する手段を含む、交換イ
ンターフェイス方式。 - 【請求項１８】 送受信情報源の電気通信網における、
前記情報源間通信用交換インターフェイス方式におい
て、該交換インターフェイス方式は、 前記情報源のいくつかに接続されたコントロールユニッ
トであって、 前記情報源からの情報を直列な、パルス幅変調２進フォ
ーマットへコード化する手段と、 前記コード化情報のパルス幅変調２進コード化パルスを
所定の送信ビットレートで直列に送信する手段、を含む
前記コントロールユニットと、 その他の前記情報源に接続された網終端装置であって、 直列に送信されたパルス幅変調２進コード化パルスを受
信してそこから、送信ビットレートの所定の倍数の周波
数でクロック信号を抽出する手段は前記クロックパルス
を送信ビットレートの所定の倍数の周波数で発生する手
段を含み、 前記クロック信号に基づいて直列に送信されたパルス幅
変調２進コード化パルスを同期復号し、網終端装置に接
続されたその他の前記情報源へ与える手段、を含む前記
網終端装置、 を具備する、交換インターフェイス方式。 - 【請求項１９】 請求項１８記載の交換インターフェイ
ス方式において、前記倍数は４である、交換インターフ
ェイス方式。 - 【請求項２０】 請求項１３記載の交換インターフェイ
ス方式において、パルス幅変調パルスの各々は先縁も
ち、前記クロック信号抽出手段は、 入出力を有する位相同期回路と、 パルス幅変調パルスの先縁を遅延させて遅延されたパル
ス幅変調パルスを発生する手段と、 前記遅延されたパルス幅変調パルスを受信して対応する
遅延された中間信号を前記位相同期回路の入力へ加え、
前記位相同期回路から送信ビットレートの所定倍で前記
クロック信号を出力させる手段、 を含む、交換インターフェイス方式。 - 【請求項２１】 請求項２０記載の交換インターフェイ
ス方式において、前記遅延された中間信号を印加する手
段は送信ビットレートの所定の分数である周波数を有す
る中間信号を発生し位相同期回路の入力とインターフェ
イスする２進カウンタを含む、交換インターフェイス方
式。 - 【請求項２２】 送受信情報源の電気通信における、前
記情報源間通信用交換インターフェイス方式において、
該交換インターフェイス方式は、 前記情報源のいくつかと接続されたコントロールユニッ
トであって、 前記情報源からの情報を直列な、パルス幅変調２進フォ
ーマットへコード化する手段と、 前記コード化情報のパルス幅変調２進コード化パルスを
所定の送信ビットレートで直列に送信する手段と、 前記直列に送信されるパルス幅変調２進コード化パルス
へ周期的に位相同期パルスを挿入して網終端装置へ位相
同期化情報を与える手段、を含む前記コントロールユニ
ットと、 その他の前記情報源に接続された網終端装置であって、 直列に送信されるパルス幅変調２進コード化パルスを受
信してそこからクロック信号を抽出する手段と、 前記クロック信号に基づいて直列に送信されるパルス幅
変調２進コード化パルスを同期復号し、網終端装置に接
続されたその他の前記情報源へ与える手段と、 前記位相同期パルスに基づいて前記パルス幅変調２進コ
ード化データパルスと位相同期して前記所定の送信ビッ
トレートで前記コントロールユニットへデータを送信す
る手段であって、前記送信する手段は、 同期制御信号を発生する位相同期取得回路及び、 同期制御信号に基づいて前記コントロールユニットへの
データの同期送信を制御し、発生する同期パルスと同期
したコントロールユニットへのデータ送信を維持する手
段を含む前記データ送信手段、を含む前記網終端装置、 を具備する、交換インターフェイス方式。 - 【請求項２３】 送受信情報源の電気通信網における、
前記情報源間通信用交換インターフェイス方式におい
て、該インターフェイス方式は、 前記情報源のいくつかに接続されたコントロールユニッ
トであって、 前記情報源からの情報を直列な、パルス幅変調２進フォ
ーマットへコード化する手段と、 前記コード化情報のパルス幅変調２進コード化パルスを
所定の送信ビットレートで直列に送信する手段と、 前記直列に送信されるパルス幅変調２進コード化パルス
へ周期的に位相同期パルスを挿入して位相同期情報を与
える手段とを含む前記コントロールユニットと、 その他の前記情報源に接続された網終端装置であって、 直列に送信されるパルス幅変調２進コード化パルスを受
信してそこからクロック信号を抽出する手段と、 前記クロック信号に応答して直列に送信されたパルス幅
変調２進コード化パルスを同期復号し、網終端装置に接
続された前記その他の前記情報源へ与える手段と、 前記位相同期パルスに基づいて前記パルス幅変調２進コ
ード化データパルスと位相同期して前記所定の送信ビッ
トレートで前記コントロールユニットへデータを送信す
る手段と、 前記コントロールユニットへデータを送信する手段は、 前記クロック信号によりトリガされるカウンタ及び前記
カウンタからの信号を受けて電気通信網の時分割多重化
チャネルを識別する手段及び、 前記同期制御信号に基づいて前記カウンタと前記コント
ロールユニットの前記位相同期パルスとの位相同期を維
持する手段を含む前記データ送信手段、 を含む、前記網終端装置を具備する交換インターフェイ
ス方式。 - 【請求項２４】 請求項２３記載の交換インターフェイ
ス方式において、 前記コントロールユニットは１個のマイクロプロセッサ
を有し、 前記網終端装置は別の１個のマイクロプロセッサを有
し、 前記時分割多重化チャネルの一つはコントロールユニッ
トの前記１個のマイクロプロセッサから網終端装置の前
記別の１個のマイクロプロセッサへのメッセージ送信専
用である、 交換インターフェイス方式。 - 【請求項２５】 送受信情報源の電気通信網における、
前記情報源間通信用交換インターフェイス方式におい
て、該交換インターフェイス方式は、 前記情報源のいくつかに接続されたコントロールユニッ
トであって、 前記情報源からの情報を直列なパルス幅変調２進フォー
マットの一連のデータパルスとしてコード化する手段
と、 パルス幅変調コード化された同期パルスを発生する手段
と、 前記一連のデータパルス及びパルス幅変調コード化され
た同期パルスを一緒に時分割多重化して所定のビットレ
ートで送信する手段を含む前記コントロールユニット
と、 その他の前記情報源に接続された網終端装置であって、 少なくとも前記パルス幅変調コード化された同期パルス
を受信してクロック信号を引き出す手段と、 前記クロック信号に基づいて前記一連のパルス幅変調コ
ード化データパルスを同期復調し、網終端装置に接続さ
れた前記その他の情報源へ接続する手段と、 前記パルス幅変調コード化された同期パルスに基づいて
網終端装置の同期復号手段とコントロールユニットのコ
ード化手段との同期を制御する手段を含む前記網終端装
置、 を具備する、交換インターフェイス方式。 - 【請求項２６】 請求項２５記載の交換インターフェイ
ス方式において、 前記データパルスは互いに異なる所定のパルス幅を有
し、 同期パルスはデータパルスの所定パルス幅とは異なるパ
ルス幅を有する、 交換インターフェイス方式。 - 【請求項２７】 請求項２５記載の交換インターフェイ
ス方式において、前記網終端装置は、 その他の前記情報源からの情報を一連の均一な２進デー
タパルスとしてコード化する手段と、 均一な２進データパルスと実質的に同じパルス幅を有す
る均一な同期パルスを前記パルス幅変調コード化パルス
と同期して発生する手段と、 前記均一な同期パルスを前記均一な２進データパルスと
共に一連の均一なパルスとして送信する手段、 を含む、交換インターフェイス方式。 - 【請求項２８】 請求項２７記載の交換インターフェイ
ス方式において、前記コントロールユニットは前記均一
な同期パルスを受けて終端装置からの前記２進データパ
ルスを復号する手段を含む、交換インターフェイス方
式。 - 【請求項２９】 請求項２８記載の交換インターフェイ
ス方式において、前記コントロールユニットは前記均一
な同期パルスに基づいてコントロールユニットのパルス
幅変調コード化同期パルスの送信と位相同期しているか
どうかを決定する手段を含む、交換インターフェイス方
式。 - 【請求項３０】 請求項２７記載の交換インターフェイ
ス方式において、コントロールユニットが受信する前記
均一な同期パルスの少なくともいくつかの所定のパルス
は、コントロールユニットから送信されるパルス幅変調
コード化された同期パルスの２進論理状態とは反対の２
進論理状態を有する、交換インターフェイス方式。 - 【請求項３１】 請求項２５記載の交換インターフェイ
ス方式において、 前記一連のデータパルスは、論理１データパルスが論理
０データパルスとは異なるパルス幅を有するように、前
記コード化手段によりパルス幅変調２進コード化され、 前記同期パルス発生手段は論理０データパルス及び論理
１データパルスの両方と異なるパルス幅を有する前記同
期パルスを発生する、交換インターフェイス方式。 - 【請求項３２】 請求項２５記載の交換インターフェイ
ス方式において、 同期パルスと共に送られるデータパルスの前記所定のビ
ットレートは実質的に均一なレートであり、 網終端装置内の前記クロック信号は均一なビットレート
の所定倍である所定の均一な周波数で生成される、交換
インターフェイス方式。 - 【請求項３３】 請求項２５記載の交換インターフェイ
ス方式において、前記網終端装置はそこに接続されたそ
の他の情報源からのデータを送信する手段をもち、この
送信する手段は、前記同期パルスに基づいてコントロー
ルユニットへ送信される前記データとコントロールユニ
ットからのパルス幅変調コード化同期パルスとの位相同
期を維持する手段を含む、交換インターフェイス方式。 - 【請求項３４】 送受信情報源の電気通信網における、
前記情報源間通信用交換インターフェイス方式におい
て、該交換インターフェイス方式は、 前記情報源のいくつかに接続されたコントロールユニッ
トであって、 前記情報源からの情報を一連のデータパルスとしてコー
ド化する手段と、 パルス幅変調コード化同期パルスを発生する手段と、 前記一連のデータパルス及びパルス幅変調コード化同期
パルスを時分割多重化ベースで所定のビットレートで一
緒に送信する手段を含む前記コントロールユニットと、 その他の前記情報源に接続された網終端装置であって、 少くとも前記パルス幅変調コード化同期パルスを受信し
てクロック信号を引出す手段と、 前記クロック信号に基づいて一連のデータパルスを同期
復号し、網終端装置が接続された前記その他の情報源へ
接続する手段と、 そこに接続されたその他の情報源から、前記同期パルス
に応答してコントロールユニットへ送信される前記デー
タとコントロールユニットからのパルス幅変調コード化
同期パルスとの位相同期を維持する手段を含む、コント
ロールユニットへデータを送信する手段であって、前記
位相同期維持手段は、 網終端装置に受信される同期パルスに応答してコード化
手段の位相同期を制御する同期制御信号を発生する位相
同期取得回路及び、 前記パルス幅変調コード化同期パルスに基づいて網終端
装置の同期復号手段とコントロールユニットのコード化
手段との同期を制御する手段を含む、 前記データ送信手段、 を含む前記網終端装置、を具備する交換インターフェイ
ス方式。 - 【請求項３５】 請求項３４記載の交換インターフェイ
ス方式において、位相同期取得回路は、 前記コード化手段と結合しており、コントロールユニッ
トからの前記同期パルスを受信すると同期パルス受信信
号を発生する手段と、 前記同期制御信号を受けて同期パルスと位相同期してク
ロックパルスをカウントする前記コード化手段のカウン
タと、 前記カウンタのカウント値を受けて前記同期制御信号を
発生し、カウンタが同期パルスと位相同期している時に
いつ次の同期パルスを受信すべきかを表示する手段と、 互いに所定時間隔内に発生されていない前記同期パルス
受信信号及び前記同期制御信号に応答して、同期外れ信
号を発生する手段、 を含む、交換インターフェイス方式。 - 【請求項３６】 請求項３５記載の交換インターフェイ
ス方式において、前記同期外れ信号を受けて前記カウン
タを再同期させる手段を含む、交換インターフェイス方
式。 - 【請求項３７】 請求項３４記載の交換インターフェイ
ス方式において、前記網終端装置は前記同期外れ信号を
受けて同期外れ表示を発生する手段を含む、交換インタ
ーフェイス方式。 - 【請求項３８】 情報源の電気通信網における、前記情
報源間通信用交換インターフェイス方式において、該交
換インターフェイス方式は、 前記情報源のいくつかに接続されたコントロールユニッ
トであって、 一連のデータパルスからの情報を２進コード化する手段
と、 一連のデータパルスとして受信された情報を復号する手
段と、 データパルスとは異なる所定幅を有する一連の同期パル
スを発生する手段と、 前記コード化情報及び前記同期パルスを所定のビットレ
ートで一緒に送信する手段、 を含む、前記コントロールユニットと、 その他の前記情報源に接続された網終端装置であって、 少くとも前記同期パルスを受信してクロック信号を引き
出す手段と、 前記クロック信号に基づいて前記その他の情報源の一つ
からの情報を同期コード化してコントロールユニットへ
送信する手段と、 前記同期パルスを受けて前記網終端装置のコード化手段
及び送信手段とコントロールユニットの前記復号手段と
の位相同期を制御する手段、 を含む、前記網終端装置、 を具備する、交換インターフェイス方式。 - 【請求項３９】 請求項３８記載の交換インターフェイ
ス方式において、前記クロック信号引出し手段は一連の
データパルスの所定のビットレートに従って前記クロッ
クパルスを引き出す手段を含む、交換インターフェイス
方式。 - 【請求項４０】 情報源の電気通信網における、前記情
報源間通信用交換インターフェイス方式において、該交
換インターフェイス方式は、 前記情報源のいくつかに接続されたコントロールユニッ
トであって、 一連のデータパルスからの情報をコード化する手段と、 一連のデータパルスとして受信された情報を復号する手
段と、 データパルスとは異なる所定幅の同期パルスを発生する
手段と、 前記コード化情報及び前記同期パルスを所定のビットレ
ートで一緒に送信する手段、 を含む、前記コントロールユニットと、 他方の前記情報源に接続された網終端装置であって、 少くとも前記同期パルスを受信してクロック信号を引き
出す手段と、 前記クロック信号に基づいて前記その他の情報源の一つ
からの情報をコード化してコントロールユニットへ送信
する手段と、 前記同期パルスを受けて前記網終端装置のコード化及び
送信手段とコントロールユニットの前記復号手段との位
相同期を制御する手段と、 コントロールユニットからの同期パルスを受けてコント
ロールユニットとの位相非同期を検出する手段と、 前記非同期検出手段からの信号を受けてコード化及び送
信手段のタイミングを変え非同期状態をなくす手段を含
む、前記網終端装置、 を具備する、交換インターフェイス方式。 - 【請求項４１】 情報源の電気通信網における、前記情
報源間通信用交換インターフェイス方式において、該交
換インターフェイス方式は、 前記情報源のいくつかに接続されたコントロールユニッ
トであって、 一連のデータパルスからの情報をコード化する手段と、 一連のデータパルスとして受信される情報を復号する手
段と、 データパルスとは異なる所定幅の同期パルスを発生する
手段と、 前記コード化情報及び前記同期パルスを所定のビットレ
ートで一緒に送信する手段と、 を含む、前記コントロールユニットと、 その他の前記情報源に接続された網終端装置であって、 少くとも前記同期パルスを受信してクロック信号を引き
出す手段と、 前記クロック信号に基づいて前記その他の情報源の一つ
からの情報を同期コード化してコントロールユニットへ
送信する手段と、 前記同期パルスに応答して前記網終端装置のコード化及
び送信手段とコントロールユニットの前記復号手段との
位相同期を制御する手段と、 コントロールユニットからの同期パルスに応答して検出
された位相非同期表示をコントロールユニットへ送信す
る手段、 を含む、網終端装置を具備する、交換インターフェイス
方式。 - 【請求項４２】 同期デジタルデータ通信網の通信法に
おいて、該通信法は次のステップ、すなわち、 コントローラ回路において、クロック信号が２進データ
パルス流により搬送されない非自己クロッキングフォー
マットの２進データパルス流を受信し、 非自己クロッキングデータ流を対応する自己クロッキン
グパルス幅変調２進データ流へ変換し、 パルス幅変調２進データ流をネットワークの終端装置へ
送信し、 終端装置が受信する２進パルス幅変調データ流からクロ
ック信号を抽出し、 抽出されたクロック信号を使用して送信されたパルス幅
変調データ流を非自己クロッキングフォーマットの２進
データパルス流へ復号する、 ことからなる、通信法。 - 【請求項４３】 請求項４２記載の方法において、抽出
されたクロック信号を使用して終端装置へのパルス幅変
調データ流の送信と同期して終端装置からコントローラ
回路へデータ流を送信するステップを含む、通信法。 - 【請求項４４】 請求項４２記載の方法において、次の
ステップすなわち、コントローラ回路において、自己ク
ロッキングパルス幅変調２進データ流へパルス幅変調同
期パルスを挿入し、 パルス幅変調同期パルスを使用してコントローラ回路と
終端回路間の通信の位相同期を維持する、 ことを含む、通信法。 - 【請求項４５】 請求項４２記載の方法において、コン
トローラ回路における送信ステップは各クロックサイク
ルの始めに各パルス幅変調パルスを送信するステップを
含む、送信法。 - 【請求項４６】 同期デジタルデータ通信網における通
信法において、該通信法は次のステップ、すなわち、 コントローラ回路において、２進データパルス流により
クロック信号が搬送されない非自己クロッキングフォー
マットで２進データパルス流を受信し、 非自己クロッキングデータ流を対応する自己クロッキン
グパルス幅変調２進データ流へ変換し、 各クロックサイクル中の所定の時間に所定の遷移を有す
るパルス幅変調２進データ流をネットワークの終端装置
へ送信し、 終端装置が受信するパルス幅変調２進データ流からクロ
ック信号を抽出し、 抽出されたクロック信号を使用して送信されたパルス幅
変調データ流を非自己クロッキングフォーマットの２進
データパルス流へ復号する、 ことからなる通信法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149610A JP2791233B2 (ja) | 1991-05-24 | 1991-05-24 | 交換インターフェイス方式及び同期デジタルデータ通信網通信方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149610A JP2791233B2 (ja) | 1991-05-24 | 1991-05-24 | 交換インターフェイス方式及び同期デジタルデータ通信網通信方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0767191A JPH0767191A (ja) | 1995-03-10 |
| JP2791233B2 true JP2791233B2 (ja) | 1998-08-27 |
Family
ID=15478973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3149610A Expired - Lifetime JP2791233B2 (ja) | 1991-05-24 | 1991-05-24 | 交換インターフェイス方式及び同期デジタルデータ通信網通信方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2791233B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2177455B1 (ja) * | 1972-01-07 | 1980-02-15 | Centre Nat Etd Spatiales | |
| JPS63178695A (ja) * | 1987-01-20 | 1988-07-22 | Fuji Photo Film Co Ltd | リモ−ト・コントロ−ル・システム |
| JPH02840U (ja) * | 1988-06-13 | 1990-01-05 |
-
1991
- 1991-05-24 JP JP3149610A patent/JP2791233B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0767191A (ja) | 1995-03-10 |
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