JPS63266564A - ビット向けプロトコルデータ制御器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［関連の同時係属中の出願との相互関係１本出願に特に
興味のある同時係属中の出願はアラン　Ｔ、クラーク（
Ａｌａｎ　　Ｔ、Ｃ１ａｒｋ）と、ハディ　イブラヒー
ム（ＨｄＬ　　Ｉｂｒａｈｉｍ）と、アーサー　Ｆ、ラ
ング（ＡｒｔｈｕｒＦ、Ｌａｎｇｅ）のための「ディジ
タル加入者制御器（Ｄｉｇｉｔａｌ　　５ｕｂｓｃｒｉ
ｂｅｒＣｏｎｔｒｏｌｌｅｒ）Ｊと題る、、１９８５年
７月２６日に出願された米国特許出願連続番号節７５９
．６２２号と、Ｄ、ギューリック（Ｇｕｌｉｃｋ）と、
Ｔ、ｏウェル（Ｌａｗｅｌｌ）と、Ｃ，クロウ（Ｃｒｏ
ｗｓ）のための「高められた汎用非同期受信機−送信機
（ＥｎｈａｎｃｅｄＵｎｉｖｅｒｓａｌ　　Ａｓｙｎｃ
ｈｒｏｎｏｕｓＲｅｃｅｉｖｅｒ−Ｔｒａｎｓｍｉｔｔ
ｅｒ）Ｊと題る、、１９８７年４月２日に出願された米
国特許出願連続番号節０３５．６８４号と、Ｄ、ギュー
リックと、Ｔ、ロウエルと、Ｃ，クロウのための「デー
タリンク制御器の一時一パケット報告（Ｐａｃｋｅ　ｔ
−Ａｔ−Ａ−Ｔｉｍｅ　　Ｒｅｐ。

ｒｔｉｎｇ　　ｉｎ　　ａ　　Ｄａｔａ　　Ｌｉｎｋ　
　Ｃｏｎｔｒｏｌｌｅｒ）Ｊと題る、、１９８７年４月
３日に出願された米国特許出願連続番号節０３５．８１
７号と、Ｄ、ギューリックおよびＴ、ロウエルのための
［フレキシブルマルチプレクサを有る、データリンク制
御器（Ｄａｔａ　　ＬｉｎｋＣｏｎｔｒｏｌｌｅｒ　　
　ｗｉｔｈ　　　ＦｌｅｘｉｂｌｅＭｕｌｔ　１ｐｌｅ
ｘｅｒ）Ｊと題る、、１９８７年４月３日に出願された
米国特許出願連続番号箱０３５．６８３号と、Ｄ６ギユ
ーリツクのための「二重ポートタイミング制御器（Ｄｕ
ａｌ−ＰｏｒｔＴｉｍｉｎｇ　　Ｃｏｎｔｒｏｌｌｅｒ
）」と題る、、１９８７年４月２日に出願された米国特
許出願連続番号箱０３５．６８７号とがあり、これらす
べては本出願の譲受人に譲渡された。

［発明の分野］ この発明は統合サービスディジタル通信網に関る、もの
であって、特にデータリンク制御器と、高められた汎用
非同期受信機−送信機と、二重ポートタイミング制御器
とを含む集積回路データプロトコル制御器に関る、もの
である。

［発明の背景コ 統合サービス・ディジタル・ネックワーク（ＩＳＤＮ）
は１個またはそれ以上の構内交換（ＰＢＸ）の組合わせ
を介して開始点と、または電話会社の中央電話局および
地方電話局間の声やデータ通信を目的地点に与える。国
際電信電話諮問委員会（ＣＣＩＴＴ）によって開発され
ている進展中のｒｓＤＮ標準は信号送り（セットアツプ
と呼ぶ）とこのリンクにおける各インターフェイス（基
準点）のデータ転送プロトコルとを規定る、。

「Ｓ」インターフェイスはコンピュータおよび端子がＩ
　ＳＤＮに取付けられる点である。「Ｓ」インターフェ
イスは回路網集結（ＮＴ）装置側ではＡＮＤ　　ＤＥＣ
チップ（７９Ｃ３１）によって、端末装置（ＴＥ）側で
はＡＭＤ　　ＤＳＣチップ（７９Ｃ３０）によって支持
されている。大きな設備ではＮＴ装置はＰＢＸで、小さ
な設（ｉｉｉｉ（たとえば家庭など）では、１個のＴＥ
が１個の電話線ＮＴに接続されるかもしれない。端子は
基準点ｒＲＪで取付けられる以前のＥＳＤＮ標準（たと
えばＲ８２３２）を利用して交信し、かつ端子アダプタ
（ＴＡ）はプロトコル変換／速度適合のために用いられ
る。

初期のＩＳＤＮ機構では、信号送り（Ｄチャネル）およ
び声／データ（Ｂチャネル）のビットの流れは同じｒＳ
Ｊインターフェイス電話回線上の時分割多重である。（
Ｄチャネルで起こったことに対る、音声電話の類似はダ
イヤル呼出応答シーケンスであって、Ｂチャネルのため
の類似は一旦呼出が応答されると起こる会話である。）
ＩＳＤＮのデータ速度は今日可能な公衆電話回路網にお
けるより実質的に速くなるであろう。ｌ５ＤＮにおいて
信頼性のあるエラーが制御されたデータ伝送を与えるた
めに、プロトコル（たとえばＬＡＰＤＳＬＡＰＢ）のビ
ット向きプロトコル（ＢＯＰ）系列のものがＤおよびＢ
チャネルの双方で用いられるであろう。

２個の主要な「Ｓ」インターフェイスの型、すなわち１
次速度インターフェイスと基礎速度インターフェイスが
最初のＩ　ＳＤＮ仕様で規定されている。

１次速度インターフェイスはすべてのＢチャネルのため
の呼出／破壊のための２３個の６４キロビット／秒と１
個の６４キロビット／秒のＤチャネルからなる。この２
３Ｂ＋Ｄインターフエイスが比較的大きなミニコンピユ
ータや、本体や、ｌ５ＤＮへの相互回路網ゲートウェイ
と接続る、ために用いられるであろうことが予想される
。

基本速度インターフェイスは両方のＢチャネルのための
呼出セットアツプ／破壊のために用いられる２個の６４
キロビット／秒のＢチャネルと１個の１６キロビツト／
秒とからなる。この２Ｂ十〇インターフエイスは「ダム
（ｄｕｍｂ）Ｊ端末と、統合音声／データワークステー
ション（ＩＶＤＷ）とパーソナルコンピュータＣＰＣ）
をｌ５ＤＮに接続る、ために用いられるであろう。　２
Ｂ＋Ｄインターフエイスの８チヤネルの各々はディジタ
ル化された音声またはデータ呼出のいずれかのために用
いられてもよい。データ呼出は２Ｂ十りまたは２３Ｂ＋
Ｄの最終点のいずれかに対して行なわれてもよい。所与
のデータ呼出はコンピュータ間のファイル転送のためか
またはユーザとコンピュータ間の対話型のセツションの
ためにセットアツプされてもよい。

［発明の要約］ この発明の統合データプロトコル制御器（ＩＤＰＣ）は
２Ｂ＋Ｄのインターフェイスにおける１個のＢチャネル
でデータ呼出を支持る、ことが意図されている。ＩＤＰ
Ｃは１個の物理的Ｂチャネル上の多数の同時論理データ
呼出を支持る、ことができる。

ＩＤＰＣはマイクロプロセッサ（「局所プロセッサ」）
や、専用メモリ、ｒＳＪインターフェイストランシーバ
ハードウェアや、他のＩ　ＳＤＮインターフェイス支持
ハードウェアの取付のための外部バスを提供る、。オプ
ショナルの「ホスト」マイクロプロセッサはＩＤＰＣ外
部バス上のメモリとプロセッサ間の割込とを介して、Ｉ
ＤＰＣによって与えられるハードウェアを用いて局所プ
ロセッサと交信る、。いかなるホストプロセッサもない
応用では、ＩＤＰＣがｌ５ＤＮとユーザとの間でデータ
を交換る、ための高められたＵＡＲＴを与える。

この発明のＩＤＰＣはビット向きプロトコル（ＢＯＰ）
データ制御器を提供し、これは１個の集積回路として組
立てられ、この回路は内部バスと、データ信号を高速に
直列受信および送信る、ための双方向ポート手段と、デ
ータ信号を低速で直列受信および送信る、ための全二重
手段と、前記内部バスに接続され、マイクロプロセッサ
と接続る、ためのインターフェイス手段とを有る、。

ＢＯＰデータ制御器は内部バスと、マイクロプロセッサ
インターフェイス手段と、直列ポート手段とに接続され
るデータリンク制御器（Ｄ　Ｌ　Ｃ）を含み、それは前
記内部バスでデータを並列に受信し、それを並列から直
列に変換し、そして直列ポート手段でデータを直列に発
生る、ための送信機手段と、その直列ポート手段でデー
タを直列に受信し、それを直列から並列に変換し、そし
て内部バス上にデータを並列に発生る、ための受信機手
段とを含む。

ＩＤＣＰはさらに、マイクロプロセッサインターフェイ
ス手段と、内部バスと、全二重手段とに接続された汎用
非同期受信機−送受信機（ＵＡＲＴ）を含み、これは前
記内部バス上でデータを並列に受信し、それを並列から
直列に変換し、前記全二重手段でそれを直列に発生る、
ための送信機手段と、前記全二重手段上でデータを直列
に受信し、それを直列から並列に変換し、前記内部ノく
ス上でそれを並列に発生る、ための受信機手段とを含む
。

ＩＤＰＣはまた内部バスと、マイクロブロセ・ソサイン
ターフエイスと、ホストブロセ・ソサと、共用ＲＡＭと
に接続された二重ポートタイミング制御器（Ｄ　Ｐ　Ｔ
　Ｃ）と、マイクロプロセッサとホストプロセッサをＢ
ＯＰデータ制御器に接続してタイミングおよび制御信号
を発生る、ためのノくス仲裁手段とを含み、それによっ
て前記共有ＲＡＭおよび前記ＢＯＰデータ制御器は前記
マイクロプロセッサおよび前記ホストプロセッサの両方
にアクセス可能である。

この発明の別の局面では、ＩＤＰＣはＤＬＣ部分とＵＡ
ＲＴ部分とＤＰＴＣ部分とが予め定められたアドレスを
有る、メモリマツプを有し、かつメモリマツプはＩＤＰ
Ｃの種々の部分へのマイクロプロセッサのアクセスを提
供る、。

８２５０標準と互換性のあるＵＡＲＴは同期または非同
期モードで選択的に動作され得るＩＤＰＣ上に提供され
る。この発明の高められたＵＡＲＴ内のユーザがアクセ
ス可能なレジスタはＵＡＲＴを制御る、マイクロプロセ
ッサによってセットされ、動作モードを決定る、ことが
できるビット位置を有る、。同期モードでは、データは
各クロックサイクルごとに受信シフトレジスタに置かれ
る。さらに、クロック信号は内部発生クロック信号かま
たは外部ソースからＵＡＲＴに与えられるクロック信号
のいずれかから選択され得る。通常、同期動作では、後
者の信号のみがデータを受信る、ために用いられ、これ
はデータが受信される速度に等しくかつその速度と同期
している。

同期モードのデータ伝送では、データは内部または外部
のいずれかのクロックによってクロック動作される速度
で送信シフトレジスタから送信される。データは開始ま
たは停止フレーム指示ビットを要求せずに定常の流れの
ビットとして送信される。

この発明のＩＤＰＣの高められたＵＡＲＴは４個の１０
ビツトワードをストアる、ことが可能な受信機側の先入
れ先出し方式（ＦＩＦＯ）弾性バッファを提供る、。各
１０ビツトワードは８ビツトの文字の部分と、１ビツト
のパリティエラーフラグと１ビツトの特別文字フラグと
からなる。

データは直列−並列シフトレジスタによるＵＡＲＴによ
って受信されかつ受信ＦＩＦＯにストアされる。割込信
号はＦＩＦＯにストアされた文字の数がユーザアクセス
可能なレジスタによって特定されたしきい値レベルに達
る、と発生される。

データはマイクロプロセッサの制御のもとて受信ＦＩＦ
Ｏから読出される。

パリティの特別文字のフレームおよび切目チェッカーは
ＵＡＲＴによって受取られた文字をモニタしかつそれに
従ってパリティエラーおよび特別文字フラグをセットる
、。チェッカーは高められたＵＡＲＴにあるランダムア
クセスメモリ（ＲＡＭ）を採用し、特別としてフラグを
立てられるべき８ビツトパターンをＲＡＭの成る位置に
マイクロプロセッサを介してユーザがストアしていると
いう意味において、受取られた文字が特別かどうかを決
定る、。その割込を引き起こした文字をユーザが識別る
、ことができる割込信号が発生されるので、パリティエ
ラーかまたは特別文字を有る、文字の存在がユーザアク
セス可能レジスタで報告される。

送信側ＦＩＦＯバッファはこの発明のＩＤＰＣのＵＡＲ
Ｔで採用される。送信並列−直列シフトレジスタは送信
ＦＩＦＯからロードされる。ＦＩＦＯの文字の数がユー
ザアクセス可能レジスタにプログラムされたしきい値数
まで下がると、割込信号が発生され得る。

この発明のＩ　ＤＰＣの高められたＵＡＲＴは同期モー
ドと、送信および受信ＦＩＦＯと、パリティおよび特別
文字認識とを提供し、一方で産業標１８２５０ＵＡＲＴ
と互換性のある完全なソフトウェアである。１２個のユ
ーザアクセス可能レジスタはこれらの高められた機能の
可能化と制御をる、ことができるビット位置を有る、レ
ジスタを含み一方で８２５０と完全な互換性を維持して
いる。

データリンク制御器（Ｄ　Ｌ　Ｃ）が提供され、これは
ｌ５ＤＮ応用に使用る、のに適しており、ビットきプロ
トコルを採用している。この発明のＤＬＣの一局面では
、ＤＬＣは時分割多重化モードまたは非多重化モードで
動作され得る。多重化モードでは、３１までの選択可能
タイムスロットの１つにおけるデータがマイクロプロセ
ッサの制御のもとてＤＬＣによって受取られる。タイム
スロットの１つは長くされた連続の多数ビットが受取ら
れて効果的に受取速度を増すことを可能にる、マイクロ
プロセッサを介して選択され得る。非多重化モードでは
、データは連続の流れとして受取られる。多重化モード
では、３１までのタイムスロットがデータの送信のため
に利用可能である。

タイムスロットの選択はマイクロプロセッサを介してユ
ーザが制御可能である。タイムスロットの１つが選択さ
れ得て、長くされた連続の多数のビットが送信されて効
果的に送信速度を増加させることが可能となる。長くさ
れた構成でタイムスロットの長さを２倍にる、ことによ
って２個の６４キロビット／秒のＢチャネルが信号１２
８キロビット／秒チャネルとして作用可能である。

この発明のＤＬＣの動作のモードの制御はマイクロプロ
セッサを介してユーザによってアクセス可能な種々の状
態および制御レジスタによって与えられる。特定のレジ
スタは１組の条件のうち最も確からしいものが最下位ビ
ット位置を占有し、最も確からしくない条件が最上位ビ
ット位置を占有る、といった態様で状態条件をモニタる
、ビット位置を有る、。この発明のこの局面において、
ユーザはリアルタイムのモニタおよびプログラミングの
簡単さの両方で効果的に条件をテストる、ことができる
。　　。

この発明のＩＤＰＣのデータリンク制御器は先入れ先出
し方式（ＦＩＦＯ）バッファを送信および受信側に利用
している。多数の９ビツトワードがバッファ内にストア
され、各ワードは８ビット文字部分と９番目の「パケッ
トの最後のバイト」ビットとを含む。送信バイトカウン
トレジスタは送信されるべきパケットの長さをストアる
、。送信バイトカウンタは所与のパケットのためのＦＩ
ＦＯにロードされる文字の数をカウントる、ために、送
信ＦＩＦＯと関連して用いられる。送信バイトカウント
が零に達る、と、その文字の９番目のビットは１に設定
され他のすべての文字の９番目のビットは零である。

データ要求論理は送信ＦＩＦＯが文字の選択可能な「し
きい値ｊ数より少なく、それがパケット文字の最後を含
まずそしてバイトカウントが零より大きいときならいつ
でもデータ要求信号を発生る、。このようにして、ＦＩ
ＦＯのレベルがしきい値にまで下がり、パケット内によ
り多くの文字が存在る、と、データ要求信号が発生され
る。

受信バイトカウンタは現在のパケットからＦＩＦＯに置
かれている文字の数をモニタる、ために受信ＦＩＦＯと
関連して用いられる。受信ＦＩＦＯの９番目のビットは
「パケットの最後」のタグを含む。

受信バイトカウントレジスタは受信パケットの長さをマ
イクロプロセッサに報告る、。受信フレーム状態レジス
タおよび割込ソースレジスタはデータの高速の受信を可
能にし、マイクロプロセッサの介入を取除くことによっ
て折り返しくｂａａｋ−ｔｏ−ｂａｃｋ）パケットを動
かす際にオーバヘッドを減じる。

受信フレーム状態レジスタおよび受信バイトカウントレ
ジスタおよび割込ソースレジスタの受信リンクアドレス
ビット部分等はパケットの状態の遅延された報告を提供
る、４段階メカニズムとして実現される。この態様で、
それらは複数の連続フレーム（折返しフレーム）の受取
りを支持る、。

第４のフレームが受取られている開状態の活動記録（良
いフレームかまたは悪いフレーム）と３個の以前に受信
されたフレームまでのバイトカウントとを維持る、必要
があるので、これは必要である。段階１のレジスタはリ
ンク上に受取られたフレームの現状を反映る、。「保留
」段階２と、「マスタ」段階３と、「スレーブ」段階４
とは直列に段階１に接続されそれらの内容は成る段階か
ら次の段階へと同期的に送られる。受信されたフレーム
状態はもしマイクロプロセッサが最後の段階からその状
態を読出しておらず、情報のいかなる転送も段階の間で
もたらされないなら「バックアップ」できる。

この発明のＩＤＰＣのＤＬＣの動作の制御はマイクロプ
ロセッサを介してユーザによってアクセス可能な種々の
状態および制御レジスタによって与えられる。特定のレ
ジスタは１組の条件の最も確からしいものが最上位ビッ
ト位置を占有し、最も確からしくない条件が最上位ビッ
ト位置を占有る、といった態様で、状態条件をモニタる
、ビット位置を有る、。この発明のこの局面では、ユー
ザがシフトおよびテスト指示を介してリアルタイムのモ
ニタおよびプログラミングの簡単さの両方で効果的に条
件をテストる、ことができる。

この発明の別の局面では、ＤＬＣ状態レジスタはＦＩＦ
Ｏ状態レジスタと、受信フレーム状態レジスタと、受信
リンク状態レジスタとを含み、型によって状態情報をグ
ループ分ける、ように組織される。たとえば、通信リン
クのリアルタイム条件に属る、状態情報は特定の受信さ
れたフレームのデータに特定である情報とは別に報告さ
れる。

これはユーザがパケットの部分ではなくパケットの状態
にのみ一般に興味がありかつこの発明のＤＬＣはパケッ
ト全体が受取られた後に初めてユーザに状態を報告る、
ので、非常に重要な利点である。

この発明のさらに別の局面では、ＤＬＣ状態レジスタは
３ビットフィールドと、パケットアドレス識別フィール
ドと、有効パケットフィールドと、割込ソースフィール
ドとを含む割込ソースレジスタを含む。割込ソースフィ
ールドはＤＬＣ状態レジスタの各々に１ビツトを有る、
。割込ソースフィールドの１ビツトがセットされると、
関連の状態レジスタが割込条件を含む。したがって、ユ
ーザは割込の原因の位置を効果的に突止めることができ
る。さらに、有効パケットがＤＬＣによって受取られた
ことを識別る、ために、ユーザは単に割込ソースレジス
タを読出し、正しく読まれた値をシフトし、シフトされ
た値の最下位ビットをテストる、だけでよい。

プロセッサ間の通信レジスタともに用いることができる
二重ポートタイミング制御器（Ｄ　Ｐ　Ｔ　Ｃ）は集積
回路統合サービスデータプロトコル制御器と関連して用
いられる共用ＲＡＭ　（Ｓ−ＲＡＭ）を提供る、。５−
ＲＡＭは局所プロセッサまたはホストプロセッサのいず
れかによってアクセスされ得る。ＤＰＴＣは通常のＲＡ
Ｍが５−ＲＡＭとして動作されることを可能にる、制御
信号を与える。これらの信号は、メモリサイクルタイミ
ング信号と、ホストシステムバスを局所プロセッサのシ
ステムバスから分離させるために必要なバッファおよび
ラッチのための制御信号とセマフォレジスタを介してプ
ロセッサ間連絡を可能にる、割込信号の発生とを含む。

５−ＲＡＭへのアクセスを調停る、この発明の別の局面
では、ＤＰＴＣは双方向のプロセッサ間割込をストアる
、セマフォレジスタを含み、これによって局所プロセッ
サとホストプロセッサとの間のハイレベルのメツセージ
の通過に対る、調整が得られる。

ＩＤＰＣは２個の主要な構成りラスで用いられ得る。す
なわち、 １）　端末装置アダプタ（ＴＡ） ２）　パーソナルコンピュータ（Ｐ　Ｃ）または統合音
声／データワークステーション（ＩＶＤＷ）２つのクラ
スの主要な違いはシステムにおけるマイクロプロセッサ
の数である。ＴＡの場合では、すべてのシステム機能を
制御る、１個のプロセッサ（「局所プロセッサ」）シか
存在しない。ＴＡは専用システムであって、これは非ｌ
５ＤＮ通信インターフェイスを有る、ユーザの端末装置
（たとえばＲ３−２３２を介してＴＡのＩＤＰＣＵＡＲ
Ｔに取付けられたダム端末）がｌ５ＤＮデータ呼出を行
なうことを可能にる、ために特別のソフトウェアプログ
ラムを実行る、。

ＰＣ／ＩｖＤＷの応用は専用（７）ＩＳＤＮソフトウェ
アを動かすその専用のプロセッサを含む大部分のＴＡハ
ードウェアをＰＣ拡大ボードに置く。

このＩＤＰＣベースのｌ５ＤＮボードサブシステムはｌ
５ＤＮ回路網上のファイルの転送および端末のエミュレ
ーションのためのデータ移送ユーティリティとして主要
なＰＣ／ＩＶＤＷプロセッサ（「ホストＣＰＵＪ）によ
って利用される。ｌ５ＤＮサブシステム局所プロセッサ
はｌ５ＤＮ上で受信され／送信されたデータを（ＴＡ応
用でのようなＵＡＲＴを介る、のに代わって）共用メモ
リおよびプロセッサ間ハードウェア割込を介してホスト
ＣＰＵで交換る、。ＩＤＰＣは値段効率の良いメモリ共
用およびプロセッサ間割込を備えるためのハードウェア
を含む。

局所プロセッサはＩＤＰＣ外部バス上のいかなるデバイ
スにもアクセス可能であり、ホストプロセッサはＩＤＰ
Ｃ外部バス上のＲＡＭにしかアクセスできない。局所プ
ロセッサとホストＣＰＵとの間のいかなる競合もＩＤＰ
Ｃに内蔵されたバス仲裁ユニットによって仲裁される。

この配置は局所プロセッサとホストプロセッサの両方に
よる共用メモリへの透明なアクセスに備え、それによっ
てメモリが内在したデータバッファおよびメイルボック
スを介してプロセッサ間のやりとりを可能にる、。ＩＤ
ＰＣ割込に関連したビンおよびＩＤＰＣレジスタピット
の組合わせ（これは局所プロセッサによってのみ読出さ
れかつ書込まれ得る）はプロセッサ間割込メカニズムを
実現る、。局所プロセッサまたはホストプロセッサが一
旦データをバッファまたは指令をメイルボックスに書込
んだなら、それは他方のプロセッサに知らせるためにプ
ロセッサ間の割込メカニズムを利用る、。

［好ましい実施例の詳細な説明］ 第１図を参照る、と、端末装置アダプタ（ＴＡ）の統合
データプロトコル制御器（ＩＤＰＣ）１０が例示的に利
用されている。ここで引用のために援用される「ディジ
タル加入者制御器（ＡＤｉｇｉｔａｌ　　５ｕｂｓｃｒ
ｉｂｅｒ　　Ｃｏｎｔｒｏｌｌｅｒ）Ｊと題され、本出
願の譲受人に譲渡された、関係のある相互関連の同時係
属中の−に出願された米国特許出願連続番号節において
記述されているようなディジタル加入者制御器（ＤＳＣ
）１２が双方向バス１４によってＩＤＰＣＩＯに、すな
わちＤＳＣ１２の直列ポートによってＩＤＰＣＩＯの直
列バスポートに接続されて第１図に示される。（バス１
４に隣接して表わされている数字「４」は４個の信号が
バス１４上で並列に搬送されていることを示し、この符
号はこの発明を説明る、際に利用される種々の図面にこ
れより用いられる。）関連のある同時係属中の出願で説
明されたように、ＤＳ０１２はネットワーク終了（ＮＴ
）装置を「Ｓ」インターフェイスでＴＡに相互接続る、
。そうして、種々のＤおよびＢチャネルは通信網から離
されてデマルチプレクスされ、そしてＴＡに送られ、逆
に別々のＢおよびＤチャネルは回路網を送信る、ために
マルチプレクスされる。双方向データバス１６はＤＳＣ
１２とＩＤＰＣＩＯとを相互接続させ、データバス１６
はこれらの要素間およびマイクロプロセッサ１８やリー
ドオンリメモリ（ＲＯＭ）２０やランダムアクセスメモ
リ（ＲＡＭ）２２の間でＢおよびＤチャネル情報を搬送
る、。

マイクロプロセッサ１８はアドレスラッチ２４にバス１
６上でまた伝えられる（データ信号で時分割マルチプレ
クスされる）低位バイトのアドレス信号を発生しかつラ
ッチ２４にバス２６上で伝えられる上位のバイトアドレ
ス信号を発生る、。

ラッチは次にこのアドレス信号をバス２８を介してＩＤ
ＰＣＩＯ１ＤＳＣ１２、ＲＯＭ２０およびＲＡＭ２２に
送る。マイクロプロセッサ１８によって発生されるクロ
ック（ＣＬＫ）と、チップ選択（Ｃ８）と、読出（ＲＤ
）書込（ＷＲ）信号はＩＤＰＣやＤＳＣやＲＯＭおよび
ＲＡ　Ｍにそれぞれ信号ライン３０と、３２ａ−ｄと、
３４および３６を介して搬送される。マイクロプロセッ
サ１８によって発生されるアドレスラッチ可能化（ＡＬ
Ｅ）信号は信号ライン３６を介してアドレスラッチ２４
の可能化（Ｅ）端子に伝えられる。これらの信号の意味
および動作は当業者にとって明らかであろうのでここで
はこれ以上説明されない。

最後に、データリンク制御器割込（ＤＬＣＩＮＴ）信号
と汎用非同期受信機送信機（ＵＡＲＴ）割込（ＵＡＲＴ
ＩＮＴ）信号はＩＤＰＣＩＯからそれぞれ信号ライン３
８および４０を介してマイクロプロセッサ１８のＩＮＴ
ＯおよびｌＮＴ１の端子に伝えられる。それらの意味お
よび動作はこれより先に説明されるであろう。

２個のライントライバ４２および４４はそれぞれＩＤＰ
ＣＩＯのＵＡＲＴセクションに結合された全二重直列デ
ータ送信および受信機能を提供る、ＩＤＰＣＩＯに接続
されて示される。種々の制御信号は当業者によって明ら
かに理解されるであろうように第１図に例示される要素
間で伝えられることが必要とされるが、簡潔さのために
それらは示されていない。

ＩＤＰＣＩＯはＩＤＰＣＩＯに接続されるマイクロプロ
セッサ１８（「局所プロセッサ」）で動作しているソフ
トウェアによって読出されかつ書込まれる内部状態およ
び制御レジスタによって制御される。一方、ＩＤＰＣレ
ジスタはメモリ２０または２２にまたは入力／出力デバ
イスにマツプされ得る。ＩＤＰＣレジスタはマイクロプ
ロセッサ１８のアドレススペースに置かれる６４バイト
ブロツクを占有る、。このブロックの開始アドレスはＩ
ＤＰＣチップ選択信号を選択る、ために用いられるＩＤ
ＰＣＩＯの外部のアドレスデコード論理によって決定さ
れる。

１個より多いマイクロプロセッサを含むシステムでは（
たとえば、ＦＰＵ　（ｒホストプロセッサ」）および局
所プロセッサを有る、パーソナルコンピュータ）１局所
プロセッサのみしかＩＤＰＣレジスタをアクセスできな
い。ＩＤＰＣは２個のプロセッサがＩＤＰＣ外部バス１
６上でＲＡＭ２２を共用る、ことを可能にる、ためにバ
ス仲裁ハードウェアを含むが、局所プロセッサ以外のプ
ロセッサがＩＤＰＣレジスタをアクセスる、ことができ
るようなそれに対応る、組込まれた仲裁はない。

同様に、ＩＤＰＣはＩＤＰＣ外部バス１６に接続されて
いないデバイス（ホストＲＡＭを含む）をアクセスる、
ための局所プロセッサのメカニズムを提供していない。

しかしながら、「ホスト」プロセッサは局所プロセッサ
１８に要求る、ことによってＩＤＰＣ動作を間接的に制
御る、ことができる。これはＩＤＰＣＩＯによって与え
られるバス仲裁（メモリ共用）およびプロセッサ間割込
機構を介して達成される。この配置における説明は第２
３図と関連して以下で述べられる。

要約る、と、ホストプロセッサは指令（たとえば「Ｂチ
ャネルでデータを送れ」）や関連したパラメータをＩＤ
ＰＣ外部バス１６上でＲＡＭ２２の１組の連続位置に書
込む。ＲＡＭ２２のこの部分（「メイルボックス」と呼
ばれる）は局所プロセッサ１８にソフトウェアがホスト
プロセッサからの指令がその特定のアドレスに置かれる
であろうということを「知っている」ことを除いて、Ｉ
ＤＰＣ外部バス１６上のＲＡＭの残りのものと何ら違い
はない。いずれかのプロセッサがメイルボックスをアク
セスる、ことが可能となるＩ　ＤＰＣバス仲裁の動作は
ソフトウェアに対して完全に透明である。ホストプロセ
ッサはメイルボックスに指令が存在しているということ
を局所プロセッサに知らせるためにＩＤＰＣプロセッサ
間割込機構を利用る、。局所プロセッサはホストプロセ
ッサに指令の結果や状態を同様に通知し、ＩＤＰＣ外部
バス上のＲＡＭの予め配置された位置に書込み、ＩＤＰ
Ｃプロセッサ間割込機構を利用してホストプロセッサに
割込む。

ＩＤＰＣＩＯ内部の４個の主要な要素は第２図に示され
るが、それらはマイクロプロセッサインターフェイス（
ＭＰＩ）５０と、データリンク制御器（ＤＬＣ）５２と
、汎用非同期受信機送信機（ＵＡＲＴ）５４と、二重ポ
ートタイミング制御器（ＤＰＴＣ）５６とである。信号
ライン５７はＭＰＩ５０によって発生されたクロック信
号をＤＬＣ５２と、ＵＡＲＴ５４と、ＤＰＴＣ５６に伝
える。双方向バス５８．６０および６２はすべての主要
ブロックのＩＤＰＣＩＯと、ＤＬＣ５２と、ＵＡＲＴ５
４と、ＤＰＴＣ５６とを相互接続させる。バス５８はＭ
ＰＩ５０によって６導線アドレス信号ライン上で受信さ
れたアドレス信号を伝える。バス６０はＭＰＩ５０によ
って８導線デ一タ信号ラインで受信されたデータ信号を
伝える。バス６２はチップ選択（Ｃ８）、書込（ＷＲ）
　、読出（ＲＤ）信号およびパワーダウン／リセット（
ＰＤ、ＲＥＳＥＴ）信号を受取るとＭＰＩ５０によって
発生される制御信号を伝える。第２図に示される種々の
信号ラインを含むＵＡＲＴ５４およびＤＰＴＣ５６のよ
り完全な説明は第２１図ないし第２５図と関連してなさ
れるであろう。

ＭＰＩ５０はＤＬＣ５２とＵＡＲＴ５４とを外部マイク
ロプロセッサ１８に接続る、。ＭＰ　Ｉ　５０の設計お
よび構成は従来のものであって当業者には理解できるで
あろう。したがって、ここでは説明されない。これより
先に説明されるであろうように、ＤＬＣＳＵＡＲＴおよ
びＤＰＴＣはユーザがアクセス可能なレジスタを有る、
。６４バイトのアドレススペースはＭＰＩ５０によって
３１バイトのＵＡＲＴスペースと、３２バイトのＤＬＣ
スペースと、１バイトのＤＰＴＣスペースに細分される
。個々のスペースのアドレスデコードはＵＡＲＴやＤＬ
ＣおよびＤＰＴＣの内部で行なわれる。６４バイトスペ
ースは以下のように割当てられる。

アドレス　　　　　　　使用 ００　−　３１　　　　　ＤＬＣ５２ ３２−６２ＵＡＲＴ　　５４ ６３　　　　　ＤＰＴＣ５６ ｔＤＰｃｌｏのＤＬＣ部分５２は直列バスポート（Ｓ　
Ｂ　Ｐ）とＩＤＰＣの３個の内部並列バス５８．６０お
よび６２との間の全二重インターフェイス（同時の送信
および受信）を提供る、タスクを有る、。１６バイトの
受信および送信先入れ先出し方式ＦＩＦＯバッファと２
個の外部直列メモリアクセス（ＤＭＡ）を別々に利用る
、ことによって、ＤＬＣ５２は外部メモリ２０および２
２およびＳＢＰからとそこへのデータの動きを提供る、
。ＤＬＣはローレベルの（Ｉ　８０層２−）ビット向き
プロトコル処理をこのデータ上で行なう。

支持される主要なプロトコルは５ＤＬＣと、ＨＤＬＣと
、ＬＡＰＢ　（Ｘ、２５）と、ＬＡＰＤである。

第３図はＤＬＣ５２の主要機能ブロックを強調している
ＩＤＰＣＩＯの機能ブロック図である。

ＭＰＩ５０は外部データおよびアドレスバス１６および
２８（第１図）同様、制御ライン３０．３２ａ、３４．
３６および３８を内部バス５８．６０および６２（第２
図）と相互接続させて示される。ＩＤＰＣＩＯのＤＰＴ
Ｃ５６とＵＡＲＴ５４のセクションはバス５８と６０と
６２とに接続される。ＩＤＰＣＩＯのＤＬＣ５２の部分
は第３図に示され、５個の主要な機能ブロックを含んで
いる。送信先入れ先出し方式（ＸＭＩＴ　　ＦＩＦＯ）
レジスタ１００は内部バス５８と６０と６２とに接続さ
れる。送信機１０２はＸＭＩＴ　　ＦＩＦＯｌｏｏと内
部ババス５８．６０および６２と、直列バスポート（Ｓ
ＢＰ）１０４とに接続される。

受信先入れ先出し方式（ＲＥＣＶ　　Ｆ　Ｉ　ＦＯ）レ
ジスタ１０６は内部バス５８．６０および６２に接続さ
れる。受信機１０８はＲＥＣＶ　　ＦＩＦＯｌｏｏと内
部バス５８．６０および６２と、５ＢＰ１０４とに接続
される。送信機１０２と受信機１０８は各々状態、指令
および制御レジスタを含む。すべてのプログラム可能レ
ジスタおよびデータレジスタ呼ばれるＦＩＦＯの一部分
はバス５８．６０および６２を介してアクセスされ得る
。これらのレジスタは直接にマイクロプロセッサ１８の
メモリスペースにマツプされかつこれより先に詳細に説
明される。

直列バスポート（ＳＥＰ）１０４は直列クロック（ＳＣ
ＬＫ）信号と、送信クロックで時間でマルチプレクスさ
れた（ＸＭＩＴＣＬＫ）直列フレーム同期（Ｓ　Ｆ　Ｓ
）を受取り、かつ直列バス出力（ＳＢＯＵＴ）信号を発
生る、。ＤＬＣ５２送信機および受信機部分の動作の説
明には５ＤＬＣやＨＤＬＣやＬＡＰＢ　（Ｘ、２５）お
よびＬＡＰＤのようなビット向きプロトコル（Ｂ　ＯＰ
）の理解が必要である。

ビット向きプロトコルは通信網上のデータの送信を容易
にる、１組の規則および技術を提供る、。

これはプロトコルの上位レベルの作業−シーケンス番号
、肯定応答など−に関しておらず、なぜならこれらは局
所プロセッサ１８上で動作る、ソフトウェアの責任であ
るからである。この説明はＤＬＣ５２のハードウェアに
影響を及ぼすプロトコルの局面に集中している。

ＢＯＰはパケット内のデータの送信を要求る、。

パケットは独特のフラグ文字によって制限されずかつア
ドレス、いくつかの制御情報、データ自身およびエラー
検出コードを含む。アドレスはデータの送り側と受信側
を識別る、。制御情報はデータの流れを管理る、ために
プロトコルのハイの方のレベルによって利用される。情
報フィールドに含まれ得るデータはユーザ情報である。

プロトコル制御のために用いられるパケットはしばしば
情報フィールド（すなわち唯一のオプショナルフィール
ド）を省く。エラー検出コードは周期冗長検査（ＣＲＣ
）であり、かつＤＬＣ５２はＣＣｒＴＴ−ＣＲＣコード
を利用る、。アドレス、制御、データおよびエラー検査
に加えて、ＢＯＰはフラグ、ビット詰込み、および放棄
文字などの機構を採用る、。以下のセクションはＢＯＰ
言葉と機能の用語集である。これらはＤＬＣ５２の説明
を通して用いられるであろう。

ビット向きのプロトコルでは、環境データがフレームで
送信される。５ＤＬＣや、ＨＤＬＣや、ＬＡＰＢ　（Ｘ
、２５）やＬＡＰＤのようなプロトコルは同じ基本フレ
ームフォーマットを共用る、。

すなわち、 フレーム フラグ　　　　　　　アドレス　　　制御　　　　　　
情報　　　　　検査　　　　　　　　　ワラ１８ビツト
フラグ文字はすべての上で延べられたプロトコルと同じ
である。それは０１１１１１１０である。そのビットパ
ターンは、「ビット詰込み（ｂｉｔ　　ｓｔｕｆｆｉｎ
ｇ）Ｊ技術（後で述べられる）が６個の連続の「１」が
フレームのパケラト部分にあることを可能にしないので
、パケット内で独自ではない。フラグ文字は３個の機能
を果たす、すなわち開フラグとして、閉フラグとして、
パケット内の充填文字としてである。

開フラグは非フラグや非放棄文字の前に、最後の（おそ
らく唯一の）フラグとして規定される。

（放棄文字は以下に規定される。）すべての有効パケッ
トはフラグで始まらなくてはならない。開フラグはパケ
ットの開始を示す。フラグがインターフレーム充填文字
として利用されるどき、非フラグ、非放棄文字は先行る
、フラグが開フラグとして識別され得る前に受取られな
くてはならない。

種々のＢＯＰの下位レベル間の主な違いはアドレスフィ
ールドである。すべてのアドレスは長さがバイトの整数
である。一般にアドレスは長さが１バイトか、２バイト
かまたはＮバイトであり得る。

Ｎバイトの長さのアドレスの長さはアドレスの各ガイド
での最下位ビットの値によって決定される。拡張アドレ
スビット（ＥＡ）と呼ばれるこのビットはアドレスの最
後のバイトを識別る、。すべてのＮバイトの長さのアド
レスのバイトはアドレスの最後のバイトを除いて零にク
リアされるＥＡビットを有る、であろう。１にセットさ
れるＥへビットの存在はバイトがアドレスの最後のバイ
トであることを示す。アドレスフィールドの長さはショ
ートフレームの検出に影響を与える。

いくつかのプロトコルにおいて、アドレスの第１のバイ
トの第２のビット（ビット１）はフレームが指令かまた
は応答かのいずれかを示すために利用される。指令／応
答ビット（Ｃ／Ｒ）と呼ばれるこのビットはアドレスを
無効にる、ことなしに１または０であり得る。

制御フィールドはアドレスフィールドの直後にある。Ｄ
ＬＣ５２はパケットデータとして制御フィールドを扱う
。すなわち、ＤＬＣは制御フィールドの内容物に応答し
ていかなる行動もとらない。

制御フィールドは１または２バイトの長さのいずれかで
あり得る。制御フィールドの長さはショートフレームの
検出におけるインパクトを有る、。

情報フィールドは存在る、なら制御フィールドに続きか
つフレーム検査シーケンスの前にある。

情報フィールドがユーザ間で送信されているデータを含
む。情報フィールドはバイトの整数を含みかつＩＤＰＣ
ＩＯに対して６４にバイトの長さまで（アドレスおよび
制御の長さを引く）可能である。

フレームチェックシーケンス（Ｆ　ＣＳ）は１６ビツト
ワードであって、これはＣＲＣ発生器によって発生され
かつＣＲＣ検査器によってチェックされる。数学的に、
それは以下の、すなわちｘ　　ｃｘ”　＋ｘ”　＋Ｘ’
　３＋・・・十Ｘ２＋Ｘ＋１］をジェネレータ多項式ｘ
”　＋ｘ’　２＋ｘ５＋１によって除算した［モジュロ
２］の残り（ここでＫは含みはしないが開フラグの最後
のビットと透明さのために挿入されたビットを除いたＦ
ＣＳの最初のビットとの間に存在る、フレームのビット
数である。）と ＸＩ６で乗算した後、含みはしないが開フラグの最後の
ビットとＦＣＳの最初のビットとの間の透明さのために
挿入されるビットを除いたフレームの内容物のジェネレ
ータ多項式Ｘ　Ｉ　６　＋Ｘ　Ｉ　２＋Ｘ’＋１によっ
て除算［モジュロ２］された残り の合計［モジュロ２］の１の補数である。

閉フラグはフレームの最後のフィールドである。

それはフレームの最後を示しそしてＦＣＳが検査される
べき信号を送る。

パケットはフレームから開および閉フラグを引いたもの
である。　フレームがＤＬＣ５２によって与えられるリ
ンク上を送信されていないとき、リンクは「遊んでいる
」と言われる。リンクが遊んでいるときＤＬＣ送信器１
０２はマイクロプロセッサ−８によってプログラムされ
てすべて１のパターンを送ることができる。これはマー
ク遊び（ＭＩ）状態とみなされる。特に、Ｍｌは少なく
とも１５個の連続の１と規定される。

フレームの前と間に、折返しフラグがリンク上を送信さ
れ得る。これはフ・ラグ遊び（ＦＩ）状態とみなされ、
かつマイクロプロセッサ−８のプログラム制御によって
選択される。

ＤＬＣ受信機１０８はそれが可能化されるときインフレ
ームであると言われ、かつ第１の非フラグ、非放棄文字
は少なくとも１つのフラグを受取った後に受取られる。

インフレームは閉フラグが検出されるまで有効であって
、放棄文字が受取られるかまたはエラーが検出される。

ＤＬＣ送信機１０２は送信機が放棄シーケンスを送るよ
うに指令されていないとる、と、それが開フラグを送り
初め閉フラグの最後のビットが送信されてしまうまでイ
ンフレームであると言われる。

ＤＬＣ受信機１０８または送信機１０２はそれが可能化
されてインフレームでないときはいつでもアウト・オブ
・フレームであると言われる。

少なくとも７個の連続１ビツトのいかなるパターンも放
棄文字であると言われる。放棄文字は物理的エンティテ
ィであって、動作である放棄条件と混同してはならない
。放棄条件は単に放棄と呼ばれ、以下に説明される。放
棄文字とマーク遊び条件との間には微妙な違いがあるこ
とに気付くことは重要である。折返し放棄文字は必ずし
もマーク遊び条件を構成しない。７個の１に続く０のパ
ターンの繰返し く１１１１１１１０１１１１１１１０１１１１１１１０
・・・）は一連の放棄文字であるがマーク遊びではない
。マイクロプロセッサ１８によって放棄を送るように指
令されるとＤＬＣは少なくとも１個のｒｏ　１１１１１
１１」を送る。

放棄条件はＤＬＣ受信機１０８がインフレームの間放棄
文字の検出に応答して起こる動作である。

放棄は受取られるパケットの終了と廃棄を引き起こす。

放棄はビット境界と同様バイト境界上で検出され得ると
いう点で非同期事象である。

ビット詰込みとしばしば呼ばれる零ビツト挿入／削除は
データの透明さを与えるために用いられる技術である。

これによって、パケットデータパターンはそれらが受信
されたデータの流れの中で現われると、フラグ、放棄ま
たはマーク遊びとして現われることが妨げられる方法が
意味される。

フラグ、放棄およびマーク遊び条件はすべて６個以上の
連続の「１」ビットからなる。ビット詰込み技術はビッ
トごとに（開フラグの後の第１のビットからＦｅ２の最
後のビットまで）送信機１０２によって送信されるべき
パケットの内容を調べ、５個の連続の１のいかなるパタ
ーンの後にビットの流れの０を挿入し、こうして６個以
上の１がデータの流れ内に現われないことを確実にる、
。代わって受信機１０８はデータの流れを調べて５個の
連続の「１」ビットに続く挿入されたＯを取除く。この
意味は、フラグ、放棄およびマーク遊びの発生および検
出は０の挿入および削除ユニットの回路網の側で行なわ
れなくてはならないということである。

ＢＯＰは有効パケットの最小の長さを特定る、。

これは通常４個か、５個または６個のバイトである。こ
の正当な最小数のパケット内のバイトより少ないもので
受取られるいかなるフレームもショートフレームと呼ば
れ、廃棄すべきエラーと考えられる。

理論的にはフレームは特定された最小より長いいかなる
長さでもあり得る。しかしながら、実際においては最大
パケット長さはＦＩＦＯｌｏｏおよび１０６バツフアが
オーバランしないように設定されなくてはならない。こ
の長さはダイナミックであって、かつデータ呼出に基づ
いてデータ呼出土で変化る、ことができる。そのパケッ
トがこの最大の長さを越えるいかなる受取られたフレー
ムもロングフレームと呼ばれ、エラーであると考えられ
る。ロングフレームのエラーの検出はバイトの最大の正
当な数を越えるとすぐに起こり、これは全体のフレーム
が受取られてからではない。

もし閉フラグが検出されバイトの非整数が受取られるな
ら、（すなわちフラグに先行る、文字は８ビツトより少
ない）、非整数のバイトエラー条件が存在る、。

バイトは昇数順に送信され、バイトの内側では最下位ビ
ット（ビット０）は第１に送信される。

しかしながら、Ｆｅ２はこの発明と逆に数えられかつ送
信される。

第３図に示されるように、ＤＬＣ５２の送信機部分１０
０および１０２はオフチップメモリ２２とデータ通信網
への直列ポート４０４との間にある。ソフトウェア制御
のもとてマイクロプロセッサ１８はアドレスと、制御と
、パケットの情報部分とを含むメモリ２２にデータブロ
ックを立てる。

データのこのブロックは１度に１バイト、ＤＭＡかまた
はプログラムされた入出力のいずれかを介して送信ＦＩ
ＦＯ１００に動かされる。送信機１０２は下方フラグを
送り、データのブロックを送信し、ＦＩＣ（もし選択さ
れるなら）を発生して送信し、閉フラグを送信る、。デ
ータの流れの極性はそれが送信されるので所望されるの
であれば逆にされ得る。パケット間で送信機１００はプ
ログラムされてすべての１のパターン（マーク遊び）か
または折返しフラグ（フラグ遊び）を出力る、。

パケットの送信は指令／制御レジスタ（ビット０）にセ
ットされている送り放棄ビットに応答して放棄シーケン
スを送ることによって終了され得る。

第４図を参照る、と、ＤＬＣ５２の送信機セクション１
００および１０２のブロック図が内部バス５８．６０お
よび６２と並列−直列シフトレジスタ１１０とを相互接
続る、１６バイトのＸＭＩＴ　　ＦＩＦＯｌｏｏを示す
。送信機１０２内の状態および制御レジスタ１１２はバ
ス５８．６０および６２に接続される。制御信号は第４
図には示されていないライン上で送信機１０２と状態お
よび制御レジスタ１１２の種々の要素間で搬送される。

付録のＡにはＤＬＣ状態および制御レジスタの完全な説
明が含まれている。

シフトレジスタ１１０によって発生されたデータ信号は
ライン１１４上で２＝１マルチプレクサ（ＭＵＸ）１１
６に伝えられ、このマルチプレクサはまた信号ライン１
１８を介して周期冗長コード（ＣＲＣ）発生器１２０に
よって反転増幅器１２２を介して発生される信号を受取
る。ＣＲＣ発生器１２０はシフトレジスタ１１０によっ
て発生されたデータ信号をライン１４上で受取る。２：
ＩＭＵＸ１１６によって選択された信号は信号ライン１
２６を介してＯビット挿入ユニット１２４に伝えられる
。０ビツト挿入ユニツト１２４は信号ライン１２８を介
してシフトレジスタ１１０およびＣＲＣ発生器１２０に
伝えられるシフトクロック信号を発生る、。

２：１のマルチプレクサ（ＭＵＸ）１３０は０ビツト挿
入ユニツト１２４によって発生された信号を信号ライン
１３２を介して受取りかつフラグ、放棄発生器１３４に
よって発生された信号を信号ライン１３６を介して受取
る。２：ＩＭＵＸ１３０によって選択された信号は信号
ライン１３８を介して直列バスポート１０４に伝えられ
る。５ＢＰ１０４は０ビツト挿入ユニツト１２４とフラ
グ、放棄発生器１３４に信号ライン１４０上で伝えられ
るタイミング信号を発生る、。

送信機１００および１０２の主要要素は第４図にブロッ
ク形式で示され、第５図ないし第９図と関連してより詳
細に説明される。第５図を参照る、と、送信ＦＩＦＯ１
００はＦＩＦＯバッファ１５０と、送信バイトカウント
レジスタ１５２と、送信バイトカウンタ１５４と、ＤＭ
Ａデータ要求発生論理１５６と、しきい値比較論理１５
８とを含む。

送信バイトカウンタレジスタ１５２は読出／書込レジス
タであって、かつ内部バス５８．６０および６２に接続
され信号ライン１６２を介してＦＩＦＯバッファ１５０
によって発生されるＬＯＡＤ信号を受取る。それはまた
フラグ、放棄発生器１３４によって発生された５ＥＮＤ
　　ＡＢＯＲＴ信号を信号ライン１６４を介して受取る
。送信バイトカウンタ１５４はまたＬＯＡＤおよび５Ｅ
ＮＤ　　ＡＢＯＲＴ信号を受取りかつバス１６６を介し
てレジスタ１５２に接続される。カウンタ１５４はＦＩ
ＦＯバッファ１５０によって発生されたＣ０ＵＮＴ信号
を信号ライン１６８を介して受取りかつカウンタ１５４
によって発生された５ＥＴＴＡＧ信号はＦＩＦＯバッフ
ァ１５０に信号ライン１７０を介して伝えられる。カウ
ンタ１５４によって発生される０に等しい送信バイトカ
ウンタ（ＴＢＣ−０）信号はライン１７０を介してデー
タ要求発生論理１５６に伝えられかつしきい値比較論理
１５８によって発生されるしきい値到達（ＴＨＬＤ　　
ＲＣＨＤ）信号はライン１７２を介して論理１５６に伝
えられる。論理１５８は信号ライン１７４を介してＦＩ
ＦＯバッファ１５０に接続されかつまた内部バス５８．
６０および６２に接続される。

ＦＩＦＯバッファ１５０は深さが１６バイトで幅が９ビ
ツトである（８個のデータビットと１個のタグビットで
、タグは「送信パケットの最後のバイト」を示す）。デ
ータはマイクロプロセッサ１８によってプログラムされ
るＦＩＦＯデータレジスタ１６０と言われるバッファの
「底」に、入゛　出力またはＤＭＡを介してロードされ
る。データはマイクロプロセッサ１８によって与えられ
るクロック速度で最も高い非充填ＰＩＦＯ１５０の位置
にまでそこから動かされる。

データは並列−直列シフトレジスタ１１０によってバッ
ファからアンロードされる。ローディングおよびアンロ
ーディング動作はマイクロプロセッサクロックに対して
非同期である。バッファ１５０はリセットですなわち放
棄が送信されたときクリアされる。バッファ１５０と関
連しているのはしきい値比較論理１５８によって発生さ
れるしきい値達成信号である。この信号はバッファ内の
バイトの数が状態および制御レジスタ１１２内のＦ　Ｉ
　ＦＣ）しきい値レジスタにストアされたしきい値レベ
ル以下であるときはいつでも活動状態である。しきい値
到達信号バッファ１５０が再びロードされるべきである
ことの印としてデータ要求発生論理１５６に伝えられる
。しきい値到達信号はＦＩＦＯ状態レジスタビット２に
報告される。データ要求１　（ＤＲＱＩ）割込信号はＦ
ＩＦＯバッファ１５０のレベルがしきい値レベルに立下
がったときデータ要求発生論理１５６によって発生され
る。ＤＲＱｌはＩＤＰＣＩＯの外部端子に伝えられる。

ＦＩＦＯバッファ１５０のユーザアクセス可能位置はデ
ータレジスタ１６０である。バッファ１５０はデータレ
ジスタが空かどうか（利用可能か）を反映る、状態信号
を発生る、。この信号のバッファ利用可能は送信ＦＩＦ
Ｏ状態レジスタ（付録Ａ）のビット３内に報告される。

ビットはデータレジスタが空のときはいつでもセットさ
れかつデータレジスタが書込まれるとクリアされかつデ
ータレジスタの真上のバッファ１は一杯である。バッフ
ァ利用可能ビットのクリアでのこの最後の規定はビット
がクリアる、ことを妨げ、データレジスタが次のクロッ
クサイクルで空にされるときにリセットされるだけであ
る。

もし並列−直列シフトレジスタ１１０が空のバッファか
らバイトをアンロードしようとる、なら、アンダーラン
条件が存在る、。これによってエラーが送信ＦＩＦＯ状
態レジスタのビット４を介して報告される。マスタ可能
割込がこのビットをセットる、ことによって発生される
。アンダーランに応答して、放棄はＤＬＣ５２の他で発
生る、。

これによって送信バイトカウントレジスタ１５２および
送信バイトカウンタ１５４が０にリセットされ、かつＦ
ＩＦＯバッファ１５０はクリアされるようになる。

送信バイトカウントレジスタ（ＴＢＣＲ）１５２は送信
されるべき（開フラグと、ＦＣＳと、閉フラグとは除く
）パケットの長さを保持る、。この値は内部バス５８と
、６０と６２とを介してマイクロプロセッサ１８ソフト
ウエアによってＴＢＣＲ１５２にロードされる。ＴＢＣ
Ｒ１５２はＤＬＣ５２がリセットされたら、または放棄
が送信されたらクリアされる。ＤＬＣ送信機１０２がア
ウトオブフレームであるとき、ＴＢＣＨの内容はそれが
ＴＢＣＲに書込まれるのと同時に送信バイトカウンタ１
５４にロードされる。ＴＢＣＲの内容はまたパケットの
最後のバイト（そのようにタグが付けられた）はＦＩＦ
Ｏバッファ１５０から取除かれると送信バイトカウンタ
にままたロードされる。（これは、もしＴＢＣＲが送信
機がインフレームの間交信されるなら正しい値がＴＢＣ
にロードされることをまた確実にる、。）ＴＢＣＲのロ
ーディングはもしＴＢＣＲがこのときに書込まれている
なら遅らされる。

送信バイトカウンタ（ＴＢＣ）１５４は所与のパケット
でバッファ１５０にロードされるバイトの数をカウント
る、ために用いられる。ＴＢＣＩ５４は送信バイトカウ
ンタレジスタからロードされバッファにロードされる各
バイトごとに１度域分される。ＴＢＣ１５４の内容が０
に達る、と、ＴＢＣが０に到達る、ようにさせたバイト
がパケットの最後のバイトとしてタグが付けられる。こ
のタグはそのバイトの９番目のビット位置を１にセット
る、ことによって作られる。バッファ１５９は９ビツト
幅であることを思い出すとよい。９番目のビット位置は
このタグを保持る、ために用いられ、これはバッファを
介して最後のデータバイトとともに動く。タグはＴＢＣ
ＲからＴＢＣをロードる、ために用いられかつパケット
の最後はＤＬＣに示される。

データ要求発生論理１５６はデータ要求（ＤＲＱｌ）信
号を発生る、。ＤＲＱｌは活動状態のと＠ＤＮＡにバッ
ファ１５０がデータのローディングの間利用可能である
ことを示す。ＤＲＱＩ信号はＴＢＣ１５４が０でなくか
つＦＩＦＯバッファ１５０がタグの付いたバイトを含ま
ず、かつバッファ１５０のレベルがプログラムされたし
きい値より低い（ＦＩＦＯしきい値レジスタのビット３
ないし０）のとき活動状態になる。ＤＲＱｌはＴＢＣ−
０信号が発生されるかまたはバッファ１５０が一杯にな
るまで活動状態のままである。この態様でバッファ１５
０のレベルがしきい値にまで下がリバッファにロードさ
れるべきデータがそれ以上パケットに存在しないとき、
ＤＲＱｌは活動状態になる。ＤＲＱｌはバッファが完全
に一杯であるかまたはパケットの最後のバイトがバッフ
ァにロードされるまで活動状態のままである。これによ
ってたとえＴＢＣＲ１５２がパッケージの最後のバイト
が送信される前に書込まれたとしても、ＤＲＱｌはタグ
の付いたバイトがバッファから除去されるまで非活動状
態のままであるので、１度もバッファ内の１つより多い
パケットからのデータは存在し得ないことが確実となる
。

ＤＲＱｌはＴＢＣ１５４がリセットで０にクリアされる
のでリセットによって非活動状態に間接的にされる。Ｄ
ＲＱｌはこの場合ＴＢＣＲＩ５２が書込まれる（０はな
し）や否や活動状態になる。

第６図を参照る、と、データは送信Ｆ　Ｉ　ＦＯｌｏｏ
から１度に１バイト８ビツトシフトレジスタ１１０に伝
えられる。各バイトはシフトクロックの受取りによって
連続的にシフトレジスタ１１０からシフトされ、このシ
フトクロックは０ビツト挿入ユニツト１２４によって与
えられる。シフトレジスタによって発生される信号はＣ
ＲＣ発生器１２０に伝えられかつ２−１マルチプレクサ
１１６に伝えられる。

シフトレジスタ１１０はＦＩＦＯバッファ１５０からシ
フトレジスタ１１０へのデータの動きを達成る、ロード
制御信号を発生る、のに責任がある。第１のロードはＩ
ＤＰＣまたはＤＬＣリセットの後か、またはフレームの
最後のバイト（そのようにタグが付けられた）がシフト
レジスタ１１０を離れた後に自動的に可能化にされる。

そのロードはデータのバイトがＦＩＦＯバッファの一番
上に到達る、や否や起こるであろう。その後、シフトレ
ジスタ１１０はパケットの最後のバイトがロードされる
まで、レジスタ１１０に伝えられるＬＯＡＤ信号を発生
る、８で除算のカウンタ１１０ａのために８番目のシフ
トクロックサイクルごとにそれ自身をロードる、ように
試みる。

カウンタ１１０ａはＤＬＣがリセットにあり、送信機が
遊びの状態で放棄、フラグまたはＬＣ３を送信る、とき
リセットに保持される。パケットの最初のバイトがＦＩ
ＦＯバッファ１５０の一番上に到達る、とそれは自動的
にシフトレジスタ１１０にロードされる。この動作はシ
フトレジスタを介してシフトクロックをゲーティングし
、かつリセット制御を８で除算のカラン９１１０ａから
除去る、ことを０ビツト挿入ユニツトに示す。

データはシフトクロックの立下がり端縁でシフトレジス
タ１１０からシフトされる。シフトクロックはＯビット
挿入１２４によって発生されほぼ送信機データ速度で動
作し、０ビツト挿入ユニツトは５個の連続の１ビツトに
続くシフトクロックサイクルの長さを全ビット時間だけ
増加させる。

これによって０がデータの流れ内に挿入され得る（挿入
は直列−並列シフトレジスタ１１０の後テ発生る、。）
臨時シフトクロックサイクルの衝撃係数を変化させるこ
とを除いて、０挿入処理はシフトレジスタ１１０の動作
に何ら影響を与えない。

シフトクロックは送信機クロック（ＸＭＩＴＣＬＫ）と
同期している。送信機１０２がシフトレジスタからデー
タをシフトしていないとき（すなわち、送信機がリセッ
トか遊びのいずれかの状態でフラグを送信る、か、放棄
を送信る、かまたはＦＣＳを送るかる、とき）、シフト
クロックは０ビツト挿入ユニツトでブロックされる。

シフトレジスタ１１０はリセットまたは放棄によってク
リアされる。

第４図を再び参照る、と、ＣＲＣ発生器１２０はフレー
ムチェックシーケンス（Ｆ　ＣＳ）と呼ばれる１６ビツ
トワードを発生る、。この動作を説明る、数学の方程式
はこの上で記載されている。

ＣＲＣ発生器１２０の設計および構造は当業者にとって
は周知であるのでここでさらには説明されない。

並列−直列シフトレジスタ１１０およびＣＲＣ発生器１
２０によって発生される信号は２−１マルチプレクサ１
１６を介して０ビツト挿入ユニツト１２４に伝えられる
。パケットのデータ部分の間、アドレスや制御および情
報フィールドは「データ」と呼ばれ、マルチプレクサ１
１６はシフトレジスタ１１０からデータを送る。パケッ
トのデータ部分の最後のビットがシフトレジスタ１０か
らシフトされた後、ＦＣＳはもしＣＲＣ発生器が可能化
されているなら、ＣＲＣ発生器１２０から送られる。

２：ＩＭＵＸ１１６制御信号は２　：　ＩＭＵＸ１１６
がＦＣＳが実際に送信されているときを除いて並列−直
列シフトレジスタ１１０からデータ経路を選択る、こと
を引き起こす。

データの透明度を保つために、ＤＬＣ送信機１０２は開
フラグおよび閉フラグ（アドレス、制御、情報およびＦ
ＣＳフィールドを含む）の間のフレーム内容を調べて、
０ビツト挿入ユニツト１２４がすべての５個の連続した
１の後で０ビツトを挿入る、ことを引き起こす。これは
フラグおよび放棄シーケンスがデータの流れの中にシミ
ュレートされていないことを確実にる、ために行なわれ
る。

さらに、０ビツト挿入ユニツト１２４はシフトクロック
を発生し、これは並列−直列シフトレジスタ１１０、Ｃ
ＲＣ発生器１２０、およびＭＵＸ制御信号発生器（図示
されていない）によって使用される。第７Ａ図を参照る
、と、０ビツト挿入ユニツト１２４は３ビツトカウンタ
１７６とそれに関連した論理とからなる。

３ビツトカウンタ１７６はカウント可能化入力で２：Ｉ
ＭＵＸ１１６によって発生された信号ライン１２６上で
データの流れを受取る。送信クロック（ＸＭＩＴ　　Ｃ
ＬＯＣＫ）信号はカウンタ１７６とクロック引伸し回路
１７８とに伝えられる。

結果として生じるカウンタ信号はその信号をクロック引
伸し器１７８をＡＮＤゲート１８２の入力とＯＲゲート
１８４の補数の入力とに伝えるとき、信号ライン１８０
上でカウンタ１７６によって発生される。ＡＮＤゲート
１８２はまた信号ライン１２６上でデータの流れを受取
り、ＯＲゲート１８４は第２の補数の入力で受取る。Ｏ
Ｒゲート１８４はカウンタ１２６のロード−零入力に与
えられる信号を発生る、。ＡＮＤゲート１８２はライン
１３２上で２：ＩＭＵＸ１３０に伝えられる信号を発生
る、。

カウンタ１７６はそれがリセットされると０に自動的に
クリアされる。データの流れがライン１２６上で受取ら
れると、カウンタ１７６は１ビツトが検出されるごとに
増分されそして０ビツトが検出されるとリセット（０）
にされる。このようにしてカウンタ１７６は５個の連続
の１が挿入されて５までのみカウントる、。カウンタ１
７６が５に達る、と、３つの動作がとられる。すなわち
、２：ＩＭＵＸ１３０のデータ入力はＡＮＤゲート１８
２によって送信クロックの１サイクルでローに強制的に
され、次のシフトクロックサイクルはクロック引伸し器
１７８によって１サイクル時間だけ長くされ、カウンタ
１７６はリセットされる。

（説明の目的ですべての動作は同じクロック端縁に関し
て示されており、すなわち第５の「１」ビットを０ビツ
トインサータにシフトる、同じクロック端縁がカウンタ
内にそれをクロック動作させて示されており、明らかに
これはレース条件を作り出スことに気づくべきである。

これらは当業者が適切であると認める場合、遅延された
クロックを用いることによって避けられる。）データ入
力を強制的にローにる、ことによって、送信クロックが
依然として動作しているのでデータの流れに０が挿入さ
れる。シフトクロックを引伸ばすことによって、次のビ
ットのデータを（並列−直列シフトレジスタまたはＣＧ
Ｃ発生器のいずれかから）シフトる、ことは１ビット時
間の間遅らされて、挿入された０のためのスペースを作
る。カウンタ１７６は、送信機がフラグ、放棄を送るか
、またはマーク遊びであるときはいつでもリセットに保
持される。

クロック引伸し器１７８はまた示されていない制御から
ＩＮ−ＦＲＡＭＥ信号とＲＥＳＥＴ信号とを受取る。ク
ロック引伸し器１７８は送信機クロックの条件付けされ
たものであるシフトクロツタを発生る、。クロックは２
つの方法でクロック引伸し器１７８によって条件付けさ
れる。まず、その衝撃係数は述べられたように変更され
得て、０ビツト挿入に備える。第２に、シフトクロック
はオンとオフにゲーティングされ、データが並列−直列
シフトレジスタ１１０およびＣＲＣ発生器１２０からシ
フトされるべきときを選択る、。シフトクロックは新し
いパケットの第１のバイトが並列−直列シフトレジスタ
にＦＩＦＯバッファからロードされるときオンにゲーテ
ィングされる。

（このロードは自動的でかつ０ビツト挿入ユニツトに制
御信号を発生る、。）クロックはＦＣＳの最後のビット
がハイになる２：ＩＭＵＸ１１６制御信号によって示さ
れるように送られるまでか、またはもしＣＲＣ発生が可
能化されていないなら（ＤＬＣ指令／制御レジスタのビ
ット５）、データの最後のビットが送られるまで（デー
タ／ＦＣＳ　　ＭＵＸ制御がちしＣＲＣ発生が可能化さ
れていたならローになっていたであろう点）オンのまま
である。シフトクロックのオンまたはオフ状態を示す（
図示されていない）制御ラインはそのロードカウンタ１
１０ａによって使用る、ために並列−直列シフトレジス
タ１１０に与えられる。

ＡＮＤゲート１８２によって発生される信号は０ビツト
挿入ユニツト１２４の出力を表わしかつデータの送信ま
たはフラグ／放棄の間で選択る、２　：　ＩＭＵＸ１３
０に送られる。ＭＵＸ　１３０の制御信号はフラグ／放
棄発生器１３４によって発生される。制御信号は２　：
　ＩＭＵＸ１３０が開フラグの最後のビットの後から閉
フラグの第１のビットまで０ビツト挿入ユニツト１２４
によって発生されるパケットデータ伝送を選択る、こと
を引き起こす。マルチプレクサ１３０はデータ伝送が明
らかに選択されていないときはいつでもフラグ／放棄発
生器１３４によって発生される信号を選択る、。

第７Ｂ図に示されるフラグ／放棄挿入ユニット１３４は
２　：　ＩＭＵＸ１３０によってデータの流れに挿入さ
れるフラグおよび放棄文字を発生る、。

それぞれレジスタ１８８および１９０にストアされるフ
ラグ（０１１１１１１０）または放棄（０１１１１１１
１）のいずれかで並列にロードされるシフトレジスタ１
８６と、８で除算のカウンタおよび論理ロードシフトレ
ジスタ１９２と、２−１マルチプレクサ１３０への制御
信号を発生る、制御論理１９４とからなる。

シフトレジスタ１８６はレジスタ１８８および１９０に
接続され、フラグまたは放棄文字のいずれかでロードさ
れ得る。レジスタ１８６の内容は送信クロックの立下が
り端縁によって最下位ビットからまずシフトされそして
信号ライン１３６を介して２　：　ＩＭＵＸ１３０の一
方入力に直列に伝えられる。

シフトレジスタ１８６はフラグまたは放棄の伝送の直前
にユニット１３４によってロードされる。

フラグは送信機がパケット（開フラグおよび閉フラグを
除く）かまたは放棄のいずれかを送っていないときはい
つでも折返しに送信される。放棄は送信放棄ビットがセ
ットされるときはいつでも（ＤＬＣ指令／制御レジスタ
（付録Ａ）のビット０）送信される。このビットはソフ
トウェアによって設定されかつクリアされる。１放棄文
字はまた送信ＦＩＦＯアンダーラン条件に応答して送ら
れる。

放棄が要求されるとそれは即座に送信される。

もし送信放棄ビットが放棄文字の送信の真中でクリアさ
れるなら、放棄文字の送信はフラグ文字の送信が始まる
前に終了る、であろう。（フラグまたはマーク遊びは常
に放棄に続く。マーク遊びは２−１出力マルチブレクサ
の後に挿入されるので、）゛ラグ／放棄挿入ユニットは
常にフラグを送ることをデフォルト（ｄｅ　ｆ　ａｕ　
１　ｔ）る、。もしマーク遊びが選択されるなら（指令
／制御レジスタのビット３）　、ＤＬＣの出力は強制的
にすべて１のパターンにされ、フラグ／放棄挿入ユニッ
トから来るフラグを無視る、）。

連続のフラグまたは放棄が送信されているとき、シフト
レジスタ１８６は第１のフラグ／放棄の送信の後、自動
的に再びロードされる。これは８ビツトごとに起こる。

ブロック１９２内の８で除算のカウンタはこの目的で送
信クロックを割るのに用いられる。

フラグ／放棄挿入ユニット１３４はパケットの残余のビ
ットの数を示すユーザが与える値を含む３ビツトカウン
タを含む。この値はパケットの最後のＩＮＦＯバイトが
Ｆｅ２の直前にあるとき残余のビット制御／状態レジス
タ（付録Ａ）から転送される。カウンタは各ビットがレ
ジスタ１８６からシフトされるにつれ、減分される。カ
ウンタの内容が０に達る、と、すべての残余のビットは
送信されておりかつもし可能化されるならＦｅ２と閉フ
ラグが送信され得る。

フラグ／放棄挿入ユニット１３４は２：１マルチプレク
サ１３０への制御信号を発生し、パケットデータまたは
フラグ／放棄が送信されるべきかどうかを示す。制御信
号は送信機がパケットデータを送っていないときはいつ
でもフラグ／放棄経路を選択る、。パケットデータは開
フラグの終わりから閉フラグの始まりまで送られる。放
棄を送る（放棄ビットまたはＦＩＦＯアンダーランを送
る）要求が送信機をアウト・オブψフレームに置く。

直列パスポート（ＳＢＰ）１０４は２：ＩＭＵＸ１３０
によって選択される信号を受取る。ＳＢＰはタイムスロ
ット割当て、クロック選択、データ反転、送信機の可能
化およびループバックのテストに関連したいくつかの機
能を果たす。第８図は５ＢＰ１０４のブロック図である
。

マルチプレクサ１３０によって選択された信号はタイム
スロットマルチプレクサ（ＴＳＭ）を通って送られ、そ
こでは３１のタイムスロットのうちの１つに割当てられ
るかまたはそのままで（非多重化モードと呼ばれる）で
送信される。５ＢＰ１０４はＤＳＣ１２（第１図）のＳ
ＢＰに直接に接続される。３１までのタイムスロットは
組合わされてフレームを形成し、そこでデータは第９図
に示される８ビツトグループのうちの１つの間送信され
る。

送信クロック制御１９８は直列フレーム同期（Ｓ　Ｆ　
Ｓ）信号とＩ　ＤＰＣのピンに与えられる直列クロック
（ＳＣＬＫ）信号を受取る。

直列フレーム同期（Ｓ　Ｆ　Ｓ）信号（Ｓ　Ｆ　Ｓ／Ｘ
ＭＩＴＣＬＫピンは多重化モードでＳＦＳ入力として働
くかまたは非多重化モードで送信クロック入力として働
くかのいずれかである）はフレームの最初の８ビツトの
位置を示す基準を与える。送信機タイムスロットマルチ
プレクサ１９６はマイクロプロセッサ１８によってプロ
グラムされ得て（信号ラインｒＴＩＭＥ　　５ＬＯＴ　
　５ＥＬＥＣＴＩＯＮＪによって第８図に示される）、
後に付録Ａで説明されるように、ＳＢＰ制御レジスタの
ビット１ないし５を介してタイムスロットのいずれか上
にデータを置く。多重化モードでは、５ｃＬＫピンに与
えられる信号は送信クロックソースを与える。このクロ
ックソースは送信クロックを与えるために選択されたタ
イムスロットで送信クロック制御１９８によってゲーテ
ィングされる。

もしタイムスロット０が選択されるなら、データは１度
に８ビツトの代わりにＳＦＳ信号が活動状態である限り
送信される。もしＳＦＳ入力が各フレームで８ビツトの
代わりに１６ビツト時間の間活動状態に保持されている
なら、送信機は８に対立る、ものとして１フレームあた
り１６ビツトを送り出す。これを行なうことによって、
ＤＳ０１２は（１つおきのバイトごとに）２個のＢチャ
ネルの両方にデータを置くことができ、データ速度を効
果的に倍にる、。非多重化モードは（ＳＢＰ制御レジス
タで１にセットされるビットエないし５）、データは連
続的に送信される。このモードで送信クロックはＳＦＳ
／ＳＭＩＴＣＬＫピン上に入力される。データは常に送
信クロックの立下がり端縁上に送信される。

データがＴＳＭ１９６を通過した後、それはプログラム
可能インバータＸＯＲゲート２００に送られる。ＳＥＰ
制御レジスタのビット０が１にセットされるなら、デー
タは状態／制御レジスタ１１２からＸＯＲゲート２００
に送られる■ＮｖＥＲＴ　　ＤＡＴＡ信号によって反転
されるであろう。

送信機１０２が可能化され（ＤＬＣ指令／制御レジスタ
のビット１）かつアウト舎オブφフレームであって（か
つ閉フラグまたは放棄が送られており）マーク遊びが選
択されている（ＤＬＣ指令／制御レジスタのビット３）
なら、その送信器の出力は強制的にプログラム可能デー
タインバータ２００によって発生される信号と状態／制
御レジスタブロック１１２によって発生されるＭＡＲＫ
ＩＤＬＥ信号を受取るＸＯＲゲート２０２によってハイ
にされる。

送信機１０２はＤＬＣ指令／制御レジスタ（付録Ａ）の
ビット１を介して可能化および不能化される。送信器が
不能化されるときはいつでも、５ＢＯＵＴピンは送信可
能化（ＸＭＩＴ　　ＥＮＡＢＬＥ）信号を与えると、プ
ログラム可能マーク遊びインサータ２０２によって発生
される信号を受取るトランジスタ２０４によって３状態
である。

トランジスタ２０４によって送られる信号はＩＤＰＣｌ
ｏの直列バス出力（ＳＢＯＵＴ）端子ピンで発生される
。

ＤＬＣ５２はテストの目的でローカルループバック タのビット３を１にセットる、ことによって行なわれる
。ローカルループバックはＳＢＩＮとＳＢＯＵＴピン（
ＳＢＯＵＴは３状態）を離し、かつ送信機出力と受信機
入力を共に接続る、。初めに説明された選択された送信
機クロックは受信クロックとして用いられる。

ＤＬＣ５２はテストの目的で遠隔ループバック構成に置
かれ得る。これはＳＢＰ制御レジスタのビット４を１に
セットる、ことによって行なわれる。遠隔ループバック
は送信機を不能化しかつＳＢＩＮビンとＳＢＯＵＴピン
で受取られるものは何でもエコーる、。ＩＤＢＣＩＯの
これらの局面の完全な説明に関しては付録Ａを参照すべ
きである。

ＬＤＣ５２に関連して、送信機１０２はいくつかのユー
ザの目に見える状態および制御レジスタが示される。機
能ブロック１１２に含まれるこれらのレジスタは付録Ａ
で詳細に説明され、ＤＬＣ送信機１０２を構成る、ため
用いられる、特定の動作を起こし、状態を報告しかつ割
込を発生る、。

これすべてのレジスタは局所マイクロプロセッサ１８に
よってアクセスされ得る。それらのいずれもホストプロ
セッサによってはアクセスされ得ない。

第４図には示されていないが、種々の制御および状態信
号ラインはそこに示されるＤＬＣ送信機１０２の要素と
状態および制御レジスタブロック１１２とを相互接続る
、。これらの信号ラインは従来のものであるので、それ
らが接続される要素の制御能力については当業者はよく
理解できるであろう。したがって、ブロック１１２の設
計および構成またはＩＤＰＣＩＯによって採用される他
の類似の制御および状態ブロックはここで入念には説明
されない。第３図を再び参照る、と、ＤＬＣ５２の受信
部分１０６および１０８は直列パスポート（ＳＥＰ）１
０４から直列データを取り、それを処理しオフチップメ
モリ２２にそれが送られるようにる、。専用ハードウェ
アモジニールはそれが受取られるとデータの各フレーム
でビットレベルの動作（マーク遊び検出、データ反転、
）ラグ／放棄認識、０ビツト削除、ＣＲＣチェックおよ
びアドレス認識）を行なうために利用される。

１６ビツトの深い受信ＰＩＦＯ１０６はマイクロプロセ
ッサ１８によって行なわれるビット速度依存の処理と１
パケツトごとの処理との間のバッファとして利用される
。データはＤＭＡまたはマイクロプロセッサ１８制御の
いずれかによって受信１０６Ｆ　Ｉ　ＦＯからメモリ２
２に動かされ得る。

第１０図を参照る、と、ＤＬＣ５２の受信機セクション
０１６および１０８のブロック図は内部バス５８．６０
および６２と３個のシフトレジスタ２０８．２０９およ
び２１０とを相互接続る、１６バイトのＲＥＣＶ　　Ｆ
ＩＦＯ１０６を示す。

ＤＬＣ受信機１０８内の状態および制御レジスタ２１２
はバス５８．６０および６２に接続される。

状態および制御信号は第１０図に示されていないライン
上で受信機１０８および状態および制御レジスタ２１２
の種々の要素にまたその要素から送られる。

直列バスポート１０４は直列バス入力（ＳＢＩＮ）端子
からデータ信号を受取りこれはシフトレジスタ２１２に
送られる。フラグ検出、放棄検出ユニット２１４はシフ
トレジスタ２１２に接続される。シフトレジスタ２１２
は信号ライン２１６を介してデータ信号の移動の間シフ
トレジスタ２１０に接続される。

５ＢＰ１０４によって発生されて回収されたＤＡＴＡ　
　ＩＮＰＵＴ　　ＣＬＯＣＫ信号ははビット削除、ビッ
トカウント、ショートフレームエラーユニット２１８に
信号ライン２２０を介して送られ、そこではまたライン
２１６上てデータ信号が受取られる。シフトレジスタ２
１２はまた回収したＤＡＴＡ　　ＩＮＰＵＴ　　ＣＬＯ
ＣＫ信号をライン２２０上で受取る。周期冗長コード（
ＣＲＣ）チェッカ２２２はライン２１６上でデータ信号
を受取り、またビット削除、バイトカウント、ショート
フレームエラーユニット２１８によって発生されたクロ
ックを信号ライン２２４を介して受取る。シフトレジス
タ２１０はまたライン２２４上でクロック信号を受取る
。アドレス検出ユニット２２６はレジスタ２０８および
２１０に接続される。

第１０図のブロック形式で示される受信機１０６および
１０８の主な要素は第１１図ないし第１８図と関連して
詳細に説明されるであろう。第１１図を参照る、と、受
信機１０８のハードウェアブロックはデータがユニット
を介して受信機部分直列バスポート１０４からＲＥＣＶ
　　ＦＩＦＯＩ０６（第１０図を参照）に流れるように
論じられる。受信機１０２はデータ速度をＤＣから２．
０４８メガヘルツまで支持しなくてはならない。このた
め、受信されたデータパケットを処理る、ソフトウェア
上のリアルタイムの事象の影響を最小にる、ために受信
機の設計において注意が払われる。この発明のＤＬＣ５
２は全体のパケットを受信しそれをもし直列メモリアク
セス（ＤＭＡ）が用いられるなら、マイクロプロセッサ
１８の反転なしにオフチップメモリ２２に送る。パケッ
ト状態情報はパケットが完全にメモリ２２に移動された
ときにパケットごとに報告される。この遅延された状態
報告メカニズムの説明は第２７図と関連してこれより後
になされる。

直列バスボー）　（ＳＢＰ）１０４の受信機部分はＩＤ
ＰＣＩＯの５ＮＩＮビンから直列データを受取りかつそ
こからフラグ／放棄検出ユニット２１４およびＯビット
削除ユニット２１８への信号を発生る、。ＳＢＰの受信
側はデータ上の３つの動作を実行る、。すなわち、マー
ク遊び検出と、プログラム可能データ反転とタイムスロ
ットデマルチプレクスである。第１１図は５ＢＰ１０４
の受信側部分のブロック図である。データはＩＤＰＣｌ
ｏの端子ピンで与えられる直列クロック（ＳＣＬＫ）信
号の立上がり端縁によって受信側ＳＢＰにクロック動作
される。この信号はマーク遊び検出器２３０のクロック
入力端子（ＣＬＫ）とタイムスロットデマルチプレクサ
（ＴＳＤ）２３２のクロック入力端子に送られる。トラ
ンジスタ２３４はＳＢ　ＩＮ端子とマーク遊び検出器２
３０のカウント可能化（ＳＮＴ　　ＥＮＥＢＬＥ）入力
端子に接続される信号ライン２３６とを相互接続る、。

トランジスタ２３４は５ＢＩＮ端子で与えられるデータ
信号が信号ライン２３６上で送られることを引き起こし
、ＲＥＣＥＩＶＥＲＥＮＡＢＬＥ信号を受取る。そのＲ
ＥＣＥＩＶＥＲＥＮＡＢＬＥ信号は付録Ａで述べられる
ように状態および制御レジスタ２１２によって発生され
る。

マーク遊び検出器２３０はまた補数にされた入力でＩＮ
−ＦＲＡＭＥ信号を受取りかつ補数にされた入力でライ
ン２３６に送られるデータ信号を受取る。

マーク遊び検出器は受信機１０８がフレームの外にある
ときはいつでも１５以上の連続の１ビツトの存在の間ラ
イン２３６を介して受取られるデータの流れを調べる。

マーク遊びの検出は受信機がフレームの外に出た後に起
こらなくてはならず、これは反転されたデータリンク（
すべて１に反転される）上のインフレームの間１５個以
上の０の有効データパターンがマーク遊び条件をシミュ
レートる、からである。マーク遊び検出ユニット２３０
はカウンタからなり、これは非活動状態であるインフレ
ーム信号によって可能化され、それが到着る、と各１ビ
ツトをカウントし、到着る、各０ビツトによってリセッ
トされ、それが１５個の１をカウントる、とマーク遊び
支持信号を発生し、０が受取られるまでその支持を維持
し、ハードウェアまたはソフトウェアリセットによって
クリアされ、受信機１０８がインフレーム信号を受取っ
てインフレームになるとクリアされて不能化される。

マーク遊び条件の検出は受信リンク状態レジスタ（付録
Ａ）にビット０を設定る、。もし可能化されたなら、割
込がこのビットの負から正への推移に応答して発生され
る。

ＸＯＲゲート２５８を含むプログラム可能データインバ
ータは信号ライン２３６を介してデータ信号を受取りか
つＩＮＶＥＲＴ　　ＤＡＴＡ信号を受取り、その受取り
によってビットごとに受信さたデータの反転を引き起こ
す。ＩＮＶＥＲＴ　　ＤＡＴＡはまた付録Ａに説明され
るように状態および制御レジスタ２１２によって発生さ
れる。ＳＢＰ制御レジスタ（付録Ａ）におけるビット０
の設定はこの発明の基となっている。

タイムスロットデマルチプレクサ２３２はＸＯＲゲート
２３８の出力で発生された信号と直列フレーム同期装置
（Ｓ　Ｆ　Ｓ）信号を受取る。タイムスロットデマルチ
プレクサ（ＴＳＤ）２Ｂ２は２つのモード、すなわち多
重化または非多重化モードの１つで動作し得る。ＴＳＤ
３２のタイミング図は第１２図を参照すべきである。多
重化モード（ＳＢＰ制御レジスタ（付録Ａ）のビットエ
ないし５によって選択される）のとき、入ってくるデー
タは２４ビツトの長さのフレームの３１個までの８ビッ
ト長さのタイムスロットの１つの間有効である。状態／
制御レジスタブロック２１２は付録Ａで説明されるよう
なＳＢＰ制御レジスタのビットエないし５に基づいたＴ
ＳＤ２３２によって受取られたｒＣＨＡＮＮＥＬ　　５
ＥＬＥＣＴＪと示される信号を発生る、。ＩＤＰＣＩＯ
の直列フレーム同期／送信クロック（ＳＦＳ／ＸＭＩＴ
ＣＬＫ）ピンはフレームの最初の８ビツト時間の間活動
状態であるフレーム同期パルス（Ｓ　Ｆ　Ｓ）を受取り
かつフレーム境界を規定る、。活動状態のタイムスロッ
トはＳＢＰ制御レジスタのビット１ないし５によって選
択される。タイムスロットＯはデータが１度に８ビツト
より多いビットを受取られ得る特別の場合どして処理さ
れる。タイムスロット０が選択されると、データはＳＦ
Ｓが活動状態にある限り受取られる。これによってたと
えば、１６ビツトのデータが各フレームで受取られ得る
。もしＤＳＣ１２が同じパケットに属る、データを受取
るために両方のＢチャネルを利用したなら（すなわちデ
ータの速度を２倍にる、）、それはそのＳＢＰの両方の
チャネル０と１上でＩＤＰＣにデータを送るであろう。

ＳＦＳパルスを１６ビツトの時間に延ばすと、ＩＤＰＣ
ＩＯは同じパケットの部分としてすべての１６ビツトを
（そのチャネル０上で）受取るであろう。

非多重化モードでは、データは連続の流れとしてＴＳＤ
２Ｂ２によって受取られ５ＣＬＫによってクロック動作
される。非多重化動作はＳＢＰ制御レジスタのビットエ
ないし５をセットる、ことによって選択される（付録Ａ
を参照）。このモードでは、ＳＦＳ／ＸＭＩＴＣＬＫ人
力は受信機１０８によって用いられない（それは送信機
によって送信クロック入力として利用され、別々の受信
および送信クロックを与える）。

ＴＳＤ２３２によって発生され、選択されたデータ信号
はＴＳＤ２３２のＤＡＴＡ出力端子で発生されかつＳＦ
Ｓまたは５ＣＬＫのいずれかの用いられたクロックはＲ
ＥＣＥＩＶＥ　　ＣＬＯＣＫ出力端子で発生される。

第１３図を参照る、と、フラグ／放棄検出ユニット２１
４はＴＳＤ２Ｂ２のデータ出力端子に接続される８ビツ
トシフトレジスタ２４０を含む。

直列受信データはレジスタ２４０によって受取られる５
ＣＬＫの立上がり端縁でシフトされる。シフトレジスタ
２４０の内容は比較器２４２と２４４によってそれぞれ
フラグまたは放棄文字のいずれかが存在る、とテストさ
れる。テストはビットがシフトレジスタにシフトされる
ごとに行なわれる。放棄検出の場合、最初の７ビツトの
みがテストされる。比較器２４２および２４４はそれぞ
れライン２４６および２４８上で信号を発生し、それぞ
れフラグまたは放棄文字の検出を示す。フラグ／放棄検
出ユニット２１４はまた比較器２４２とシフトレジスタ
２４０に接続される２４４とを含む。

フラグ／放棄検出ユニット２１４はＤＬＣの５ＢＰ１０
４の受信および送信側とショートフレームバイトカウン
タ２６０とによって受取られるＩＮ−ＦＲＡＭＥ信号を
発生る、。インフレーム信号はフラグ文字がシフトレジ
スタ２４０に存在る、とき発生され、８ビツト時間経過
してフラグも放棄文字もシフトレジスタ２４０内に存在
しない。

シフトレジスタ２４０の内容はライン２１６上でＯビッ
ト削除ユニット２１８に伝えられる。８で除算のカウン
タ２５０はバイト境界信号を発生る、ために用いられる
。カウンタ２５０は８で除算る、５ＣＬＫ信号を受取り
、ＢＹＴＥ　　ＢＯＵＮＤＡＲＹ信号を発生る、。カウ
ンタ２５０はライン２４６上に伝えられるフラグ検出信
号を受取ることによってリセットされる。

リセットされると、シフトレジスタ２４０は間違ったフ
ラグまたは放棄検出を避けるためにすべて０にセットさ
れる。

有効データパターンがフラグまたは放棄のいずれかとし
て検出されることを避けるために、ビット詰込みと呼ば
れる技術が用いられる。送信機は開フラグおよび閉フラ
グ（排他的）の間でデータの流れを調べる。もし連続し
た５個の１ビツトが検出されるなら、０が５番目の１の
後に挿入される。受信機のビット削除ユニットはこの加
えられた０を取除く。第１４図はＯビット削除ユニット
のブロック図を示す〇 第１４図を参照る、と、０ビツト削除バイトカウントと
ショートフレームエラーユニット２１８０ビツト削除ユ
ニツト２５２が示される。シフトレジスタ２４０から受
取られたデータは信号ライン２１６を介して０ビツト削
除ユニツト２５２に伝えられる。３ビツトカウンタ２５
４はライン２１６上でデータを受取り、同様に５ＢＰ１
０４にヨッテ発生されるＲＥＣＥＩＶＥ　　ＣＬＯＣＫ
を受取る。信号ライン２１６はカウンタ２５４のカウン
ト可能化（ＣＮＴ　　ＥＮＡＢ）入力端子とその補数の
クリア（ＣＬＲ）入力端子に接続される。

Ｃ０ＵＮＴ　　ＮＯＴ　　ＥＱＵＡＬ　　Ｔｏ　　５　
（ＣＮＴ−５）信号はＡＮＤゲート２５６とカウンタの
補数のクリア（ＣＬＲ）入力に伝えられるカウンタ２５
４の出力で発生される。ＡＮＤゲート２５６はまたＲＥ
ＣＥＩＶＥ　　ＣＬＯＣＫ信号と補数の入力でＲＥＳＥ
Ｔ信号とを受取る。

カウンタ２５４はライン２１６で受取られたデータの５
個の連続の１の存在でＣＮＴ−５信号を発生る、。もし
この事象が発生る、なら、次のビットはデータの流れか
ら削除される（通常０）。

削除はＡＮＤゲート２５６によって発生される受信シフ
トクロック信号において受信クロックを１クロックサイ
クル引伸ばすことによって行なわれる。受信シフトクロ
ックはライン２４６上でフラグ信号を受取り受信文字ク
ロック（フラグ文字の受信に同期化される）を発生る、
８で除算のカウンタ２５８によって受取られる。受信シ
フトクロックおよび受信文字クロック信号は直列−並列
シフトレジスタ２１０と、ユニット２１８の受信バイト
カウンタ部分とＣＲＣチェッカ２２２に信号ライン２２
４を介して伝えられる。

第１５図を参照る、と、ユニット２１８のショートフレ
ームバイトカウンタ２６０　（ＳＦＢＣ）は直列−並列
シフトレジスタ２１０に到達した文字ノ数ヲカウントる
、、ＲＥＣＥＩＶＥ　　５ＨＩＦＴ　　ＣＬＯＣＫ信号
をクロック入力で受取る４ビツトダウンカウンタ２６２
を含む。４ビツトダウンカウンタ２６２はまた内部バス
５８．６０および６２で受取られた最小パケットサイズ
値をストアる、レジスタ２６４を含む。レジスタ２６４
の内容はダウンカウンタ２６２に伝えられ、そこではそ
れがロード端子に与えられる。カウンタ２６２はＡＮＤ
ゲート２６６に伝えられるＣ０ＵＮＴ　　ＮＯＴ　　Ｅ
ＱＵＡＬ　　Ｔｏ　　ＺＥＲＯ（ＣＮＴ−０）信号を発
生る、。ＡＮＤゲート２６６はまた受信１６バイトＰＩ
ＦＯ１０６によって発生されるＲＥＣＥＩＶＥ　　ＢＹ
ＴＥ　　Ｃ０ＵＮＴＧＲＥＡＴＥＲＴＨＡＮ　　ＺＥＲ
Ｏ（ＲＥＣＶＢＹＴＥ　　ＣＮＴ−０）信号とＩＮ−Ｆ
ＲＡＭＥ信号とを受取る。もしフレームが１つめフラグ
で終わるなら、そして受取られるバイトの数が最小パケ
ットサイズレジスタでプログラムされた値より小さく、
かつデータがＦＩＦＯに置かれているなら（受信バイト
カウンタ０）、ショートフレームエラー信号がＡＮＤゲ
ート２６６によって発生される。

ＣＲＣチェッカ２２２は実際に送信機のＣＲＣ発生器１
２０と同一であり、したがってさらに説明はされない。

第１６図は直列−並列シフトレジスタ２０８．２０９お
よび２１０と、ＲＥＣＶ　　ＦＩＦＯ１０６と、アドレ
ス検出ユニット２２６の相互接続を示す。０ビツト削除
ユニツト２５２によって修正されたデータの流れは直列
のデータの流れを８ビツトバイトに変換る、８ビツトレ
ジスタ２０８．２０９および２１０を含む２４ビツトシ
フトレジスタに伝えられる。シフトレジスタ２０９およ
び２１０の１６ビツト内容は比較のためにアドレス検出
ユニット２２６に並列に呈示される。１バイトアドレス
でシフトレジスタ（レジスタ２１０）の最初の８ビツト
のみが比較される。シフトレジスタの内容は１度に１バ
イト受信ＦＩＦＯ１０６に並列に伝えられる。直列−並
列シフトレジスタ２０８．２０９および２１０のＬＯＡ
Ｄ　　Ｃ０ＮＴＲ０Ｌ部分２６８はデータをＦＩＦＯバ
ッファ１０６に書込むＬＯＡＤ制御信号を発生る、。

直列データは受信シフトクロックの立上がり端縁でシフ
トレジスタ２０８と２０９と２１０とにり、ロック動作
されるライン２１６上で受信される。

受信シフトクロックはデータがシフトレジスタにシフト
されるべきときのみ活動状態である。シフトレジスタ２
０８と２０９と２１０はＲＥＣＶＦ　ＩＦＯＩ０６への
３つの出力経路を有る、。第１の出力経路２７０は最下
位バイト（最初に受取られたもの）をＲＥＣＶ　　ＦＩ
ＦＯに移動る、。

パケット内の最後のバイトを除くすべてがこの経路を通
ってＲＥＣＶ　　ＦＩＦＯに移動る、。第２の出力経路
２７２と第３の出力経路２７３はパケットの最後のバイ
トをＦＩＦＯに（もしＦｅ２がパケット内に存在る、な
らＦｅ２の最後のバイトを含む）に動かすために利用さ
れる。

ロード制御２６８は５ＢＰ１０４によって発生されるＲ
ＥｃＶ　　ＣＨＡＲＣＬＯＣＫ信号を受取りかつそれぞ
れシフトレジスタ２０８．２０９および２１０とＲＥＣ
Ｖ　　ＦＩＦＯバッファ１０６に伝えられるライン２７
４と２７６上でロード信号を発生る、。ロード制御２６
８はまた残余ビット制御／状態レジスタ（付録Ａ）によ
って受取られる残余ビットカウント信号を発生る、。シ
フトレジスタ２０８．２０９および２１０からＲＥＣＶ
　　ＦＩＦＯバッファ１０６へのデータの動きは０ビツ
ト削除ユニツト２５２の８で除算のカウンタ２５８によ
って発生される受信文字クロック信号の立上がり端縁に
よって可能化される。パケットのアドレスが整合される
かまたはアドレス検出が不能化されると仮定る、と、ロ
ードはマイクロプロセッサ１８から受取られたクロック
の次の同期化端縁上に起こる（付録Ａを参照）。もしＲ
ＥＣＶ　　ＦＩＦＯバッファ１０６の１番上の上のバイ
トがロードが起こるべきときに空であるなら、そのロー
ドは遅延されかつ各連続のマイクロプロセッサ１８クロ
ツクサイクル上で再び試みられる。

もしロードが次（７）ＲＥＣＥＩＶＥ　　５ＨＩＦＴＣ
ＬＯＣＫの受信の前に起こらないなら、オーバランエラ
ーが起こる。

パケットがフラグか、放棄かまたはロングフレームエラ
ーで終結る、と、パケットの最後のバイトが直列ＲＥＣ
Ｖ　　ＦＩＦＯ１０６に移動される。

たとえば閉フラグが検出されるときに、シフトレジスタ
２０９および２１０に２バイトのデータが依然として存
在し、かつもしあるなら残余ビット１ないし８）がシフ
トレジスタ２０８に左寄せされて置かれる。閉フラグが
検出されるときに、ＦＣＳはシフトレジスタ２０９およ
び２１０の初めの１６ビツトに置かれる。残余ビット（
１ないし８）はシフトレジスタ２０８の最後の８ビツト
に置かれる（左寄せされる）。閉フラグが検出されると
、以下の動作がとられる。

残余ビットカウントは残余ビット制御／状態レジスタで
蓄えられる。

シフトレジスタ２０８の最後の８ビツトのデータは次に
残余ビットカウンタが８に達る、までシフトされる。

もＬＦＣ！Ｍ＋＜ＲＥＣＶ　　ＦＩＦＯ１０６に置かれ
るべきでないなら、シフトレジスタ２０８の最後の８ビ
ツトの内容は経路２７３を介してＦＩＦＯにロードされ
がっパケットの最後のバイトとタグが付けられる。

もしＦＣＳがＲＥＣＶ　　ＦＩＦＯ１０６に置かれるべ
きなら、シフトレジスタの最後の８ビツトが経路２７３
を介してＦＩＦＯにロードされ、ＦＣＳの２バイトが経
路２７０および２７２を介してＦＩＦＯに移動され、Ｆ
ＣＳの最後のバイトがタグを付けられる。

いずれかのデータの前でフラグまたは放棄で終結る、い
かなるパケットもＦＩＦＯにロードされており、以下に
説明されるようにバイトカウンタの内容は０であり、こ
の場合いかなるデータもＲＥＣＶ　　ＦＩＦＯ１０６に
置かれ得ない。シフトレジスタ２０８と２０９と２１０
の内容は単に無視され、これは次のパケットの最初の１
６ビツトによってクリアにされるであろう。

アドレス検出ユニット２２６は受信機１０８にアドレス
されるパケットを識別る、ために用いられる。状態／制
御レジスタ２１２を介してプログラムる、ことに依存し
ているので、各受取られたパケットの最初のまたは２バ
イトは５個のアドレスレジスタ（４個はユーザがプログ
ラム可能で１つは同報通信である）に対して比較される
。もし入ってくるパケットのアドレスフィールドがアド
レスレジスタの１つと整合し、可能化されるなら、パケ
ットが受取られる。もしいかなる整合も起こらないなら
、パケットは廃棄され、受信機はフラグを探す状態に再
び入る。受信機が過程できる状態は第２０図に関連して
これより後に述べられる。

アドレス検出ユニット２２６は第１７図に例示され、か
つ５個の比較ユニット２７８．２８０．２８２．２８４
および２８６を含む。最初の４個の比較ユニット２７８
ないし２８４はプログラム可能１６ビツトアドレスレジ
スタと２バイトの比較器を含む。最後の比較ユニット２
８６（同報通信）はすべて１を含むレジスタと２バイト
の比較器からなる。制御要素２８８はＲＥＣＶ　　ＣＨ
ＡＲＣＬＫ信号を受取りかつ要素２１２内のアドレス制
御レジスタに接続される。その特定の認識ユニットをオ
ンまたはオフにる、可能化ビットは各比較ユニットに関
連している。これらのビットはアドレス制御レジスタ（
付録Ａ）内にある。もしすべての５個の可能化ビットが
クリアにされるならら（不能化されるなら）、受信機１
０８はすべてのパケットを受取るであろう。アドレス制
御レジスタのビット５はアドレスの長さが１バイトかを
選択る、。もし１バイトのアドレス指定が選択されるな
ら、１ビツトのストレスレジスタのうち最下位の８ビツ
トかまたは最上位の８ビツトかがアドレス制御レジスタ
のビット７によって選択されるように比較において利用
される。また、アドレス制御レジスタのビット６はすべ
てのアドレスの第１のバイトの第２のビット（ビット１
）が無視されることを引き起こす。これはいくつかのＢ
ＯＰがこのビット位置を用いてパケットが指令であるか
または応答（Ｃ／Ｒ）を示すので必要とされる。この無
視Ｃ／Ｒビット制御ビットがセットされるとすべてのア
ドレスの第１のバイトのビット１が気にしないものであ
るとみなされる。アドレス制御レジスタの完全な説明は
付録Ａを参照されたい。

アドレス比較は直列−並列シフトレジスタ２０９および
２１０が開放フラグに引き続いて１６ビツトを受取訃皆
きに起こる。入ってくるアドレスと整合させる特定の比
較器の一致は付録Ａに説明される割込ソースレジスタの
ビット０ないし２で報告される。この状態はパケットの
最後のバイトがＲＥＣＶ　　Ｆ　Ｉ　ＦＯ１０６から読
出されると報告される。

第１８図を参照る、と、受信ＦＩＦＯ１０６は直列−並
列シフトレジスタ２０８．２０９および２１０と内部バ
ス５８．６０および６２とを相互接続し、ＲＥＣＶ　　
ＦＩＦＯバッファ２９０と、受信バイトカウンタ２９２
と、４段階受信バイトカウンタ２９４とデータ要求制御
論理２９６とからなる。

受信バイトカウンタ２９２は読出／書込レジスタであっ
て、内部バス５８．６０および６２に接続され、かつシ
フトレジスタロード制御２６８によって発生されるＬＯ
ＡＤ信号を受取る。

４段階受信バイトカウンタ２９４はリードオンリレジス
タであって、内部バス５８．６０および６２に接続され
、かつＦＩＦＯバッファ２９０のデータレジスタ部分２
９８からＥＮＤ−ＯＦ−ＦＲＡｐＨ！Ｅ　　ＴＡＧ信号
を受取る。

ＥＮＤ−ＯＦ−ＦＲＡＭＥ　　ＴＡＧ信号は第２７図に
関連してこれより後に説明されるであろう受信バイトカ
ウンタ２９４によって採用される４段階遅延された状態
報告メカニズムによって利用される。

受信ＦＩＦＯバッファ２９０は３２バイトの深いバッフ
ァであって、これは直列−並列シフトレジスタ２０８お
よび２１０から「１番上」でロードされそしてマイクロ
プロセッサ１８またはＤＭＡによってデータレジスタ２
９８を介して１番下でアンロードされる（第１６図と関
連したデータの動きの説明を参照されたい、）。データ
はマイクロプロセッサ１８によって与えられるクロック
速度でバッファにシフトダウンされる。

データレジスタ２９８のデータの存在は状態および制御
レジスタ２１２のＦＩＦＯ状態レジスタ（付録Ａ）部分
のデータ利用可能ビット（ビット１）を設定る、ことに
よって示される。ビットはデータレジスタ２９８が空に
なりかつデータレジスタ２９８の真上のＦＩＦＯバッフ
ァ２９０の位置が空になるとこのビットはクリアされる
。

受信機１０８がパケットの受信を終えると（通常的にま
たは通常的ではなく）、そしてそのパケットからのデー
タが受信ＦＩＦＯバッファ２９０に置かれると、パケッ
トの最後のバイトがそれがバッファに置かれるときにタ
グが付けられる。各ＦＩＦＯバッファ２９０の位置はこ
のタグを収容る、ために９番目のビットを含む。バッフ
ァ２９０のタグが付けられたビットの存在によってこれ
から後に説明されるデータ要求が強制的に活動状態にな
る。

しきい値到達した信号を発生る、データ要求制御論理２
９６は受信ＦＩＦＯバッファ２９０と関連している。デ
ータ要求制御論理２９６はバッファにストアされたバイ
トの数を示すＦＩＦＯバッファ２９０から信号を受取る
。この信号はバッファ内のデータのバイト数がＰ　Ｉ　
ＦＯしきい値レジスタ（付録Ａ）にプログラム可能にス
トアされたしきい値レベルに等しいかまたはそれより大
きいかのいずれかであるときは常に活動状態である。

しきい値到達が活動状態のとき受信ＦＩＦＯ状態レジス
タのビット０は１にセットされる。マスタ可能割込はし
きい値到達ビットが０から１に推移したとき発生される
。しきい値到達信号はまたＤＭＡへのデータ要求の発生
においても用いられる。

もし受信ＦＩＦＯバッファ２９０の「１番上」の位置が
直列−並列シフトレジスタロード制御２９２がデータの
新しいバイトでロード信号を発生る、とき一杯であるな
ら、オーバラン条件が発生る、。このエラーは後に詳細
に説明される。

ＰＩＦＯ１９０のデータ要求制御論理２９６はＤＭＡの
動作を制御る、データ要求信号を発生る、（使用される
とき）。活動状態にあるデータ要求信号はそれがＦＩＦ
Ｏバッファ２９０を空にすべきことをＤＭＡに知らせる
。データ要求信号はしきい値達成信号が活動状態になる
と活動状態になるかまたはパケットの最後とタグが付け
られたバイトがＦＩＦＯバッファ２９０内に存在る、。

データ要求はバッファ２９０が空になるかまたはタグの
付けられたバイトが除去されるまで活動状態のままであ
る。

１６ビツトの受信バイトカウンタ２９２は受信ＦＩＦＯ
１０６に与えられ、現在受信されているパケットからＦ
ＩＦＯバッファ２９０に置かれているバイトの数のカウ
ントを維持る、。パケットの最後のバイト（そのように
タグが付けられた）はＦＩＦＯ／＜ッファ２９０から取
除かれると、受信バイトカウンタ２９２の内容は受信バ
イトカウンタレジスタ２９４に伝えられる。これはタグ
の付けられたバイトがＦＩＦＯ２９０から読出されるま
でバイトカウンタの報告を遅延させる４段階レジスタで
あって、この遅延された報告動作は後に詳細に説明され
る。受信バイトカウンタ２９２はその内容が受信バイト
カウントレジスタ２９４にロードされるとクリアされる
。

受信バイトカウントレジスタ２９４はソフトウェアへの
受信パケットの長さを報告る、。このリードオンリレジ
スタは内部バス５８．６０および６２に接続される。遅
延された報告をる、４段階レジスタの説明は第２７図に
関連して説明される。

ＤＬＣ５２と関連して受信機１０８はいくつかのユーザ
の目視可能なレジスタである。後に詳細に説明されるこ
れらのレジスタは受信機を構成し、特定の動作を起こし
、状態を報告しそして割込を発生る、ために用いられる
。すべてのこれらのレジスタは局所プロセッサによって
アクセス可能であり、それらのいずれもオフチップホス
トプロセッサによってアクセスはできない。付録Ａは種
々のＤＬＣ５２レジスタの説明を含む。

要約る、と、送信側ＩＤＰＣＩＯの通常の動作は送信側
状態の図である第１９図を参照して説明されるであろう
。ＩＤＰＣＩＯのハードウェアリセットに引き続くかま
たはＩＤＰＣＩＯがマイクロプロセッサ１８（ブロック
１１０内のＤＬＣ指令／制御レジスタのビット６）によ
ってリセットされると、ＤＬＣ５２の送信機１０２が不
能化され、かつ状態Ｏａに、すなわち第１９図のマーク
遊びと表わされた要素３００を送る。

マイクロプロセッサ１８はＤＬＣ送信機１０２を以下の
ように初期設定る、。すなわち、付録Ａに説明される送
信機状態／制御レジスタ１１２内でビットをセットし、
データ反転または非反転（直列パスポート（ＳＥＰ）制
御レジスタのピッ）０）を選択し、ＳＢＰチャネル構成
（ＳＢＰ制御レジスタのビット２ないし１）を選択し、
ＣＲＣ発生が用いられるべきかどうかを選択し、そして
フラグかまたはマーク遊び（ＤＬＣ指令／制御レジスタ
のビット３で、デフォルトはマーク遊びである）を選択
る、ことによって、初期設定される。

送信バイトカウントレジスタ１５２（付録Ａ）はＦＣＳ
バイトを除く送信されるべきパケットの長さを特定し、
かつ送信されるべきパケットの長さが以前の送信された
パケットと異なるときにのみプログラムされる。バイト
はそれらが送信ＦＩＦＯバッファ１５０に置かれると送
信ＦＩＦＯＩ００の送信バイトカウンタ１５４でカウン
トされる。カウントが送信バイトカウントレジスタ１５
２にプログラムされた値と等しいとき、そのバイトはパ
ケット内の最後の非ＦＣＳバイトとタグが付けられる。

データ反転／非反転およびＳＢＰチャネル構成は送信機
の動作シーケンスに影響を与えない。フラグ遊び／マー
ク遊び選択は動作のシ−ケンスに影響を与えず、これは
以下に説明される。

ＤＬＣ送信機１０２がリセットされた後（ＤＬＣ指令／
制御レジスタのビット６またはハードウェアリセット）
、送信機は状態０ａ３００に行く。

送信機はデータが送信ＦＩＦＯ１００に置かれるまで状
態０のままであり、そのデータの第１のバイトはＦＩＦ
Ｏの１番上にｍａ１達る、。そのとき、送信機は状態１
（要素３０２）に行くであろう。

状態１　（３０２）へ推移る、と、送信機１０２は「イ
ンフレーム」であると言われる。状態１において送信機
１０２は開フラグを送る。このフラグが送られると、状
態２　（３０４）が入力される。

状態２の間、データは送信ＦＩＦＯ１５０から８ビツト
の並列−直列シフトレジスタ１１０にアンロードされる
。直列データは２−１マルチプレクサ１１６を介してシ
フトレジスタからクロック動作され、０ビツト挿入ユニ
ツト１２４へと行く。

データは次に直列パスポート（ＳＥＰ）１０４に与えら
れそこではそれが任意に反転されかつデータ通信網に送
信される。送信機は最初のＦＣＳバイトまでのパケット
の最後のバイトが並列−直列シフトレジスタ１１０から
シフトされていると状態２を離れる。

もしＣＲＣ発生が選択されるなら（ＤＬＣ指令／制御レ
ジスタのビット５）、送信機は状態３（３０６）に入る
であろう。もしＣＲＣ発生が不能化されるなら、状態２
から直接に状態４（３０８）に入るであろう。状態３で
は、反転されたＣＲＣ発生器１２０の内容が０ビツト挿
入ユニツト１２４に元のパケット（ちょうど終わりとな
った）データの流れに引き続き与えられる。ＣＲＣ発生
器１２０の出力の反転はＣＲＣアルゴリズムによって要
求される。ＦＣＳの１６ビツト（ＣＲＣ発生器の反転さ
れた内容）が送信され後に、有効パケット送信ビットが
送信され（割込ソースレジスタのビット４）そして状態
４　（３０８）に入る。

有効パケット送信指示はマスタ可能割込を発生し得る。

状態４の間１つのフラグ文字（閉フラグ）が送信される
。送信機１０２は状態Ｏａ　（３００）がＯｂ　（３１
０）または１　（３０２）にフラグの送信が終わると推
移る、。もしデータが送信ＰＩＦ０１００にあるなら（
新しいパケット）、状態１に入る。もしいかなるデータ
もＦＩＦＯ内に存在しないなら、状態０に入る。フラグ
遊びまたはマーク遊びインターフレーム充填の選択（Ｄ
ＬＣ指令／制御レジスタのビット３）は状態ＯａとＯｂ
の間を選択る、。

上で述べられた事象の通常の流れには５つの例外がある
。すなわち、放棄と、ローカルループバックと、遠隔ル
ープバックと、インフレームの間不能化される送信機と
、ＦＦＯアンダーランである。これらのうちのＦＩＦＯ
アンダーランのみがエラー条件である。

ユーザは放棄が送られることを要求る、ことによってパ
ケットの送信を終結し得る（ＤＬＣ指令／制御レジスタ
のビット０）。送信放棄要求が受取られると、送信機は
状態５（３１２）に入り、そこで送信機１０２は放棄文
字（１がＬＳＢである０１１１１１１１）を送信し始め
るであろう。

この動作は送信放棄ビットがソフトウェアによって送ら
れた後に次のビット境界で起こり、送信ＦＩＦＯ１００
はクリアされるであろう。放棄文字はこのビットがクリ
アされるまで送り続けられるであろう。送信機は放棄の
送信が始まるとフレームからでる。送信放棄ビットがク
リアされると、送信機はもしフラグ遊びが選択されるか
またはデータがＦＩＦＯの１番上（新しいパケット）に
存在る、なら状態ｏｂに入り、状態Ｏａは別のところに
入る。すべての場合において、少なくとも１つの放棄文
字が送信放棄ビットが連続したＣＰＵ指示によってセッ
トされかつクリアされるとしても送信されるであろう。

（放棄はリンクの他方の終わりにある受信機に現在受取
られているパケットが送信されるべきか廃棄されるべき
かを告げるために用いられる。）送信機がフレームの外
にある（パケットを送っていない）とき放棄を送ること
は意味がないが、その要求は承諾されるであろう。もし
受信機がフレームの外にあるならそれは受信の終わりで
いかなる意味も持たないであろう。

テストの目的でＤＬＣは動作のローカルループバックに
置かれ得る（ＳＢＰ制御レジスタ（付録Ａ）のビット３
）。このモードでＤＬＣ送信機１０２は送信可能化ビッ
ト（指令／制御レジスタのビット１）が実現される同じ
点で不能化される。

ＤＬＣ受信機１０８はまた不能化されて、入ってくるデ
ータがループバックに干渉しないようにる、。送信機は
次に受信機に接続されかつ送信クロックは送信機および
受信機の両方のためのタイミング基準として用いられる
。パケットは次に通常何もその部分を離れないというこ
とを除いて送信され得る。受信機はあたかもそれがＩＤ
ＰＣＩＯの外部から始まったかのようにパケットを受取
る。

ループバック動作については付録Ａを参照されたい。

ＳＢＰ制御レジスタのビット４をセットる、ことによっ
て選択された遠隔ループバックは受信機１０８のＳＢ　
ＩＮ入力のいかなる動作もＳ　ＢＯＵＴ出力ビン上にエ
コーされることを引き起こす。

ＤＬＣ送信機１０２はトランジスタ２０４を介して５Ｂ
ＯＵＴピンから離される。ＳＥＰが多重化チャネルモー
ドで動作しているとき、番受は取らられたビット（ＳＦ
Ｓ／ＸＭＩＴＣＬＫによって条件付けられる）は受信ク
ロックの次の立下がり端縁で送信され、すなわち５ＣＬ
Ｋの立上がり端縁の５ＢＩＮビンで受取られたデータは
５ＣＬＫの次に続く立下がり端縁によって５ＢＯＵＴピ
ンからクロック動作される。５ＢＰ１０４が非多重化モ
ードで動作しているとき、５ＢＩＮを介して受取られた
データビット（受信機クロック（ＳＣＬＫ）の正の方向
の端縁によってクロック動作される）は同じクロック（
ＳＣＬＫ）の負の方向の端縁を用いてビットごとにクロ
ック動作される。

ＤＬＣ受信機１０８はこの状態の間依然としてデータを
受信し得る。

もし遠隔ループバックモードでの間ＤＬＣ送信機１０２
を利用る、ように試みられるなら、送信機は通常に機能
る、がいかなるデータもＩ　ＤＰＣｌｏを離れない。

ＤＬＣ送信機１０２はインフレームの間不能化される。

送信機は通常フレームを処理し続け、かつ閉フラグが送
られるや否や５ＢＯＵＴピンを不能化る、であろう。一
旦閉フラグが送信されると、送信機は状態０に戻り、ト
ランジスタ２０４を介して５ＢＯＵＴピンを切る（ロー
にされるべきいかなる能力も有さずに開放ドレイン条件
にそれを置く）。

ＦＩＦＯアンダーランは送信機がフレームにある間、空
の送信Ｆ　Ｉ　ＦＯｌｏｏから１バイトのデータをアン
ロードる、ように試みるとき発生る、。

この条件はＦＩＦＯ状態レジスタ（付録Ａ）のビット４
を介して報告されかつマスタ可能割込が発生される。こ
れによってＦＩＦＯ状態レジスタビ　。

ットが割込ソースレジスタ（付録Ａ）に送られる。

（もしアンダーラン割込がＦＩＦＯ状憇割込可能化レジ
スタで可能化されているなら）。ＦＩＦＯアンダーラン
が検出されるとＤＬＣ送信機機１０２は状態６（３１４
）に入り、そこで放棄文字（０１１１１１１１）は送信
されかつ送信機は状態に再びなる。

要約る、と、通常のＤＬＣ受信機１０８の動作は第２０
図の受信側の状態図を参照して説明されるであろう。Ｉ
ＤＰＣＩＯのハードウェアリセットに引き続くかまたは
１４がソフトウェアによってリセットされると（ＤＬＣ
指令／制御レジスタのビット６）　、ＤＬＣ受信機１０
８は不能化され、状態０になる（第２０図の３１６）。

受信機１０８が不能化されるとき（ＤＬＣ指令／制御レ
ジスタのビット６をクリアる、ことによって）、５ＢＩ
Ｎピンと受信機との接続はトランジスタ２３４を介して
切られる。これは受信機を不能化させることによってＤ
ＬＣ５２の残余に影響を及ぼすということだけである。

すべての他の受信機は受信機がオンのときにる、ような
同じ態様で機能る、。

ユーザはマイクロプロセッサ１８上で動作しているソフ
トウェアを介して以下の方法によってＤＬＣ受信機１０
８を初期設定る、。すなわちデータの反転／非反転を選
択しくＳＥＰ制御レジスタ（付録Ａ）のビット０）、Ｓ
ＢＰチャネル構成を特定しくＳＢＰ制御レジスタのビッ
ト１および２）、もし所望されるならＣＲＣチェックを
可能化しくＤＬＣ指令／制御レジスタ（付録Ａ）のビッ
ト４）、所望のアドレスモードを選択しくアドレス制御
レジスタ（付録Ａ））、認識されるべきアドレスをロー
ドしくアドレスレジスタ）、最小のパケットサイズの最
小パケットサイズレジスタ２６４（付録Ａ）を特定し）
、最大パケットサイズ（最大パケットサイズレジスタ（
付録Ａ））を特定し、最後に受信機１０８を可能化る、
（ＤＬＣ指令／制御レジスタのビット２）。

ＤＬＣ受信機１０８は状態０（３１６）の動作を開始る
、。状態０では受信機は入ってくるデータの流れ（ＳＣ
ＬＫ　（ＳＣＬＫピン）の立上がり端縁の５ＢＩＮピン
からクロック動作される）をフラグ文字の存在に対して
ビットごとに調べる。

いかなるデータも状態０のフラグ／放棄検出ユニット２
１４を越えて通過しない。フラグの検出によって状態１
（３１８）への推移が引き起こされる。

状態１において、データの流れは非フラグ、非放棄文字
（文字の境界はフラグの受信によって確立される）の存
在に対して文字の基準によって文字上で検査される。も
しそのフラグに続く文字が別のフラグであるなら、受信
機は状態１のままである。もし文字が放棄なら、受信機
は状態０に再び入る。もし文字がフラグでも放棄でもな
いなら、受信機はインフレームであると言われ、状態２
（３２０）に入る。

状Ｈ２では、データはフラグ／放棄検出器２１４を越え
て０ビツト検出ユニツト２１８に送られる。ここで、い
かなる５個の連続した１に続く次のビットも削除される
（このビットは常に０であるべきでかつ送信機によって
挿入されてデータパターンはフラグまたは放棄文字とし
て検出されることを防いだが、これは６個および７個の
連続した１ビツトをそれぞれ有る、）。パケットの開フ
ラグに続く最初の１個または２個の文字は通常アドレス
フィールドである（一方アドレスフィールドは２バイト
より長くあり得て、受信機はいずれかのアドレスの最初
の２バイトのみを調べ、残余のバイトはデータとして処
理される）。もしアドレス認識が可能化されるなら（ア
ドレス制御レジスタのビット０ないし４）、これらの文
字は５個の可能化された前もってプログラムされたアド
レス（４つのプログラム可能アドレスと同報通信アドレ
ス）の１つと整合る、ためにアドレス検出ユニット２２
６によってテストされる。もし整合がないなら、ＤＬＣ
受信機１０８は状態０に戻る（フラグを探す）。現在送
信されているパケットは無視され、いかなる状態もそこ
に報告されない。

しかしながら、もしアドレスの整合があったなら（また
はこの場合はすべてのフレームが受入れられるがアドレ
ス検出が不能化されたなら）、フレームは受信されて受
信ＦＩＦＯ１０６に１度に１バイト置かれる（アドレス
、制御、情報およびＦＣＳフィールドを含む）。各受取
られた文字はそれが１６ビツトの長さの直列−並列シフ
トレジスタ２０８および２１０（下で述べられる最後の
文字を除いて）の最後の８ビツトに到達る、と受信Ｐ　
Ｉ　Ｆ０１０８にロードされる。

フラグ／放棄検出器２１４がフラグ文字を受取るときは
通常、状態２から出る。もしフラグが検出されるなら受
信機は状態１に入る。（折返しパケットは開放および閉
フラグを共用し得る。）フラグが検出されるとき、依然
として１６ビツト長さの直列−並列シフトレジスタ２０
８および２１０にある２個の先の文字は即座に受信Ｆ　
Ｉ　ＦＯＩ０６にロードされ、かつこれらの２個のバイ
トの第２番目はパケットの最後の文字としてタグが付け
られる。タグはＦＩＦＯの各ワードに付けられた第９番
目のビットの形を作る。もしＣＲＣのチェックが可能化
されているなら（ＣＲＣ比較器２２２の出力はこのとき
有効である）そしてその状態（エラーであるかそうでな
いか）が記録される。

これらの最後の受信ＦＩＦＯ１０６にロードされる２個
の文字はもしＣＲＣチェックが可能化されるならフレー
ムチェックシーケンス（Ｆｅ２）である。

パケットが閉フラグか、放棄かまたはロングフレームエ
ラーのいずれかで受信されているとき、その長さおよび
状態はラッチされる。この情報はパケットの最後のバイ
ト（そのようにタグが付けられている）が受信Ｆ　Ｉ　
ＦＯ１０６から（ＤＭＡまたはプログラムされた入出力
）によって読出されるとユーザに呈示される。パケット
の受取りを示す割込（マスタ可能）およびその状態がこ
のときに発生される。ユーザのソフトウェアがパケット
レベルで動作しかつ最後のバイトが受信ＦＩＦ０１０６
からメモリ２２に動くまで完全なパケットを受取らない
ので状態報告の遅延が要求される。

通常の動作では、受信ＦＩＦＯ１０６はＤＭＡによって
自動的にアンロードされかつユーザはそれが完全にメモ
リに転送されるまでパケットの状態に関心を持たない。

通常の動作の過程の間、６個のエラーまたは例外条件が
発生し得る。これらはインフレームの間放棄文字の受取
りと、ＣＲＣエラーと、ショートフレームエラーと、ロ
ングフレームエラーと、バイトエラーの非整数とＦＩＦ
Ｏオーバランエラーである。これらの６個の場合に加え
て、ＤＬＣ受信機１０８は２つのテストモード、ローカ
ルループバックと遠隔ループバックに置かれ得る。

受信機がインフレーム（状態２）の間放棄が受取られる
と、パケットは終結される。放棄はすべての受信エラー
に勝る。この終了の結果、いくつかの動作がとられる。

すなわち、１６ビツトシフトレジスタ２０８および２１
０の内容が受信ＦＩＦＯ１０６に移される。最後のバイ
トはそれがＦＩＦＯに置かれたというようにタグが付け
られ、ＤＬＣ受信１０８は状態０に戻り、受信リンク状
態、レジスタ（付録Ａ）の放棄受信されたビットとバイ
トカウンタを含む状態はラッチされ、かつ放棄されたパ
ケットの最後のバイトが受信ＦＩＦＯ１０６から読出さ
れるとマスタ可能割込が発生される。

パケットの閉フラグが検出されると、ＣＲＣチェッカ２
２２はその仕事を終える。もしＣＲＣのチェックが可能
化されるなら（ＤＬＣ指令／制御レジスタのビット４）
　、ＣＲＣチェッカの出力はこのときにテストされる。

もしエラーが発生しているなら、このエラー条件は遅延
された報告としてラッチされる。

最小受信パケットサイズレジスタにプログラムされてい
るよりも少ない文字（フラグを除く）を有し、１６ビツ
トより多いパケットが終了る、と（フラグで）、ショー
トフレームエラーが報告される。もしそのパケットが１
６以下のビットを有していたなら、ユーザに知らせるこ
となく廃棄される。これはいかなるデータもこのとき受
信ＦＩＦＯ１０６に置かれていないので可能である。も
しショートフレームが１６より多くを含んでいたなら、
それはショートフレームエラーが遅延された報告に対し
て遅延されるということを除いて通常のパケットと同じ
方法で終了る、。受信機１０８は状態１に戻る。

ＤＬＣ受信機１０８は最大のアクセス可能パケットの長
さを特定る、ためにプログラムされるブロック２１２内
に最大受信パケットサイズレジスタ（付録Ａ）を含む。

もし受取られるバイトの数がこのカウントと等しくかつ
フラグまたは放棄がこのときに検出されないなら、ロン
グフレームエラーが存在しかつパケットは終了る、。こ
の終了はロングフレームエラー状態条件が遅延された報
告の間ラッチされるということを除いて通常と同様であ
る。

もしフラグが非バイト境界で検出されるなら（文字の１
から７ビツトが受信されているとき）、バイトエラーの
非整数が存在る、。パケットは短い文字がそのままで受
信（最後のバイトとタグが付けられている）受信ＦＩＦ
Ｏにロードされるということを除いて通常のように終了
しかつバイトエラー状態の非整数は遅延された報告の間
ラッチされる。ＩＤＰＣＯＩの代替の実施例においてＤ
ＬＣはバイトの非整数を含む受信および送信パケットを
受信し得ることに注目されたい。

バイトが１６ビツトシフトレジスタ２０８および２１０
の最後の８ビツト位置にシフトされると、それは受信Ｆ
ＩＦＯ１０６に動く。この動作に対して送るべき１ビッ
ト時間が存在る、。もし受信ＦＩＦＯバッファ１０６の
１番上の位置がこのロードが試みられるとき一杯である
なら、ロードはブロックされる。バッファの１番上の位
置は次のビットがシフトレジスタにシフトされるように
なる前に空にならないなら、ＦＩＦＯオーバラン条件が
存在る、。これが発生る、と、パケットは終了し、ＦＩ
ＦＯの最後のバイトはパケットの最後のバイトとしてタ
グが付けられ、遅延された報告の間オーバラン条件指示
器を含む状態がラッチされ、その受信は０に戻る（もし
フラグがオーバランと同じときに検出されるなら状態１
に入る）。

テストの目的でＤＬＣ送信機１０２の出力は受信機１０
８にループバックされ得る。このモードはＳＢＰ制御レ
ジスタ（付録Ａ）のビット３をセットる、ことによって
選択される。ローカルループバックモードでのとき、受
信機はその入力（ＳＢＩＮビン）からトランジスタ２３
４を介して分離される。

テストの目的で、ＤＬＣ受信機１０８の入力は直接に送
信機（ＳＢＯＵＴ）の出力ピンに直接に与えられる。Ｓ
ＥＰ制御レジスタのビット４がセットされるとこのモー
ドに入る。受信機の動作はこの動作によっては影響され
ない。

第２１図はこの発明のＩＤＰＣＩＯのＵＡＲＴ５４部分
の機能ブロック図である。この発明のＵＡＲＴ５４はそ
の説明がここに引用により援用される、ウェスタンディ
ジタルコーポレーション（Ｗｅｓｔｅｒｎ　　Ｄｉｇｉ
ｔａｌ　　Ｃｏｒｐ。

ｒａｔｉｏｎ）により発行され、１９８４年の著作権の
［通信製品ハンドブック（Ｃｏｍｍｕｎｉｃａｔｉｏｎ
ｓ　　Ｐｒｏｄｕｃｔｓ　　Ｈａｎｄｂｏｏｋ）Ｊの３
５７頁ないし３７１頁で説明される工業規格８２５０Ｕ
ＡＲＴと互換性がありかつ同期モードと同様非同期モー
ドの動作を提供る、。

ＵＡＲＴ５４はまた特別文字認識ユニットを含み、かつ
先入れ先出し方式（Ｆ　Ｉ　ＦＯ）レジスタを送信し受
信る、。

第２１図に示されるように、ＵＡＲＴ５４はＩＤＰＣＩ
Ｏの受信データ入力端子に信号ラインを介して接続され
る１０ビツトの受信直列−並列シフトレジスタ４００を
含む。受信シフトレジスタ４００はバス４０６を介して
受信ＦＩＦＯに接続される。データ信号は受信機４００
を介して受取られかつ１組の状態および制御レジスタを
含むＵＡＲＴ制御４０８か受取られる信号の制御のもと
てＦＩＦＯ４００に転送される。受信シフトレジスタ４
００および受信Ｆ　Ｉ　ＦＯ４０４は制御４０８に接続
される。受信ＦＩＦＯ４０４は受信ＦＩＦ０４０４の「
１番上」、すなわちバス５８．６０および６２に接続さ
れるＦ　Ｉ　ＦＯ４０４の部分に置かれるＦＩＦＯデー
タレジスタ４０４ａを受取る。

パリティ、スペシャル文字、フレーム、中断チェッカ４
１２は受信シフトレジスタ４０４、受信Ｆ　Ｉ　ＦＱ４
０４およびＵＡＲＴ制御４０８に接続される。パリティ
、特別文字、フレーム、中断チェッカ４１２は第２２図
と関連して後に詳細に説明されるランダムアクセスメモ
リ４１３を含む。

ＵＡＲＴ制御４０８に接続される受信マルチプレクサ４
１０はＩＤＰＣＩＯの入力端子に接続される信号ライン
４０９上で受信クロック信号を受取る。受信クロックＭ
ＵＸ４１０は受信シフトレジスタ４００に接続される出
力端子を有る、。ボー速度発生ユニット４１４によって
発生されるボークロック信号は信号ライン４１６上で受
信クロックＭＵＸの第２の入力と送信クロックＭＵＸ４
１８の第１の入力とに送られ、また信号ライン４０９を
介して受信クロックを受取りかつＵＡＲＴ制御４０８に
接続される。送信クロック〜１ＵＸ４１８の出力端子は
送信（ＸＭ　Ｉ　Ｔ）並列−直列シフトレジスタ４２０
に接続される。

ＸＭＩＴシフトレジスタ４２０はバス４２２を介して送
信（ＸＭＩＴ）Ｆ　Ｉ　ＦＯ４２４から信号を受取りこ
の送信Ｆ　Ｉ　ＦＯ４２４はバス５８．６０および６２
に接続される。ＸＭＩＴシフトレジスタ４２０はｘＭｒ
’ｒ　　ＦＩＦＯ４２４と同様ＵＡＲＴ制御４０８に接
続され、かっＸＭＩＴ並列−直列シフトレジスタは信号
ライン４２６上でＩＤＰＣＩＯのＸＭＩＴデータ端子に
送られる信号を発生る、。

送信Ｆ　ＩＦＯ４２４は送信Ｆ　Ｉ　ＦＯ４２４の１番
下、すなちバス５８．６０および６２１：接続されるＦ
　Ｉ　ＦＯ４２４の部分に置かれる送信ＦＩＦＯデータ
レジスタ４２４ａを含む。

パリティ、フレーム、中断発生ユニット４２８はＵＡＲ
Ｔ制御４０８とＸＭＩＴシフトレジスタ４２０およびＸ
ＭＩＴ　　ＦＩＦＯ４２４とに接続される。

ＵＡＲＴ割込制御器４３０はバス５０，６０および６２
に接続されかつ信号ライン４３２を介してＵＡＲＴ制御
４０８への信号を発生る、。ＵＡＲＴ制御４０８はＩＤ
ＰＣＩＯの入力端子がら伝えられるクリアー送信（ＣＴ
Ｓ／）、データセット準備（Ｄ　Ｓ　Ｒ／）と、リング
指示器（ＲＩ／）と、受信されたライン信号検出（ＲＬ
ＳＤ／）信号とを受取り、ＩＤＰＣＩＯの出力端子に伝
えられる復帰−送信（ＲＴＳ）およびデータ端子準備（
ＤＴＲ）信号を発生る、。

ＵＡＲＴ５４によって送信および受信データに用いられ
るクロックは２個のソース、すなわち受信クロック（Ｒ
ＸＣＬＫ）入力またはボー速度発生器４１４のうち１つ
からくる。クロック選択は状態および制御レジスタブロ
ック４０８内でＵＡＲＴ制御レジスタのビット０および
１を介してなされる。付録ＢにはＵＡＲＴブロック４０
８内の完全なレジスタの説明が含まれる。ＤＬＣ状態／
制御レジスタでのように、種々の状態および制御信号が
これらのレジスタと第２１に示されるＵＡＲＴ要素との
間で、示されていないが伝えられる。

ボー速度発生器４１４はＵＡＲＴＣＬＫピンに当られる
ライン４１４を介した信号を受取るプログラム可能除算
器である。発生器４１４はボークロックをＵＡＲＴ受信
機および送信機セクションに与える。信号ライン４１４
上で受取られた入力クロックはプログラム可能１６ビツ
ト（１−６５５３６）除算器によって割られる。プログ
ラム可能除算器は除数ラッチＬＳＤと除数ライン制御レ
ジスタ（付録Ｂ）をロードる、ことによって構成される
。これらのレジスタは除数ラッチアクセスビット（ＤＬ
ＡＢ）の制御４００のライン制御レジスタ（付録Ｂ）の
ビット７をセットし、そしてＵＡＲＴアドレス０および
１を書込む（これらはＤＬＡＢビットがクリアされると
ＤＡＴＡレジスタおよび割込可能化レジスタアドレスで
ある）ことによってアクセスされる。

非同期モードでは、ボー速度発生器４１４は受信クロッ
ク速度の１６倍の値に同様にプログラムされる。

送信機および受信機クロックのソースはそれぞれ受信ク
ロックＭＵＸ４１０と送信クロックＭＵＸ４１８とを介
して独立して選択可能である。たとえば、ビット０がＵ
ＡＲＴ制御レジスタ内にセットされると、受信機クロッ
クＭＵＸ４１０はそのクロックでボー速度発生器４１４
の出力を選択る、。ビット０がクリアされると、ＲＸＣ
ＬＫ入力が用いられる。同様のオプションはこの場合Ｕ
ＡＲＴ制御レジスタ（付録Ｂ）のビット１がクロックソ
ースを特定る、ことを除いて、送信機クロックＭＵＸ４
１８にあてはまる。

ＵＡＲＴ５４は非同期と同期の２つの主要動作モードを
有る、。

非同期モードでは、受信および送信シフトレジスタ４０
０および４２０はボー速度の１６倍の速度でクロック動
作される。非同期動作は制御４０８のＵＡＲＴ制御レジ
スタ（付録Ｂ）のビット２を０にクリアる、ことによっ
てマイクロプロセッサ１８を介して選択可能である。上
で述べられたように、クロックのソースは内部のボー速
度発生器４１４または外部の入力（受信クロック入力の
ＲＸＣＬＫ）のいずれかであり得る。受信クロック選択
はＵＡＲＴ制御レジスタのビット０によって決定され、
送信クロック選択はＵＡＲＴ制御レジスタのビット１に
よって決定される。

同期動作では、受信シフトレジスタ４００はデータと同
じ速度でクロック動作される。これはデータおよびクロ
ックが互いに同期化していなくてはならないということ
を意味る、。データはクロックの立上がり端縁で受信シ
フトレジスタにラッチされる。同期モードはＵＡＲＴ制
御レジスタのビット２をセットる、ことによって選択さ
れる。

送信シフトレジスタ４２０によって用いられるタロツク
はまたデータ速度である。データはクロックの立下がり
端縁でのシフトレジスタ４２０からシフトされる。送信
クロックはボー速度発生器４１４かまたは外部受信クロ
ック入力（ＲＸＣＬＫ）のいずれかによって与えられ得
る。

データはいかなるフレーミング（開始および停止ビット
）を含まずにビットの定常の流れとして送信される。送
信シフトレジスタ４２０がロードされると、その内容は
直接に送信される。次のデータバイトは以前のバイトの
上に連結される。シフトレジスタ４２０およびＦ　Ｉ　
ＦＯ４２４が空になると、ラインはマーキング（１）条
件に置かれる。

データはいかなるフレーミングも含まずに、それゆえい
かなる文字の境界も含まずにビットの定常の流れとして
ライン４０２上で受取られる。待ちビットが受信された
シフトレジスタ４００に受取られるので、それらは受信
Ｆ　Ｉ　ＦＯ４０４にロードされる。ライン４０２が遊
び（マーキング）であるとき、受信シフトレジスタ４０
０はすべて１を含むバイトを受取る（そしてＦＩＦＯに
送る）。このモードは低速の同期応用に有益であって、
なぜなら終わりのリンク−ＩＤＰＣＩＯＵＡＲＴや、ｌ
５ＤＮ、ＩＤＰＣＵＡＲＴへの終わりが二人の終わりの
ユーザにとって１本のワイヤのように見えるからである
。データは受信クロックパルスが受取れている限りサン
プル取りされて転送される。

受信シフトレジスタ４００は入ってくる直列データを並
列文字に変換る、ために用いられる。直列データは非同
期モードのライン４１６上のデータサンプルストローブ
信号と、クロックＭＵＸ４１０によって選択されたよう
な同期モードでのライン４１２上の受信クロックの立上
がり端縁によってシフトレジスタにクロック動作される
。

非同期動作−データサンプルストローブ信号は以下の態
様でボー速度発生器４１４によって発生される。すなわ
ち、ＵＡＲＴ受信機が文字を受取っていないときはいつ
でも、１６にクロックの立上がり端縁はライン４０２上
で受信データ（ＲＸＤ）入力信号をサンプル取りる、た
めに用いられる。もし１６にクロックの最後の立上がり
端縁以来ハイからローにＲＸＤが推移しているなら、可
能性のある開始ビットが検出されている。もしＲＸＤ信
号ライン４０２が少なくとも３個のクロックサイクルの
間口−のままであるなら、その開始ビットは有効である
と仮定される。もしそうでないならそれは無視される。

開始ビットが有効であると決定されたとる、と、ＲＸＤ
信号のハイからローの推移の後（開始ビットの始まり）
第８番目の立上がりクロック端縁はデータサンプルスト
ローブ（ボークロック）信号を形成る、ために１６Ｘ受
信クロツクを割るボー速度発生器４１４内の１６で除算
のカウンタを同期化る、ために用いられる。ライン４０
２のＲＸＤ信号は次に受取られるべき文字のビットごと
にボークロックによってサンプル取りされる。

受信シフトレジスタ４００は８個のデータビットと１つ
のパリティビットと開始ビットを許容る、１０ビツトの
長さである。以前の文字がシフトレジスタ４００からＦ
　Ｉ　ＦＯ４０４にまたはリセットで動かされると、シ
フトレジスタ４００はすべて１でロードされる。データ
はシフトレジスタ開始ビットにまずシフトされる（開始
ビットは０である）。開始ビットがシフトレジスタの最
後に到達る、と（ハイからローへのビット位置の１０の
推移）、文字は完全に受取られる。８ビツトより少ない
文字（またはパリティのない８ビツト文字）に関してデ
ータは開始ビットが文字の最後で最後のビット位置に終
わるように低位のビット位置に近いビット位置でシフト
レジスタにロードされる。この技術は受取られるビット
の数の後を辿るためのカウンタの必要性をなくす。

もしＲＸＤ信号が文字の最後のビットが受取られた後次
のビット時間でサンプル取りされてローなら、フレーミ
ングエラーが存在しかつライン状態レジスタのビット３
を介して報告される。フレ−ミングエラーを有る、文字
はＦＩＦＯ４０４にロードされない。

ＵＡＲＴ５４が８個より少ないデータビットを含む文字
を受取ると、受信ＦＩＦＯにロードされるべき８ビツト
バイトの付加の高位のビットがＯにセットされる。

同期動作−同期モードでは、ＲＸＤ入力信号は信号ライ
ン４０９上で受取られるＩＸ受信クロックの立上がり端
縁ごとにサンプル取りされる。データはクロックサイク
ルごとに受信シフトレジスタ４００にシフトされる。こ
のモードでは、いかなる開始ビットも停止ビットも存在
しない。１バイトのデータが受取られかつ８ビツト時間
ごとに受信Ｆ　Ｉ　ＦＯ４０４にロードされる。

受信されたデータは４バイトの深さの受信ＦＩＦＯ４０
４にロードされる。受信Ｆ　Ｉ　ＦＯ４０４は好ましく
は「バブルアップ」の型である割込条件フラグはＦＩＦ
Ｏの文字の数がＵＡＲＴ制御レジスタ（ビット３および
４）の受信Ｆ　Ｉ　ＦＯシきい値フィールドで示される
レベルに達る、と割込識別レジスタ（ビット１ないし３
）にセットされる。ＵＡＲＴ状態レジスタのビット３は
受信ＦＩＦＯ４０４しきい値が到達されるとセットされ
、Ｆ　Ｉ　ＦＯ４０４のレベルがしきい値より下に落ち
るとクリアれる。もし受取られる文字の数がＦＩＦＯし
きい値レベル（０）より少なく、いかなる文字も非同期
モードで１６００ボークロツクサイクルと同期モードで
１００クロックサイクル約１０個の文字時間）の間受取
られていないならタイムアウトが内部で発生る、。タイ
ムアウトはＵＡＲＴ状態レジスタでビット０をセットし
かつマスタ可能割込を発生る、。

データはＦＩＦＯから、マイクロプロセッサ１８によっ
てバス５８．６０および６２に接続される受信ＦＩＦＯ
データレジスタ４０４ａから読出される。受信ＦＩＦＯ
データレジスタ４０４ａの有効データの存在はライン状
態レジスタの（受信データ利用可能）ビット０によって
示される〇もし受信Ｆ　Ｉ　ＦＯ４０４が新しく受信さ
れた文字がＦＩＦＯにロードされるべきときに一杯であ
るなら、オーバランエラーがライン状態レジスタのビッ
ト１を介して報告される。

第２２図を参照る、と、パリティチェッカ４１２ａとパ
リティ、特別文字、フレーム、中断チェッカＲＡＭ４１
３部分が８個のデータビットと１個の特別文字フラグと
１個のパリエラーフラグの１０ビット幅である受信Ｆ　
Ｉ　ＦＯ４０４に接続されて示される。パリティ、フレ
ーミングおよび特別文字条件はデータがＰ　Ｉ　ＦＯ４
０４にロードされるとき要素４１２によってチェックさ
れる。特に、パリティエラーを有る、文字の存在はパリ
ティチェッカ部分４１２ａによって報告されるかまたは
特別文字の存在がライン状態レジスタでＲＡＭ４１３と
比較して報告される。パリティエラーフラグおよび特別
文字フラグはそれに従ってセットされる。割込（もし可
能化されているなら）はいずれかの条件が検出されたと
き発生される。そのデータビットのみがユーザによって
読出され得る。特別文字およびパリティエラー割込は文
字が受信Ｆ　Ｉ　ＦＯ４０４にロードされると発生され
るが、パリティエラーの存在および特別文字利用可能状
態ビット（ＵＡＲＴ状態レジスタにおいて）は文字がＦ
ＩＦＯ出力４０４ａに存在る、までセットされない。こ
れによってユーザはどの文字が割込を引き起こしたかを
識別る、ことができる。

ＵＡＲＴ、５４がプログラムされて８ビツトより少ない
文字を受取ると、用いられていないビット位置は文字が
受信Ｆ　Ｉ　ＦＯ４０４に置かれるので０で満たされる
。

特別文字認識は受信シフトレジスタ４０４と受信Ｆ　Ｉ
ＦＯ４０４とに接続される要素４１２内で行なわれる。

有効文字がシフトレジスタ４００によって受取られると
き、下位の７ビツトのビットパターンは１２８ビツトの
深さのＲＡＭ４１３へのポインタとして用いられる。１
２８ビツトＲＡＭ４１３のビットがセットされかつマイ
クロプロセッサ１８によってクリアされる。もしデータ
によってアドレス指定されるＲＡＭビットがセットされ
る（１）なら、文字はライン状態レジスタのビット７を
セットる、ことによって「特別」としてフラグが立てら
れる。このテストは文字が受信ＦＩＦＯ４０４にロード
されると行なわれる。割、　　込はもし特別文字可能化
ビットがセットされるなら（割込可能化レジスタのビッ
ト５）そのときのみ発生される。特別文字を受取ったビ
ットは割込条件の存在を識別る、ために用いられる。第
２のビットのＵＡＲＴ状態レジスタのビット２はＦＩＦ
Ｏのどの文字が特別かを識別る、ために用いられる。こ
のビットは文字がＦＩＦＯの出力にあるまでセットされ
ない。

特別文字認識ユニット４１２は１２８ビツトのＲＡＭ４
Ｂへのアドレスとして受取られた文字を利用る、。１２
８ビットＲＡＭは特別文字検出器によって見られるよう
に、１２８Ｘ１とユーザによって見られるように１６×
８アレイとして組織される。ＲＡＭ４１３は１６個のレ
ジスタのうちの１個以上に書込むことによってユーザに
ロードされる。相対アドレス９に置かれる第１のレジス
タは１２８ビツトマツプの最初の８ビツトを含む。

マツプのビット１は第１のレジスタビットＯに対応る、
。ビット１５ないし８は第２のレジスタ（アドレス１０
）に置かれ、以下同様である。リセットでのデフォルト
値はすべて０である。

パリティはすべての受取られた文字でそれらが受信Ｆ　
Ｉ　ＦＯ４０４にロードされるとパリティチェッカ要素
４１２ａによってチェックされる。もし違反が発生しか
つパリティが可能化されるなら（ライン制御レジスタ（
付録Ｂ）のビット３）、パリティエラービットがセット
される（ライン状態レジスタ（付録Ｂ）のビット２）。

もし受信機ライン状態割込が可能化されるなら（割込可
能化レジスタ（付録Ｂ）のビット２）、割込が発生され
るであろう。第２の状態ビットのＵＡＲＴ状態レジスタ
（付録Ｂ）のビット１はパリティエラーを含む文字が受
信ＦＩＦＯ４０４の出力に到達る、とセットされる。こ
れによってユーザはＰＩＦ０４０４のどの文字がエラー
を含んでいるかを識別る、ことができる。偶数または奇
数のパリティの選択がライン制御レジスタのビット４を
介して行なわれる。ＵＡＲＴ５４はパリティビットが発
生しかつプログラムされた状態と反対に（偶数または奇
数）検出されるようにる、テストモードに置かれ得る。

このスティックパリティモードはライン制御レジスタの
ビット５をセットる、ことによって引き起こされる。

フレームエラーは要素４１４によって検出される。フレ
ーミングは非同期モードの動作でのみ有効である。フレ
ーミングは同期モードではチェックされない。

ライン状態レジスタのビット３はもし受取られた文字が
有効な停止ビットを有さずかつ中断条件でないならセッ
トされる。割込はもしライン状態割込可能化ビットがセ
ットされるなら（割込可能化レジスタのビット２）発生
される。

中断検出は要素４１２内で行なわれる。中断検出は非同
期モードでのみ有効である。中断検出は同期モードでは
行なわれない。

ライン状態レジスタのビット４はもし受取りデータ入力
が１全文字時間（開始ビット＋データビット＋パリティ
ビット＋停止ビット）より多い間スペーシング（０）に
保持されるならセットされる。受信ライン状態割込は発
生されるべき割込で可能化されなくてはならない。

バス５８．６０および６２によってマイクロプロセッサ
１８によって送信ＦＩＦＯ４２４に移送されているデー
タは並列−送信シフトレジスタ４２０にロードされ、そ
して送信クロックＭＵＸ４１８によって選択された送信
クロックによって同期化されてシフトされる。パリティ
が発生されてデータに付けられ得る。停止ビットの数お
よび文字の長さはマイクロプロセッサ１８によってプロ
グラム可能である。中断指示がＵＡＲＴ送信機によって
発生され得る。

送信シフトレジスタ４２０に与えられるシフトレジスタ
クロックはボー速度発生器４１４かまたは送信クロック
ＭＵＸ４１８によって選択された入力ピンから受取られ
る受信クロックのいずれかからくることができる。クロ
ックソース選択はＵＡＲＴ制御レジスタの送信クロック
選択（ビットｑ）を介してなされる。シフトレジスタク
ロックの入力ソースは非同期モードでデータ速度の１６
倍でありかつ同期モードのデータ速度の１倍である。同
期動作はＵＡＲＴ制御レジスタのビット２を介して選択
される。非同期モードでは（それのみ）送信論理は自動
的に１６でクロックを割る。

データはクロックの立下がり端縁でシフトレジスタ４２
０からシフトされる。

ライン状態レジスタのビット６は送信ＦＩＦＯ４２４が
空セかつ最後のビットがシフトレジスタ４２０からシフ
トされているときセットされる。

割込はこの条件によって発生され得る。

ＵＡＲＴ５４によって送信されるべきデータはマイクロ
プロセッサ１８によって送信ＦＩＦＯ４２４にロードさ
れる。送信シフトレジスタ４２０が空になると、それは
Ｆ　Ｉ　ＦＯ４２４から再びロードされる。ＦＩＦＯ４
２４のバイトの数がプログラム可能しきい値と等しいか
またはそれより少ないとき、送信Ｐ　Ｉ　ＦＯしきい値
到達ビット（５）がライン状態レジスタ（付録Ｂ）でセ
ットされる。

割込はＦＩＦＯレベルがしきい値レベルに立下がると（
その推移は割込を引き起こし、そのレベルはしきい値か
またはそれ以下のＦＩＦＯのレベルではない）、発生さ
れる（可能化されているなら）。しきい値はＵＡＲＴ制
御レジスタのビット５および６を介してプログラムされ
る。もし選択されるならパリティはデータがＦＩＦＯか
らシフトレジスタに送られるとＸＭＩＴ　　ＦＩＦＯ４
２４およびＸＭＩＴ　　シフトレジスタ４２０に接続さ
れる要素４２８によって発生される。

要素４２８によるフレームの発生は非同期モードの動作
でのみ起こる。停止ビットの数および文字の長さはＵＡ
ＲＴ送信機にプログラムされる。

これのパラメータはまた受信機に対しても適用される。

停止ビットの数はライン制御レジスタビット２でプログ
ラムされる。文字の長さはライン制御レジスタのビット
０および１によってプログラムされる。

中断発生はまた要素４２８によって行なわれる。

マイクロプロセッサ１８の制御のもとで、ＵＡＲＴ５４
はブレークビットがマイクロプロセッサ１８によってリ
セットされるまですべて０の「中断」パターンを送信る
、であろう。中断要求ビットはライン制御レジスタのビ
ット６である。ＵＡＲＴ５４は現在送信されているいず
れかの文字が中断を送信る、前に完了る、まで待機る、
であろう。

（最小の１０個の連続の０ビツトは常に中断が要求され
ると送られるだろう）。ＵＡＲＴ送信機は新しい文字が
送られる前に中断の送信に続く少なくとも１ビツト時間
の間ハイに戻るであろう。これによって新しい文字の開
始ビットが検出される。

中断発生によって送信ＦＩＦＯ４２４がクリアされる。

４０８までのＵＡＲＴ制御はＩＤＰＣＩＯと外部端子と
の間の通信を制御る、際に用いるためのハンドシェーク
信号を出す。これらの信号はＲＴＳ／と、ＣＴＳ／と、
ＤＳＲ／と、ＤＴＲ／とである。ＲＴＳ／およびＤＴＲ
／は端子の出力である。それらはそれぞれモデム制御レ
ジスタ（付録Ｂ）のビット１および０を介してＣＰＵに
よって制御される。ＣＴＳ／およびＤＳＲ／は端子から
の入力である。それらの状態はそれぞれモデム状態レジ
スタビット４および５で読出され得る。モデム状態レジ
スタは最後に読出されたゆえにそれらがもし変化されて
いるなら、ＣＴＳ／およびＤＳＲ／入力はモデム状態割
込を発生る、。この割込は割込可能化レジスタビット３
を介して可能化される。モデム状態レジスタのデルタＣ
ＴＳおよびデルタＤＳＲビット（０，１）はＣＴＳ／ま
たはＤＳＲ／の状態がモデム状態レジスタが最後に読出
されたゆえに変化しているという事実を反映る、。レジ
スタを読出すとこれらのビットはクリアされる。

ＵＡＲＴ５４はＩＤＰＣによって用いられるラインに加
えて４個のハンドシェークラインを有る、。これらはリ
ング指示（ＩＲ／）と、受信ライン信号検出（ＲＬＳＤ
／）と、出力１と、出力２である。ＲＩ／およびＲＬＳ
Ｄ／はＵＡＲＴの入力である。それらの状態はそれぞれ
モデム状態レジスタのビット６および７によって報告さ
れる。

割込はＲ１／（Ｒ１／は非活動状態−ハイになる）の後
縁の検出によって発生される。これはモデム状態レジス
タのビット２を介して報告される。割込はモデム状態レ
ジスタが最後に読出されたためにもしＲＬＳＤ／が変化
る、なら発生される。このデルタＲＬＳＤ／指示はモデ
ム状態レジスタのビット３を介して報告される。出力１
および２の信号は汎用出力である。それらはモデム制御
レジスタのそれぞれビット２および３をセットしかつク
リアる、ことによって制御される。

第２図を再び参照る、と、二重ポートタイミング制御器
（ＤＰＴＣ）５６は制御ライン５７を介してＭＰ！５０
にかつＩＤＰＣ内部バス５８．６０および６２に接続さ
れる。また第２図に示されるように、ＤＰＴＣ５６はＩ
ＤＰＣＩＯの外部端子ピンへまたそのピンから信号を送
る信号ラインに接続される。三れらはバス仲裁制御端子
、すなわち局所プロセッサバス要求（ＬＲＥＱ／）入力
端子と、ローカルデータ送信／受信（ＬＤＰ−Ｒ／）入
力端子と、ローカル準６！　（ＬＲＤＹ）出力端子と、
ホストプロセッサバス要求（ＨＲＥＱ）入力端子と、ホ
ストデータ送信／受信（ＨＤＴ−Ｒ）入力端子と、ホス
ト準備（ＨＲＤＹ）出力端子と、ホスト割込（ＨＩ　Ｎ
Ｔ　Ｉ　Ｎ）入力端子と、ホスト割込肯定応答（ＨＩＮ
ＴＡＣＫ）入力端子と、ホスト割込（ＨＩＮＴＯＵＴ）
出力端子と、ローカル割込（Ｌ　ＩＮＴＯＵＴ）出力端
子とを含む。また、１組の４つのホストポート（ＨＰＯ
ＲＴ）制御出力ラインと、１組の３つのＲＡＭ制御出力
ラインおよび４つのローカルポート（ＬＰＯＲＴ）制御
出力ラインとを含む。ＨＰＯＲＴラインはホストデータ
ラッチ可能化（ＨＤＬＥ）出力ラインと、ホストデータ
バス可能化（ＨＤＢＥ／）出力ラインと、ホストアドレ
スバス可能化（ＨＡＢＥ／）出力ラインと、ホストデー
タラッチ出力可能化（ＨＤＬＯＥ／）出力ラインとを含
む。ＲＡＭ制御ラインはＲＡＭチップ選択（ＲＡＭ０Ｅ
／）出力ラインと、ＲＡＭ書込可能化（ＲＡＭＷＥ／）
出力ラインとＲＡＭ出力可能化（ＲＡＭ０Ｅ／）出力ラ
インとを含む。ＬＰＯＲＴ出カライシカラインルアドレ
スバス可能化（ＬＡＢＥ／）出力ラインと、ローカルデ
ータバス可能化（ＬＤＢＥ／）出力ラインと、ローカル
データラッチ可能化（ＬＤＬＥ）出力ラインとローカル
データラッチ出力可能化（ＬＤＬＯＥ／）出力ラインと
を含む。

ＤＰＴＣ５６に接続される種々のライン上の信号はここ
で完全に説明される。

入力ピンは局所プロセッサ１８がこの後に第２３図と関
連して説明される共用ＲＡＭをアクセスしているときＩ
ＤＰＣのＤＰＴＣ５６部分の直接制御として用いられる
。このピンがハイになると、それは共用ＲＡＭへの書込
サイクルが進んでいることを示す。ＬＤＴ−Ｒ／がハイ
になると、ＲＡＭＷＥ／およびＬＤＢＥ／は活動状態（
ロー）になる。ＬＤＴ−Ｒがローになると、それはＲＡ
Ｍからの読出サイクルが進んでいることを示す。このと
き、ＲＡＭ０Ｅ／と、ＬＤＬＥ／と、ＬＤＬＯＥ／は活
動状態のローにされる。ＬＤＴ−Ｒは次のＣＬＫの立下
がり端縁で非活動状態に戻る。

ＨＤＴ−Ｒ／はそれが遠隔ホストが共用ＲＡＭをアクセ
スしているときに与えられる方向制御であるということ
を除いてＬＤＴ−Ｒと同一の機能を果たす。

ＬＲＥＱ／は共用ＲＡＭへのアクセスを要求る、局所プ
ロセッサ１８からのＩＤＰＣの活動状態のロー人力であ
る。ＬＲＥＱ／はＩＤＰＣクロックサイクルごとの負の
端縁上でサンプル取りされる。ＬＲＥＱ／は通常２個の
ＩＤＰＣクロックサイクルの間活動状態である。サンプ
ル取りされて活動状態のとき、ＬＲＥＱ／はＲＡＭＣ８
／とＬＡＢＥ／を活動状態（ロー）にる、。ＬＲＥＱ／
はクロックと同期しているべきである。

ＨＲＥＱ信号はそれが共用ＲＡＭへのアクセスを要求る
、遠隔ホストプロセッサから来てかつ活動状態のハイに
あることを除いてＬＲＥＱ／と同じ機能を果たす。ＨＲ
ＥＱはＩＤＰＣクロックと関連して非同期入力である。

ＬＲＤＹは共用ＲＡＭメモリサイクルを完全にる、ため
に局所プロセッサ１８によって用いられるＩＤＰＣＩＯ
からの活動状態のハイの出力である。ＬＲＤＹは通常ハ
イである。それは共用ＲＡＭに対る、要求が局所プロセ
ッサ１８　（ＬＲＥＱ／）から受取られホストプロセッ
サが現在共用ＲＡＭをアクセスしているときローにされ
る。

ＨＲＤＹ信号はそれがホストプロセッサによって用いら
れるということを除いてＬＲＤＹと同じ機能を果たす。

活動状態にされると、Ｌ　ＩＮＴＯＵＴ信号は局所プロ
セッサ１８へ割込を発生る、ように意図される。Ｌ　Ｉ
ＮＴＯＵＴは１にセットされているセマフォレジスタビ
ット１の結果活動状態（ハイ）になる。Ｌ　ｌＮ０ＵＴ
はセマフォレジスタのビット１が０にクリアされるとき
非活動状態に戻る。

ＨＩＮＴＯＵＴピンはＬ　Ｉ　ＮＴＯＵＴピンと類似し
ているが、それはホストプロセッサを割込むように意図
される。ＨＩＮＴＯＵＴはセマフォレジスタのビット０
に書込む局所プロセッサ１８によって活動状態にされる
。ＨＩ　ＮＴＯＵＴはホストプロセッサの割込入力に接
続されるように意図される。ＨＩＮＴＯＵＴはセマフォ
レジスタのビット０をクリアしかつＨＩＮＴＯＵＴを非
活動状態にる、ＨＩＮＴＡＣＫピンをパルス動作させる
ホストによって非活動状態にされる。

ＨＩ　ＮＴ　Ｉ　Ｎは割込を局所プロセッサ１８（ＬＩ
ＮＴＯＵＴ）に発生る、ためにホストプロセッサによっ
て用いられる活動状態のハイの人力である。ＨＩ　ＮＴ
　Ｉ　Ｎが活動状態になると、それはセマフォレジスタ
のビット１が順にＬ　ＩＮＴＯＵＴを発生る、位置にセ
ットされるようになる。このメカニズムはホストがセマ
フォレジスタを読出／書込できないために必要である。

ＩＤＰＣのＨＩＮＴＡＣＫ活動状態のハイ入力はセマフ
ォレジスタのビット０をＯにクリアる、。

ＨＩＮＴＡＣＫはＩＤＰＣからのＨＩＮＴＯＵＴ割込の
受取に応答してホストプロセッサによって出力される。

ＬＡＢＥ／は局所プロセッサ１８からＬＲＥＱ／を受取
った結果、ＩＤＰＣによって活動状態のローにされかつ
局所プロセッサ１８からのアドレスラインを可能化る、
ために用いられる。ＬＡＢＥ／はメモリサイクルの最後
まで活動状態のままである。

ＨＡＢＥ／はそれがホストアドレスラッチからメモリバ
スへのアドレスラインを可能化しかつＨＲＥＱによって
活動状態にされることを除いてＬＡＢＥ／と同様の機能
を果たす。

ＬＤＢＥ／は局所プロセッサ１８から共用ＲＡＭデータ
バスへのデータラインを可能化る、ために用いられる活
動状態のローの出力である。ＬＤＢＥ／はハイにされる
ＬＤＴ−Ｒ／の結果（書込サイクル）活動状態にされる
。それはメモリサイクルの最後までハイのままである。

ＨＤＢＥ／はそれがホストバスから共用ＲＡＭバスへの
データを可能にしかつハイになるＨＤＴ−Ｒ／によって
活動状態にされるということを除いてＬＤＢＥ／と同様
の機能を果たす。

ＬＤＬＥ活動状態ハイ出力は共用ＲＡＭから局所プロセ
ッサ１８へのデータをラッチる、ために用いられる。Ｌ
ＤＬＥはＬＤＴ−Ｒ／がローになる（読出サイクル）結
果ローにされる（ラッチは透明にされる）。それはメモ
リサイクルの終わりで活動状態（ハイ）に戻る。

ＨＤＬＥはそれが共用ＲＡＭからホストプロセッサデー
タバスにデータをラッチしかつローに行＜ＨＤＴ−Ｒ／
　（読出サイクル）によって活動状態にされることを除
いてＬＤＬＥと同様の機能を果たす。

ＬＤＬＯＥ／はデータバスラッチの出力を可能化して局
所プロセッサに戻すことを可能にる、ために局所プロセ
ッサ１８によって用いられるＩＤＰＣからの活動状態の
ロー出力である。ＬＤＬＯＥ／はＬＤＴ−Ｒ／がローに
されるとき（読出サイクル）活動状Ｂ（ロー）にされる
。それはＬＲＥＱ／が非活動状態（ハイ）になるときク
リアされる。

ＨＤＬＯＥ／はそれがホストデータバス上のデータの出
力を可能化る、ために用いられかつローになる（読出サ
イクル）ＨＤＴ−Ｒ／によって活動状Ｂ（ロー）にされ
ることを除いてＩＤＬＯＥ／と同様の機能を果たす。こ
れはＨＲＥＱが非活動状態（ハイ）になるときクリアさ
れる。

ＲＡＭＣ５／はそのチップが可能化を選択る、ように共
用ＲＡＭによっ用いられるＩ　ＤＰＣからの活動状態の
ロー出力である。これはＬＲＥＱ／またはＨＲＥＱのい
ずれかが活動状態にサンプル取りされると活動状態（ロ
ー）になる。ＲＡＭＣ８／はメモリサイクルの終わりま
で活動状態のままである。

ＲＡＭ０Ｅ／は書込ストローブとして共用ＲＡＭによっ
て用いられるＩＤＰＣからの活動状態のロー出力である
。ＬＤＴ−Ｒ／またはＨＤＴ−Ｒ／がハイになると（書
込サイクル）活動状態にされる。それはメモリサイクル
の終わりで非活動状態にされる。

ＲＡＭ０Ｅ／はその出力ドライバを可能化る、ために共
用ＲＡＭによって用いられる活動状態のロー出力信号で
ある。それはＬＤＴ−Ｒ／またはＨＤＴ−Ｒ／のいずれ
かがローになると（読出サイクル）活動状態にされる。

それはメモリサイクルの終わりでクリアされる（ハイ）
。

第２３図を参照る、と、ＩＤＰＣＩＯはホストベースの
システムで使用され得、そこでは「局所」マイクロプロ
セッサ１８と外部の「ホスト」が互いに共用メモリ２２
ａ（二重ポートＲＡＭ）を介して連絡る、。このメモリ
はマイクロプロセッサ１８かまたはホストのいずれかに
よりアクセスされ得る外部の共用ＲＡＭ　（ＳＲＡＭ）
である。ＩＤＰＣｌｏの二重ポートタイミング制御器（
ＤＰＴＣ）５６は通常のＳＲＡＭ２２０が二重ポートデ
バイスとして機能を果たすことを可能にる、ために必要
な制御機能を提供る、。これらの機能に含まれるものは
メモリサイクルタイミング発生と、ホストのシステムバ
ス５００とマイクロプロセッサ１８のローカルバスとを
分離る、ために必要なバッファおよびラッチの制御と、
ホストおよび局所プロセッサに戻る準備制御信号の発生
である。

共用ＲＡＭ２２ａへの仲裁る、アクセスに加えて、ＤＰ
ＴＣｌｏはセマフォメカニズム（双方向のプロセッサ間
割込）を提供し、これは局所マイクロプロセッサ１８と
ホストへそしてそれらからのハイレベルのメツセージの
通過を調整る、ために用いられる。ＳＲＡＭ２２ａはデ
ータおよびアドレスバス２６および２８に接続されかり
ＲＡＭＣ５／（Ｃ５／端子で）と、ＲＡＭ０Ｅ／（ＯＥ
／端子で）とＲＡＭ０Ｅ／　（ＷＥ／端子で）とＩＤＰ
ＣｌｏのＤＰＴＣ５６で発生されるＷＥ／とを受取る。

種々のバス分離デバイスは第２２図に示される。

ラッチ５０２はＳＲＡＭ２２ａとＩＤＰＣＩＯとの間の
データバス２６に置かれる。ラッチ５０２はＯＥ／入力
でＬＤＬＥと、ＩＤＰＣＩＯのＤＴＰＣ５６からＥ入力
でＬＤＬＹ／とを受取る。ラッチ５０４はＩＤＰＣＩＯ
とＳＲＡＭ２２ａとの間のデータバス２６に置かれ、Ｄ
ＰＴＣ５６がらのＯＥ／入力でＬＤＢＥ／を受取る。ラ
ッチ５０６はＩＤＰＣＩＯとＳＲＡＭ２２ａの間でアド
レスバス２８上に置かれ、ＯＥ／入力でＬＡＢＥ／を受
取る。ラッチ５０８はホストシステムバス５００とＳＲ
ＡＭ２２ａとの間でラッチ５０６に続くアドレスバス２
８上に置かれ、ＤＰＴＣ５６によって発生されるＯＥ／
端子でＨＡＢＥ／信号を受取る。ラッチ５１０はラッチ
５０２および５０４に続いてデータバス２６上に置かれ
、ＤＰＴＣ５６によって発生されるＯＥ／端子でＨＤＢ
Ｅ／信号を受取る。ラッチ５１２はＳＲＡＭ２２ａとホ
ストシステムバス５００との間でラッチ５０２および５
０４に続いてデータバス２６上に置かれ、ＯＥ／端子を
ＨＤ　Ｌ　ＯＥ／倍信号、ＤＰＴＣ５６によって発生さ
れるＥ端子でＨＤＬＥ信号とを受取る。

最後に、ＩＤＰＴＣＩＯはホストシステムバス５００へ
のかつそこからのＨＩＮＴＯＵＴとＨＩＮＴＩＮとＨＩ
ＮＴＡＣＫとＨＲＣＹとＨＤＴ−Ｒ／とＨＲＥＱ信号と
、局所プロセッサ１８のＭＣ３Ｏ（！：５ＲＤＹとＳＩ
／端子に伝えられるＬＩＮＴＯＵＴとＬＲＥＱ／ＬＲＤ
ＹとＬＤＴ−Ｒ１とを連絡る、。

第２４図を参照る、と、ＩＤＰＣＩＯのＤＰＴＣ５６の
機能ブロック図が第２図と関連して以前に説明された種
々の制御信号の受取および発生を示す。ＤＰＴＣ５６の
動作は第２４図に示される７個の主要機能ブロックと関
連して説明される。

同期化（Ｓ　ＹＮ　Ｃ）ブロック５２０は局所プロセッ
サ１８からマスタクロック（ＣＬＫ）信号とバス５００
上のホストからのＨＲＥＱ信号とを受取る。その同期化
ブロック５２０は局所プロセッサ１８およびＣＬＫ信号
からＬＲＥＱ信号を受取る競合している要求サイクル仲
裁ブロック５２２に伝えられるローカルクロックと同期
化されるホスト要求信号を発生る、。サイクル仲裁ブロ
ック５２２はＤＰＴＣ５６内の他の機能ブロックで用い
るためにローカルサイクル（ＬＣＹＯＬＥ）信号とホス
トサイクル（ＨＣＹＣＬＥ）信号を発生る、。サイクル
仲裁ブロック５２２はまたＲＡＭサイクルタイマブロッ
ク５２４によって受取られるＧｏ倍信号発生る、。ＲＡ
Ｍサイクルタイマブロック５２４はまたＣＬＫ信号とＬ
ＤＴ−Ｒ／およびＨＤＴ−Ｒ／倍信号を受取りかつそこ
からＲＡＭ０Ｅ／とＲＡＭＣ５／とＲＡＭＷＥ／信号と
また５ＴＯＰ信号を発生る、。

ローカルポートサイクル制御器５２６はＲＡＭサイクル
タイマ５２４によって発生される５ＴＯＰ信号と、ＣＬ
Ｋ信号と、ＬＣＹＣＬＥ信号とＬＤＴ−Ｒ信号とを受取
りかつそこからＬＤＬＥと、ＬＤＬＯＥ／とＬＤＢＥ／
とＬＡＢＥ／信号とを発生る、。

ホストポートサイクル制御器５２８は５ＴＯＰ信号と、
ＣＬＫ信号と、ＨＣＹＣＬＥ信号と、ＨＤＴ−Ｒ／倍信
号を受取り、かつそこからＨＤＬＥと、ＨＤＬＯＥ／と
、ＨＤ　Ｂ　Ｅ／と、ＨＡＢＥ／信号とを発生る、。

ローカルポート準備（ＬＲＤＹ）制御器５３０はＬＲＥ
Ｑ信号と、ＣＬＫ信号と、ＨＣＹＣＬＥ信号と、ＬＣＹ
ＣＬＥ信号とを受取り、そこからＬＲＤＹ信号を発生る
、。

ホストポート準備（ＨＲＤＹ）制御器５３２はＨＲＥＱ
信号と、ＣＬＫ信号と、ＨＣＹＯＬＥ信号と、ＬＣＹＣ
ＬＥ信号とを受取り、かつそこからＨＲＤＹ信号を発生
る、。

第２４図に示される種々のブロックの設計および構成は
第２５図のＤＰＴＣタイミング図と関連して与えられる
それらの機能のさらなる説明を基に当業者によって理解
されるであろう。

ＤＰＴＣ５６は共用ＲＡＭ２２ａへのすべてのアクセス
のためのサイクルタイミングを発生る、。

各サイクルの長さは固定されかつ局所プロセッサ１８ま
たはホストのいずれかのサイクル時間から独立している
。メモリサイクルは局所プロセッサ１８またはホストの
いずれかからの要求に応答して発生される。要求と競合
る、場合、ＤＰＴＣ５６はその競合を仲裁し第１のサイ
クルを一方の要求側に与え一方で他方を抑える（適当な
準備ラインＬＲＤＹまたはＨＲＤＹを介して）。ＤＰＴ
Ｃ５６は常に局所プロセッサ１８（Ｌ−ポートと呼ばれ
る）によって仲裁る、。第２５図のタイミング図を参照
る、と、サイクル仲裁ブロック５２２が次のメモリサイ
クルを開始る、塾備ができているときに未決定の要求を
もしＬ−ポートが有る、なら（ＬＲＥＱ／入力を介して
）、第２５図の５４で示されるときにＬ−ポートはホス
ト（Ｈ−ポート）からの要求に関係なくサイクルが与え
られる。もしホスト（ＨＲＥＱ入カピシカピンの要求が
存在る、かまたはサイクル（Ｌ−サイクル）時間５４２
の間存在る、なら、次のサイクルはホス）　（Ｈ−サイ
クル）時間５４４に与えられる。これは局所プロセッサ
１８が他のサイクル時間５４６を要求る、前にＤＰＴＣ
５６が次のサイクルを開始させるので暗黙のうちに起こ
る。もしＬ−サイクル要求がＨ−サイクルの中間で受取
られるなら、局所プロセッサ１８はＨ−サイクルが終わ
るまで（時間５４８ないし時間５５０）遠ざけられる（
ＬＲＤＹラインを介して）。

Ｌ−サイクル要求はＩＤＰＣクロックと同期している。

これはＩＤＰＣクロックが局所プロセッサクロックと同
じでかつメモリサイクルタイミングはＩＤＰＣクロック
から発生されるので問題ではない。Ｈ−サイクル要求は
ＩＤＰＣクロックと非同期であると仮定されかつ５ＹＮ
ＣＨブロツク５２０内のＤＰＴＣに内部で同期化される
。

第２５図に示されるように、ＳＲＡＭ２２ａメ　　　−
モリサイクルは長さが２個のＩＤＰＣクロック（ＣＬＫ
）時間で、いずれか２つのＳＲＡＭサイクルの間に少な
くとも１つのＣＬＫクロック時間不動作空間を有る、。

ＳＲＡＭ２ａが遊びの間、ＤＰＴＣ５６のサイクル仲裁
ブロック５２２はＩＤＰＣクロックサイクルごとの立下
がり端縁でＬＲＥＱ／および同期化されたＨＲＥＱ信号
をサンプル取りる、。もし要求が存在る、なら、サイク
ルは開始されかつＧＯ倍信号がＲＡＭサイクルタイマ５
２４に発生される。サイクルの開始によって起こるべき
以下の動作が引き起こされる。すなわちＲＡＭＣ８／が
ＲＡＭサイクルタイマ５２４（時間５５２）によって活
動状態（ロー）にされかつＬＡＢＥ／またはＨＡＢＥの
いずれかがＬＲＥＱ／またはＨＲＥＱ／がサンプル取り
されたかに依存して活動状態（ロー）になる（それぞれ
時間５５４かまたは５５６）。

ＲＡＭＣ８／はＳＲＡＭ２２Ｈのチップ選択制御出力を
出す。ＲＡＭＣ５／とＬＡＢＥ／またはＨＡＢＥ／のい
ずれかの両方の信号がメモリサイクル時間５５８または
５６０のそれぞれの終わりまで活動状態のままである。

ＩＤＰＣクロック（ＣＬＫ）の次の立下がり端縁で、活
動状態のポートの方向制御入力ライン（ＬＤＴ−Ｒ／ま
たはＨＤＴ−Ｒ／）がＲＡＭサイクルタイマ５２４によ
ってサンプル取りされる（それぞれ時間５６２または５
６４）。この信号はサイクルが続出サイクルかまたは書
込サイクルかのいずれかを決定る、。もし方向制御がサ
ンプル取りされてハイ（書込）であるなら、以下の動作
がとられる。すなわち、ＲＡＭＷＥ／はＲＡＭサイクル
タイマ５２４によって活動状態（ロー）にされ（時間５
６６）　、ＬＤＢＥ／またはＨＤＢＥ／のいずれかがＬ
ＤＴ−Ｒ／またはＨＤＴ−Ｒ／がサンプル取りされたか
どうかに依存して活動状態（ロー）にされる（それぞれ
時間５６８または５７０）。

ＲＡＭＷＥ／はＳＲＡＭ２２ａ書込ストローブである。

それはサイクルの終わりで（時間５７２）その非活動状
態（ハイ）に戻される。ＬＤＢＥ／およびＨＤＢＥ／は
上でＳＲＡＭ２２ａに書込まれるべきデータを置くデー
タバッファ可能化制御である。それらはまたサイクルの
終わりで（それぞれ時間５７４または５７６）その非活
動状態（ハイ）に戻される。

もし方向制御ラインＬＤＴ−Ｒ／またはＨＤＴ−Ｒ／が
サンプル取りされてロー（続出）であるなら、以下のこ
とが発生る、。すなわち、ＲＡＭ０Ｅ／がＲＡＭサイク
ルタイマ５２４によって活動状態（ロー）にされ（時間
５７８）　、ＬＤＬＥまたはＨＤＬＥは活動状態（ロー
）にされ（時間５８０ＨＤＬＥの時間は簡単にる、ため
省かれている）、そしてＬＤＬＯＥ／またはＨＤＬＯＥ
／は活動状態（ロー）になる（時間５８２、ＨＤＬＯＥ
／の時間は簡単にる、ために省かれている）。

ＲＡＭ０Ｅ／はＳＲＡＭ２２ａ出力ドライバを可能化る
、。ＬＤＬＥおよびＨＤＬＥはその透明状態にそれぞれ
適当なデータバスラッチ５０２または５１２を置く。Ｌ
ＤＬＯＥ／およびＨＤＬＯＥ／はそれぞれデータバスラ
ッチ５０２または５１２を可能化してその出力をローカ
ルまたはホストシステムバスに戻す。ＲＡＭ０Ｅ／とＬ
ＤＬＥとＨＤＬ；Ｅはサイクルの最後でクリアされる（
それぞれ時間５８４と５８６゜ＨＤＬＥの時間は簡単に
る、ために省かれる）。ＬＤＬＯＥ／　（時間５８８）
およびＨＤＬＯＥ／　（簡単にる、ために時間を省かれ
ている）はサイクル要求（ＬＲＥＱ／またはＨＲＥＱ／
）が除去されると（時間５９０）クリアされる。

メモリサイクルはＩＤＰＣ（ＣＬＫ）クロックの次の立
下がり端縁（時間５９２）上で終わる。

ＬＲＥＱ／およびＨＲＥＱ入力は新しいサイクルが開始
されるべきかどうかを決定る、ためにＩＤＰＣクロック
（ＣＬＫ）の各連続した立下がり端縁でサイクル仲裁ブ
ロック５２２によってサンプル取りされる。

ＬＣＹＣＬＥとＨＣＹＣＬＥ制御ブロック５２６および
５２８は第２４図と関連して説明される種々のＬＤＬＥ
と、ＬＤＬＯＥ／と、ＬＤＢＥ／と、ＬＡＢＥと、ＨＤ
ＬＥと、ＨＤＬＯＥ／と、ＨＤＢＥ／と、ＨＡＢＥタイ
ミング信号を発生る、。

Ｌ−ポートがＨ−サイクルが進んでいる間サイクルを要
求る、か、またはＨ−ポートがＬ−サイクルが進行中で
あるかまたはＬ−ポート要求が存在している間サイクル
を要求る、場合、競合が発生る、。ＤＰＴＣ５６のサイ
クル仲裁ブロック５２２は常にＬ−ポートのおかげで仲
裁をる、であろう。

もしＬＲＥＱ／がＨ−サイクルが進行中であるとき活動
状態になるなら、ＬＲＤＹはＬＲＤＹ制御５３０によっ
て非活動状態（ロー）になる。これは即座に起こる。Ｌ
ＲＤＹは次のメモリサイクルの始まり（Ｌサイクルであ
ろう）で活動状態に戻る。

Ｌサイクルが進行中である間、ＨＲＥＱが活動状態にな
る場合は上と正に同様の方法で取扱われるが、ここでは
ＨＲＤＹがＬＲＤＹの代わりに制御信号として用いられ
ることが例外である。

ＨＲＥＱがサイクルの開始の前に活動状態にありかつＬ
ＲＥＱ／がまた活動状態になる場合、ＲＥＤＹはＬＲＥ
Ｑ／が活動状態になるや否や非活動状態（ロー）にされ
る。（もしＬＲＥＱ／が既にＬサイクルが始まる前に活
動状態であるなら、ＨＲＤＹはＨＲＥＱが活動状態にな
るや否や非活動状態になる。）ＨＲＤＹはＨ−サイクル
が初められると活動状態に戻る。

第２６図を参照る、と、局所プロセッサ１８とホストプ
ロセッサ５９５との間のすべての通信は共用ＲＡＭ２２
ａに置かれる「メイルボックス」を介して行なわれる。

メカニズムはそのメイルボックスにメツセージがあるこ
とを受取側に知らせることを要求される。割込はこのタ
スクのために用いられる。

メツセージの通過は２つの形式をとる。すなわち、ホス
ト５９５に送る局所プロセッサ１８と局所プロセッサに
送るホストである。局所ブロモ、。

すがメツセージをホストに送りたいと思うとき、それは
まずメツセージをホストのメイルボックスの中に入れ次
に割込要求をホストに発生る、。ホストはそのメツセー
ジを読出し割込要求をクリアる、。逆に、ホストがメツ
セージを局所プロセッサに送りたいと思うとき、それは
局所プロセッサのメイルボックスにメツセージを置き局
所プロセッサに割込要求を発生る、。局所プロセッサは
メツセージを読取りかつ割込要求をクリアる、。ＤＰＴ
Ｃ５６は２ビツトのセマフォレジスタ５９６を提供し、
これらの割込要求の発生およびクリアにる、ことを容易
にる、。セマフォレジスタ５９６の下位のビット位置（
ビット０）ホストへの割込プロセッサ（ＩＴＬＰ）フラ
グを含みそして上位ビット位置（ビット１）は局所への
割込プロセッサ（ＩＴＨＰ）フラグを含む。

セマフォレジスタ５９６のＩＴＬＰビット位置はＬＯＣ
ＡＬ　　ＩＮＴ　　ＯＵＴ信号を搬送る、信号ライン５
９７によって局所プロセッサ１８に（ＩＤＰＣＩＯの外
部ビンを介して）接続される。

ホストプロセッサ５９５はＨＯ８Ｔ　　ＩＮＴ　　ＩＮ
信号を搬送る、信号ライン５９８によってＩＴＬＰビッ
ト位置に（ＩＤＰＣＩＯの外部ピンを介して）接続され
る。局所プロセッサ１８はＬＯＣＡＬ　　ＣＲＴ信号を
レジスタ５９６のビット位置に、ＨＯ８Ｔ　　ＩＮ　　
ＲＥＱＵＥＳＴ信号をレジスタ５９６のビット２にＭＰ
Ｉ５０を介して書込むことができる。

ホスト５９５はＨＯ８Ｔ　　ＩＮ　　ＡＣＫ信号を搬送
る、信号ライン５９５ａによって（ＩＤＰＣｌｏの外部
ピンを介して）とＨＯ５Ｔ　　ＩＮ　　ＯＵＴ信号を搬
送る、信号ライン５９つｂによって（ＩＤＰＣＩＯの外
部ビンを介して）セマフォレジスタ５９６のＩＴＨＰビ
ット位置に接続される。

セマフォレジスタ５９６は局所プロセッサ（ホストによ
ってではない）によって読出および書込まれ得る。局所
プロセッサからホストへの割込−局所プロセッサ１８は
セマフォレジスタ５９６のビット０に１を書込むことに
よってホスト５９５に割込を発生る、。このビットをセ
ットる、ことによってホスト割込出力（ＨＩＮＴＯＵＴ
ピン）を活動状態にる、。ホストはビットをクリアし、
それゆえホスト割込肯定応答入力（ＨＩ　ＮＴＡＣＫピ
ン）をパルス動作させることによってＨＩ　ＮＴＯＵＴ
ビンをクリアる、。

ホストから局所プロセッサへの割込−ホスト５９６はホ
スト割込入力（ＨＩ　ＮＴ　Ｉ　Ｎピン）をパルス動作
させることによって局所プロセッサ１８に割込を発生る
、。これはセマフォレジスタ５９６のビット１を設定し
かつ局所割込出力（ＬＩＮＴＯＵＴビン）を活動状態に
る、。局所プロセッサはセマフォレジスタのビット１を
クリアる、ことによって（Ｌ　ＩＮＴＯＵＴラインによ
って発生された）書込要求をクリアる、。

この発明のＩＤＰＣＩＯは多くのレジスタを含み、ユー
ザが規定可能なデータがそこに書込まれるかまたはそこ
からデータが読出され得る。ＤＬＣ５２送信機１０２は
１組の状態および制御レジスタ（第４図の１１２）を有
し、ＤＬＣ受信機１０８は１組の状態および制御レジス
タ（第１０図の２１２）を有し、ＵＡＲＴ５４は１組の
状態および制御レジスタ（第２１図の４０８）と１組の
要素４１２内の特別文字ビットマツプレジスタを有し、
ＩＤＰＣ５６は１個のセマフォレジスタを有る、。これ
らのレジスタはこれから説明されるように、ＩＤＰＣＩ
Ｏのこれらの３つの主要な機能ブロックの各々の種々の
局面に関連される。

ユーザは種々の状態および制御レジスタやセマフォレジ
スタ５９６を以下のメモリマツプに従ってＭＰＩ５０に
アドレスを与えることによってマイクロプロセッサ１８
を介してアクセスる、。

アドレス　　　　使用 ００−３１　　　　ＤＬＣ５２ ３２−６２ＵＡＲＴ　　５４ ６３　　　　ＤＰＴＣ５６ 以下の第１表に挙げられる状態および制御レジスタはブ
ロック１１２および２１２のＤＬＣ５２内に含まれ、Ｄ
ＬＣ送信機１０２と受信機１０８の要求されるモードお
よび構成を確立る、ために用いられ、またＤＬＣ５２の
必要な状態をユーザにモニタしかつ報告る、。ＤＬＣＦ
ＩＦＯｌｏｏおよび１０６と直列パスポート（ＳＢＰ）
１０４のために用いられる状態および制御レジスタはま
た第１表に挙げられる。これらのレジスタは３２バイト
のＤＬＣアドレス空間の初めの２９個の位置を占有る、
。この空間は内部メモリマツプの位置００で始まる。

第１表で下に挙げられている個々のレジスタの詳細を論
じる前に、以下のセクションでは他のユーザのアクセス
可能なりＬＣレジスタとは異なる２個のＤＬＣレジスタ
と第３のレジスタの１つのビットフィールドが説明され
る。

受信フレーム状態レジスタと、受信バイトカウントレジ
スタと、書込ソースレジスタの受信リンクアドレスビッ
トフィールド（ビット０ないし２）は多数の連続フレー
ム（折返しフレーム）の受取りを支持る、。これらの２
個のレジスタおよび第３のレジスタのビットフィールド
は第３のフレームが実際にＤＬＣ５２によって受取られ
ている間、２個までの以前に受取られたフレームの状態
（良いフレームかまたは悪いフレーム）とバイトカウン
トの「活動記録」を維持しなくてはならない。

これらのレジスタおよびビットフィールドはＤＬＣ５２
によって受取られたフレームから状態の多数のレベルを
支持る、ために４つの段階レジスタである。

受信フレーム状態レジスタと、受信バイトカウントレジ
スタと、受信リンクアドレスビットフィールドの各々は
以下の４つの段階からなっている。

すなわち、１）現在、２）保留、３）マスタ、４）スレ
ーブ。受信フレーム状態レジスタで用いられる典型的な
４段階の「遅延された状態」の構造が第２７図に示され
る。第２７図はこれより後に説明されるであろう典型的
な相互接続を例示る、。

第２７図を参照る、と、ＤＬＣ受信機１０８のフラグ検
出器２１４は８ビツト最小（受信）パケットサイズレジ
スタ２６４と同様（共に「段階１」と示される）　、Ａ
ＮＤゲート６００に接続される。

（第２７図ではただ１つのＡＮＤゲート６００のみが示
されているが、並列に動作しかつフラグ検出器に各々が
接続される８個のそのようなゲートが用いられる。）Ａ
ＮＤゲート６００によって発生される信号は８ビツトラ
ツチ６０２に伝えられ、リセット（Ｒ）入力でＩＮ−Ｆ
ＲＡＭＥ信号を受取る。ラッチ６０２の出力は１組のＡ
ＮＤゲート６０４に伝えられ、その各々はＯＵＴ−ＯＦ
−ＦＲＡＭＥ信号と８ビツト（「段階２」）レジスタ６
０６によって発生されるＥＭＥＴＹ信号を受取る。レジ
スタ６０６はＡＮＤゲート６０４から並列に伝えられる
８個の信号を受取る。

レジスタ６０６は次にその出力で１組の（８個）ＡＮＤ
ゲート６０８に接続され、その各々はまた８ビツト（「
段階３」）レジスタ６１０によって発生されるＥＭＰＴ
Ｙ信号を受取る。レジスタ６１０は次にその出力で１組
の（８個の）ＡＮＤゲート６１２に接続され、その各々
は８ビツト（「段階４」）レジスタ６１４によって発生
されるＥＭＰＴＹ信号を受取る。レジスタ６１４は次に
、１組の（８個の）ＡＮＤゲート６１６にその出力で接
続され、その各々は受信フレーム状態割込可能化レジス
タのビット５（レジスタ内の典型的な他のビット位置）
から信号を受取る。ＡＮＤゲート６１６の出力はＯＲゲ
ート６１８に並列に伝えられる。ＯＲゲート６１８によ
って発生される１個の出力は割込ソースレジスタ６２０
のビット位置５に伝えられ、これは順にその出力でＡＮ
Ｄゲート６２２に接続される。ＡＮＤゲート６２２はま
た割込ソース割込可能化レジスタのビット５から信号を
受取る。ＡＮＤゲート６２２によって発生された信号は
ＤＬＣ割込信号を発生る、。

段階１　（６０２）はＤＬＣ５２によって受取られてい
るフレームの現在の状態を含む。この段階は変化がリア
ルタイムで発生る、と現在のＤＬＣ受信機状態で交信さ
れる。段階１の内容は段階２が空のときかつ第１８図と
関連して上で説明されたＤＬＣ受信ＦＩＦＯ１０６に入
るとフレームの終わり（ＥＯＦ）バイトとしてバイトに
タグが付けられるようにした事象が発生る、ときゲート
６０４を介して段階２　（６０６）に移される。もし段
階２が空でなく（すなわち内容はまだ段階３に移されて
いない）、段階１はその状態のままである。段階１が段
階２に移されると、段階１は自由に次の到着る、フレー
ムをモニタし始める。段階２は次に段階３が空になるま
でデータを保持る、。

データは段階３は空になるや否や段階２から段階３に転
送される。これは順にＥＯＦ条件で段階１から段階２に
データを移すことを可能にる、。

段階３のレジスタ６１０の内容は段階４が空でかつＥＯ
Ｆとタグが付けられたバイトが受信ＦＩＦＯデータレジ
スタ２９８から（ＤＭＡまたはマイクロプロセッサ１８
によって）読出されると段階４のレジスタ６１４（ユー
ザによってアクセス可能なレジスタである）に転送され
る。もし段階４が空でないなら、段階３はその状態のま
まである。段階４はマイクロプロセッサ１８によって読
出されるかまたはＤＬＣ５２のリセットが発生る、とク
リアされる（「空にされる」）。

受取られたフレーム状態は「バックアップ」できる。も
しマイクロプロセッサ１８が段階４を読出しておらず、
段階３が段階４に転送されることを引き起こすであろう
事象が発生る、と、段階３は段Ｉｖ４に転送される。も
し段階４が段階１を段階２に移すようにる、であろう事
象が発生る、前に空にされてもいかなる問題もない。こ
の場合、段階３は段階４が空にされるとすぐに段階４に
転送される。しかしながら、段階２および３および４が
空ではなく、段階１が段階２に転送される結果となる事
象が生じたとき、現存している段階１．２．３および４
は妨げられない。ＤＬＣ受信機１０８はすべての受取ら
れたリンクバイトを無視し段階１を凍結し始める。ＤＬ
Ｃ受信機に送信されるいかなるフレームもそれゆえ段階
４がマイクロプロセッサ１８によって読出されるまで失
われる。

段階４がマイクロプロセッサの読出によって空にされる
や否や、段階３は段階４に転送され、段階２は段階３に
転送されそして段階１は段階２に転送される。この点で
、ＤＬＣ受信機１０８の論理は受信機状態０（フラグで
はあき選択）に入りかつフレームの受取りが再び始めら
れる。

割込ソースレジスタの有効および無効パケットが受取ら
れたビット（３および５）はまた遅延された様式で報告
される。これらのビットは他の遅延された状態条件から
立てられかつそれ自身４段階のメカニズムを必要としな
い。

もし受信フレーム状態レジスタが割込ソースレジスタが
最後に読出されたゆえに読出されているなら、そして受
信バイトカウントレジスタの最下位ビットが読出される
なら、受信状態レジスタはクリアされる。このように、
４段階遅延された状態メカニズムはもし有効データパケ
ットが受取られて受信状態レジスタが読出されないなら
同期化されたままである。

ＤＬＣ５２は送信機状態および制御レジスタブロック１
１２（第４図）と受信状態および制御レジスタブロック
２１２（第１０図）との中に多数のレジスタを含む。こ
れらのレジスタは第１表に挙げられている。

（以下余白） 第１表 ＤＬＣ５２状態および制御レジスタ ＩＤＰＣ１６進数　　　　　　　　　　　　　長さアト
　　　　　　　　　　　　　　　　　　　（パイレス　
レジスタ　　　　　　　　　　　　　　　ト）００　指
令／制御レジスタ　　　　　　　　１０１　　ＤＬＣア
ドレス制御レジスタ　　　　１０２　リンクアドレス認
識レジスタ０２０４　リンクアドレス認識レジスタ１２
０６　リンクアドレス認識レジスタ２２０８　リンクア
ドレス認識レジスタ３２０Ａ　直列パスポート（ＳＢＰ
）制御レジスタ　１０Ｂ　最小受信パケットサイズレジ
スタ　　１０Ｃ最大受信パケットサイズレジスタ　　２
０Ｅ　割込ソース割込可能化レジスタ　　　１０Ｆ　受
信フレーム割込可能化レジスタ　　１１０　受信リンク
割込可能化レジスタ　　　１１１　　ＦＩＦＯ状態割込
可能化レジスタ　　１１２　送信バイトカウントレジス
タ　　　　２１２　送信バイトカウントレジスタ　　　
　２１４　　ＦＩＦＯしきい値レジスタ　　　　　１１
５　割込ソースレジスタ　　　　　　　　１１６　受信
バイトカウントレジスタ　　　　２１８　受信フレーム
状態レジスタ　　　　　１１９　受信リンク状態レジス
タ　　　　　　ＩＩＡ　　ＦＩＦＯ状態レジスタ　　　
　　　　１１Ｂ　受信ＦＩＦＯデータレジスタ　　　　
１１Ｃ送信ＦＩＦＯデータレジスタ　　　　１付録Ａは
第１表に挙げられたＤＬＣ状態および制御レジスタの説
明を含む。

ＤＬＣレジスタは５つの節理、すなわち指令／制御、状
態、ＦＩＦＯデータ、割込指示、割込可能化レジスタに
入る。

ＤＬＣ指令／制御レジスター指令／制御レジスタはＤＬ
Ｃを構成しかつ特定の動作を要求る、ために用いられる
。これには ＤＬＣ指令／制御レジスタと、 リンクアドレス制御レジスタ（４）と、ＳＢＰ制御レジ
スタと、 最小受信パケットサイズレジスタと、 最大受信パケットサイズレジスタと、 Ｐ　Ｉ　ＦＯしきい値レジスタと、 送信バイトカウントレジスタとが含まれる。

ＤＬＣ指令／制御レジスタは全体のＤＬＣの動作を制御
る、。他のレジスタの各々はＤＬＣの特定部分の動作を
制御る、。ビット割当てはこれらのレジスタでは重要で
はない。

ＤＬＣ状態レジしターＤＬＣ状態レジスタはＤＬＣの状
態をユーザに報告る、。これらにはＦＩＦＯ状態レジス
タと、 受信バイトカウントレジスタと、 受信フレーム状態レジスタと、 受信リンク状態レジスタと、 割込ソースレジスタのいくつかの部分とが含まれる。

状態レジスタは型に従って状態情報をグループ分ける、
ように編成される。これは非常に重要である。なぜなら
これがソフトウェア割込取扱いル−チンが組織化に役立
つようにる、方法であるからである。たとえば、通信リ
ンクのリアルタイムの条件に属る、状態情報は特定の受
取られたフレームのデータに特定の情報から別に報告さ
れる。

一般に、ソフトウェアはパケットの状態に興味があって
パケットの部分ではなく、これが鍵であって、ＤＬＣは
パケットがＩＤＰＣから外部のＲＡＭに送られた後にの
みユーザに状態を報告る、。

典型的には、ユーザはキャラクタごとか、または１度に
いくつかのキャラクタのデータの状態に関係しており、
パケットごとのデータの状態に関係していなかった。こ
の状態構造はＩＤＰＣに特有である。

種々の状態レジスタ内のビットはＬＳＢの最も確からし
い条件とＭＳＢ位置の最も確からしくない条件で編成さ
れる。これによって所与の条件を識別る、際にソフトウ
ェアオーバヘッドが減じられる。さらに、最もありそう
な状態条件（および問題のパケットに関連したアドレス
の識別）は割込ソースレジスタに報告される。これはユ
ーザが割込を受取った後に読出すであろう第１のレジス
タである。通常の条件のもとで、ユーザはＤＬＣの状態
を識別る、ためにいかなる他のレジスタもアクセスる、
必要がない。

ＦＩＦＯデータレジスターこれらはＤＬＣ（ＦＩＦＯ）
へおよびそこからデータを動かすためにユーザが読出す
かまたは書込むレジスタである。

割込識別レジスター割込ソースレジスタは３個のビット
フィールド、すなわちパケットアドレス識別フィールド
と、有効パケットフィールドと、割込ソースフィールド
とを含む。最初の２個のフィールドは上で論じられた。

割込ソースフィールドは状態レジスタの各々に対して１
ビツトを有る、。このビットがセットされると、関連し
たレジスタは割込条件を含む。このように、ユーザは割
込の原因の場所を効果的に探し当てることができる。

たとえば、有効パケットが受取られてしまったことを識
別る、ため、ＩＤＰＣは割込ソースレジスタへの読出と
、右へのシフトとテスト指示の合計２つの命令を必要と
る、。もしあまり最適でない組織が用いられたなら、１
７個はどの命令が要求されていたかもしれない。

割込可能化レジスターこれらのレジスタは状態レジスタ
のビット対ビットの一致である。これは割込可能化のた
めにユーザの有効的な編成を提供る、。余分のレジスタ
はこの機構によって要求されるが結果はユーザにとって
より明らかである。

第２表はＵＡＲＴ５４内の１２個のユーザアクセス可能
状態および制御レジスタと、パリティ、特別、文字、フ
レーム、中断チェッカ４１２のランダムアクセスメモリ
４１３に対応る、１２８ビツトのビットマツプで、１６
としてアドレスされた、８ビツトレジスタとをリストア
ツブしている。

ＵＡＲＴレジスタは３１バイトの空間にマツプされる。

２個のボー速度除数レジスタはＦＩＦＯデータレジスタ
と割込可能化レジスタアドレスとをオーバラップさせる
。アクセスはライン制御レジスタの除数ラッチアクセス
ビット（ＤＬＡＢ）をセットる、ことによって得られる
。３１バイトブロツクのベースアドレスは初期に提示さ
れたメモリマツプで示される。

第２表 ＵＡＲＴ５４状態および制御レジスタ アドレス　レジスタ名　　　　　　　型ＯＤＬＡＢ−０
１受信ＦＩＦＯデータレジスタ　読出ＯＤＬＡＢ−０＊
送信ＦＩＦＯデータレジスタ　書込ＯＤＬＡＢ−１＊ボ
一速度除数ＬＳＢ　　　　　読出／書込ｌ　ＤＬＡＢ−
０＊割込可能化　　　　　　　読出／書込Ｉ　ＤＬＡＢ
−１ｔボ一速度除数ＭＳＢ　　　　　読出／書込２　　
割込識別　　　　　　　　読出 ３　　ライン制御　　　　　　　読出／書込４　　モデ
ム制御　　　　　　　読出／書込５　　ライン状態　　
　　　　　読出 ６　　モデム状態　　　　　　　読出 ７　　　ＵＡＲＴ状態　　　　　　　　読出８　　　Ｕ
ＡＲＴ制御　　　　　　　　読出／書込９−２４　　８
ビツト特別文字 ビットマツプレジスタ　　読出／書込 ＊ＤＬＡＢビットは上で規定される。

付録Ｂには第２表に挙げられたＵＡＲＴ状態および制御
レジスタの説明が含まれる。

ＵＡＲＴレジスターＵＡＲＴレジスタは８２５０に加え
られる特徴（特別文字認識、ＦＩＦＯ。

同期動作など）上の状態を制御および報告る、ために必
要なビットを除いて８２５０で規定されたものと同じで
ある。ここでの特徴は正に８２５０と互換性があるべき
ことであるが、一方新しい能力をはっきりと提供る、。

ＵＡＲＴ状態およびＵＡＲＴ制御レジスタは基本の８２
５０にとって新規である。付加のビットは現存している
８２５０レジスタ（ＦＰＳのＵＡＲＴレジスタセクショ
ンで識別される）の使用されて゛いない位置に加えられ
た。これらの加えられたビットの位置は論理態様で割込
ソース識別処理を指図る、ために重大である。

ＤＰＴＣ５６は１つのユーザアクセス可能レジスタを含
む。このレジスタは局所プロセッサ１８とホストプロセ
ッサとの間でのセマフォ割込の発生およびクリアを制御
る、ために局所プロセッサ１８によって用いられる。こ
のＤＰＴＣレジスタは第２６図と関連してこれより以前
に説明されている。ＤＰＴＣレジスタ（セマフォレジス
タ（５９６）は１０進のアドレス６３にマツプされる。

（以下余白） 付録Ａ ＤＬＣ５２状態／制御レジスタ（１１２，２１２）指令
／制御レジスタは８ビツトレジスタである。

このレジスタのすべてのビットはこの後に説明されるＤ
ＬＣリセットとこの後で説明されるＩＤＰＣリセットビ
ンの結果としてデフォルト値に初期設定されたときを除
いて、ソフトウェアによってセットおよびクリアさる。

このレジスタはマイクロプロセッサ１８によって書込お
よび読出が可能である。

ＤＬＣ指令／制御レジスタ ビット０　送信放棄　（デフォルト−〇）このビットが
１にセットされると、以下の動作が即座に生じ、ビット
が０にクリアされるまで続く。

ａ）　　ＤＬＣ送信機フラグ／放棄挿入ユニット１３４
（第７Ｂ図）は放棄文字を送信る、（ビットパターン０
１１１１１１１　（右側のＬＳＢ））。

もしユーザがマイクロプロセッサ１８を介してこのビッ
トを２個の連続した書込上でこのビットをセットしかつ
クリアる、なら、ＤＬは１つの「放棄」文字を送信る、
であろう。

ｂ）　　ＤＬＣ送信ＦＩＦＯをクリアる、（第４図）。

ｃ）　　ＤＬＣ送信バイトカウンタ１５４をクリアる、
（第５図）。

ｄ）　　ＤＬＣ送信バイトカウントレジスタ１５２をク
リアる、（第５図） ビット１　送信機可能化　（デフォルト−〇）１にセッ
トされると、このビットはＤＬＣ５２からのデータが５
ＣＬＫまたはＳＦＳ／ＸＭＩＴＣＬＫの制御のもとて５
ＢＯＵＴ　（第８図）にシフトされるのを可能にる、。

このビットが０にクリアされると、５ＢＯＵＴピンが３
状態条件に置かれる。このビットが０にクリアされかつ
ＤＬＣ送信機が「インフレーム」　（第１９図の状態１
（３０２））、すなわち送信データであるなら、ＤＬＣ
はその現在のフレームが５ＢＯＵＴピンを不能化る、前
に終了る、（すなわちフレームからのＤＬＣ送信機）で
待機る、。

ビット２　受信機可能化　（デフォルト−〇）このビッ
トは１にセットされると５ＢＩＮピンからのデータがＤ
ＬＣ５２の直列バスポート（ＳＥＰ）部分１０４にクロ
ック動作されるのを可能にる、。０にクリアされると、
このビットはＤＬＣのＳＢＰ部分へのいかなるデータの
受取もブロックる、。もしこのビットがＤＬＣ受信機が
インフレームの間クリアされるなら、ＤＬＣ５２は規則
的な態様で接続を外す前に終了る、ために現在受取られ
ているフレームを待機る、（すなわち、受取られる閉フ
ラグまたは終了エラーが発生る、入ビット３　フラグ遊
び−マーク遊び／　（デフォルト−〇） このビットは１にセットされると、ＤＬＣ１０２送信機
がインフレームでないときフラグ遊びパターンを連続的
に送信る、ことを引き起こす。０にクリアされると、こ
のビットはＤＬＣ送信機がインフレームでないときマー
ク遊びパターンを連続的に送信る、ことを引き起こす。

ビット４　　ＣＲＣチェック可能化　（デフォルト１に
セットされると、このビットはＣＲＣチェッカ２２２に
よって発生されるＣＲＣチェック結果の出力が受信フレ
ーム状態レジスタのＣＲＣエラービット（ビット２）に
送信されることを可能にる、。このビットが０にクリア
されると、受信フレーム状態レジスタのＣＲＣエラーピ
ットは決してセットされない。

ビット５　　ＣＲＣ発生可能化　（デフォルト−１）１
にセットされると、このビットはＣＲＣ発生器１２０に
よって発生される送信ＣＲＣ（常に計算されている）が
ＤＬＣ送信ＦＩＦＯ１００（第４図）のフレームの最後
（ＥＯＦ）としてタグが付けられたバイトの送信に続い
て送信されることを引き起こす。このビットが０にクリ
アされると、閉フラグはフラグ、放棄挿入発生器１３４
によって発生されかつＥＯＦとタグが付けられたバイト
に即座に引き続いて送信され、そしてＦｅ２は送られな
い。

ビット６　　ＤＬＣリセット　　　（デフォルト−〇）
このビットは１にセットされると、ＤＬＣＦＩＦＯｌｏ
ｏと１０６およびＤＬＣ５２と５ＢＰ１０４論理をリセ
ットる、。ＤＬＣ状態のおよび制御レジスタ１１２．２
１２のすべてのラッチ、状態および制御ビットは強制的
にデフォルト値にされる。

ビット７　　ＦＣＳ通過可能化　（デフォルト−〇）１
にセットされると、このビットはＦＣＳバイトがデータ
として（受信側）ＦＩＦＯ１０６にロードされることを
可能にる、。０にクリアされると、Ｆｅ２が廃棄される
。

ＤＬＣアドレス制御レジスタは８ビツトレジスタである
。このレジスタのすべてのビットはＤＬＣ指令／制御レ
ジスタまたはＩＤＰＣリセットピンと関連して説明され
たＤＬＣリセットの結果としてのデフォルト値に初期設
定された時を除いて、ソフトウェアによってセットされ
、クリアされる。

このレジスタはマイクロプロセッサ１８によって書込ま
れかつ読出され得る。すべてのリンクアドレス可能化ビ
ット（ビット０ないし３）および同報通信可能化ビット
（ビット４）が０にクリアされると、ＤＬＣはいかなる
アドレス検出も行なわずかつすべての受取られたフレー
ムバイト（２つのフレームバイトより多くが受取られた
と仮定る、）をＤＬＣ受信ＦＩＦＯ１０６（第１０図）
に送るであろう。この場合、このレジスタのビット５．
６および７は無視される。

もしビット０ないし４の１個以上が１にセットされるな
ら、アドレス検出ユニット２２６（第１６図）と関連し
て説明される首尾の良いリンクアドレス比較がいかなる
フレームバイトがＤＬＣ受信ＦＩＦＯ１０６に転送され
得る前に発生しなくてはならない。

ＤＬＣアドレス制御レジスタ ビット０　リンクアドレス０可能化　（デフォルト−〇
） ビット１　リンクアドレス１可能化　（デフォルト−〇
） ビット２　リンクアドレス２可能化　（デフォルト−〇
） ビット３　リンクアドレス３可能化　（デフォルト−０
） １にセットされると、ビット０ないし３は受取られたフ
レームアドレスとブロック２７８．２８０．２８２およ
び２８４（第１７図）のＤＬＣリンクアドレス認識レジ
スタ０ないし３のそれぞれの内容と比較る、ことを可能
にる、。所与のリンクアドレス認識レジスタの内容はソ
フトウェアがこのレジスタの対応る、リンクアドレス可
能化ビットをセットる、前にソフトウェアによって書き
出されているべきである。受取られたフレームアドレス
とすべての可能化されたアドレス認識レジスタの内容と
の比較はこの後で説明されるこのレジスタのビット５お
よび６によって条件付けさられる。

ビット４　同報通信アドレス可能化　（デフォルト−１
） １にセットされると、このビットは受信されたフレーム
アドレスのブロック２７８．２８０．２８２および２８
４の比較器によってすべて１のアドレスで比較る、こと
を可能にる、。比較はこの後に説明されるこのレジスタ
のビット５および６によって条件付けられる。このレジ
スタのビット０ないし３とともに０にクリアされると、
ＤＬＣはアドレス検出を行なわない。もし０にクリアさ
れてＯないし３の１個以上のビットが１にセットされる
と、すべて１のパターンアドレスは無視される。

ビット５　アドレスサイズ１−２　　（デフォルト−〇
） このレジスタのビットＯないし４の少なくとも１つはＤ
ＬＣ動作上に何らかの影響を有る、ためにこのビットで
１にセットされなくてはならない。

もしこのビットが０にクリアされるなら、２個のフレー
ムアドレスバイトはブロック２２６で送るべきアドレス
認識に対して比較しなくてはならない。もしこのビット
が１にセットされるなら、最初のフレームアドレスバイ
トのみがアドレス検出ユニット２２６によって発生すべ
きアドレス認識のために比較しなくてはならない。ビッ
ト７は第１または第２のバイトが比較される１つである
かどうかを特定る、。

ビット６　　Ｃ／Ｒアドレス可能化　（デフォルト−〇
） このレジスタのビット０ないし４の少なくとも１つはＤ
ＬＣ動作に何らかの影響を及ぼすためにこのビットで１
にセットされなくてはならない。

もしこのビットが０にクリアされると、各受取られたフ
レームの第１のアドレスバイトのビット１はクロック２
２６によるアドレス認識のために無視されるであろう。

もしこのビットが１にセットされると、第１の受取られ
たフレームアドレスバイトのビット１はアドレス検出ユ
ニット２２６によって発生る、アドレス認識のために首
尾良く他のアドレスビットと比較しなくてはならない。

ビット７　第１７第２のバイト選択　（デフォルト−〇
） このビットは１にセットされるとき、１バイトのアドレ
ス指定が選択されるときにのみ効果を有し、アドレス認
識ブロック２２６はアドレスの第２のバイトのみを調べ
、すなわち最初の８ビツトは気にしない。０にクリアさ
れると、最初のバイトのみが調べられる。

ブロック２７８．２８２および２８４（第１７図）内の
リンクアドレス認識レジスタには次のようなものがある
。

リンクアドレス０（２７８）（デフォルト−１６進数０
０００） リンクアドレス認識レジスタ１　（２８０）（デフォル
ト−１６進数０００　Ｑ） リンクアドレス認識レジスタ２　（２８２）デフォルト
−１６進数００００） リンクアドレス認識レジスタ３　（２８４）（デフォル
ト−１６進数００００） これらのレジスタのすべてのビットはＬＤＣリセットま
たはＩＤＰＣリセットビンの結果のデフォルト値に初期
設定されるときを除いてソフトウェアによってセットさ
れかつクリアされる。これらのレジスタは局所マイクロ
プロセッサ１８によって書込まれかつ読出され得る。

リンクアドレス認識は第１７図と関連して規定される。

これらの４つのレジスタの各々はＤＬＣアドレス制御レ
ジスタの対応る、可能化ビット（ビット０ないし３）を
有る、。もし対応る、可能化ビットがセットされるなら
、所与のリンクアドレス認識レジスタは上で説明された
ようにＤＬ。

Ｃアドレス制御レジスタのビット５および６によって条
件付けされる。

直列パスポート（Ｓ　Ｂ　Ｐ）制御レジスタは８ビツト
レジスタである。このレジスタのすべてのビットはＤＬ
ＣリセットまたはＩＤＰＣリセットピンの結果デフォル
ト値に初期設定されるときを除いてソフトウェアによっ
てセットおよびクリアされる。このレジスタは局所マイ
クロプロセッサ１８によって書込まれかつ読出され得る
。

（以下余白） 特別パスポート制御レジスタ ビット０　反転　（デフォルト−〇） このビットが１にセットされると、すべての他のＤＬＣ
送信機処理の後でかつＳＢＰチャネル多重化（ブロック
１９６）（下のビットエないし２を参照）の前の最後の
ステップとして送信された直列ビットの流れはＸ０Ｒ２
００（第８図）によって反転される。この規則の１つの
例外はＤＬＣ送信機がマーク遊びデータパターンを送信
る、ときであって、この場合いかなる反転もマーク遊び
がインバータ２００を越えて０Ｒ２０２に挿入されるの
で行なわれない。

このビットが１にセットされると、受取られた直列ビッ
トの流れはデマルチプレクス動作（ブロック２Ｂ２）（
以下のビット１ないし２を参照）とマーク遊びの検出の
後に続く第１のステップとしてＸ０Ｒ２３８（第１１図
）によって反転される。もしマーク遊びが検出されると
、反転は続くが、いかなるデータもＤＬＣ受信機直列−
並列シフトレジスタ２１２に入らない。

もしこのビットが０にクリアされるなら、いかなるデー
タ反転も送信または受信方向のいずれでも起こらない。

ビット１−５　チャネル選択　（デフォルト−０タイム
スロットマルチプレクサ１９６によって送信された直列
ビットの流れをマルチプレクサる、ためのかつタイムス
ロットデマルチプレクサ２３２によって受取られた直列
ビットの流れをデマルチプレクスる、ためのものである
。

（以下余白） ビット ５４３２１　　　選択 ｏｏｏｏｏ　　　チャネルＯ（Ｂｄ）＊００００１　　
　チャネルｌ　　（Ｂｅ）＊０００１０　　　チャネル
２　　（Ｂｆ）＊１１１１０　　　チャネル３０ １１１１１　　　マルチプレクスされない一５ＣＬＫピ
ンによってクロック動作され る受信機とＳＦＳ／ＸＭＩＴクロ ツクピンによってクロック動作さ れる送信機を有る、単一のチャネ ル マルチプレクスされないことを除いたすべてのビット設
定に関して、両方の受信機および送信機は５ＣＬＫピン
によってクロック動作される。

＊−「ディジタル加入者制御器」と題される相互参照の
出願で用いられる用語である。

ビット６　ローカルループバック可能化　（デフォルト
−〇） １にセットされるとこのビットは送信データ経路（ＳＢ
ＯＵＴ）が受信データ経路（Ｓ　Ｂ　Ｉ　Ｎ）に内部で
接続されることを引き起こす。選択された送信クロック
（ＳＣＬＫかまたはＳ　Ｆ　Ｓ／ＸＭＩＴＣＬＫクロッ
クのいずれか）は送信および受信クロックの両方に用い
られる。選択されると、ローカルループバックモードは
送信可能化および受信可能化ビット指令／制御レジスタ
のビット１および２）をセットる、ことに関係なく動作
る、。

１のこのビットのセットでまたデータが５ＢＯＵＴビン
上に置かれることを妨げるかまたは入ってくるデータ（
ＳＢＩＮから）受取られることを妨げる。このビットを
０にクリアる、とローカルループバックが不能化される
。

ビット７　遠隔ループバック可能化　（デフォルト−〇
） このビットは１にセットされると、５ＢＩＮピンと５Ｂ
ＯＵＴピンを接続る、。入ってくるデータはそれゆえ即
座に送信データとして５ＢＯＵＴに提示される。このモ
ードにおいて適当な受信クロックは５ＣＬＫである。受
信データはＤＬＣ受信論理に提示されてもよく、また受
信可能化をセットる、ことに依存していなくてもよい。

送信論理からのデータはこのモードの間５ＢＯＵＴから
送られることを妨げられる。このビットを０にクリアる
、ことによって遠隔ループバックは不能化される。

最小受信パケットサイズレジスタは第１５図の８ビツト
レジスタ（２６４）である。デフォルト−ｍ１６進数５
である。このレジスタのビット０ないし３はＤＬＣリセ
ットまたはＩＤＰＣリセットピンの結果としてデフォル
ト値５に初期設定されるときを除いてソフトウェアによ
ってセットおよびクリアされる。ビット４ないし７は使
用されない。このレジスタは局所マイクロプロセッサ１
８によって書き出されかつ読出され得る。

このレジスタは受信フレーム状態レジスタの「ショート
フレーム」エラーを発生る、ことなくＤＬＣによって受
取られ得る最小の長さのパケット（開フラグおよび閉フ
ラグを除く）を示す。

ショートフレーム割込が発生されると、受信バイトカウ
ントレジスタの内容はショートフレームのバイトの数を
反映る、。

（以下余白） 最小受信パケットサイズレジスタ 最大受信パケットサイズレジスタは１６ビツトのレジス
タである。デフォルト−１６進数ｏｏ。

Ｏである。

このレジスタの１６ビツトはＤＬＣリセットまたはＩＤ
ＰＣリセットビンの結果としてのデフォルト値に初期設
定されるときを除いてソフトウェアによってセットおよ
びクリアされる。このレジスタは局所マイクロプロセッ
サ１８によって書出されかつ読出され得る。

このレジスタは受信フレーム状態レジスタの「ロングフ
レーム」エラーを発生る、ことなしにＤＬＣによって受
取られ得る最大の長さパケット（開フラグおよび閉フラ
グを除く）を示す。各パケットバイトが受取られると、
最大受信パケットサイズレジスタの内容は受信バイトカ
ウンタ２９２（第１８図）と比較される。もし最大パケ
ットサイズが受信バイトカウンタで超過る、なら、「ロ
ングフレーム」エラーは受信フレーム状態レジスタで発
生される。この点で、受信バイトカウンタ２９２が最大
の長さを越えるようにさせた受取られたバイトはフレー
ムの終わり（ＥＯＦ）バイトしてタグが付けられかつＤ
ＬＣ受信機は受信機状態Ｏ（フラグのための空選択）に
入る。

値　　　　　カウント ［１５，５３５Ｋ　　１１１１１１１１１１１１１１１
１６５．５３８Ｋ　　０００００００００００００００
０最大受信パケツトサイズレジスタ ＤＬＣ割込可能化レジスタ 割込ソース割込可能化レジスタ（デフォルト−１６進数
００００） 受信フレーム割込可能化レジスタ（デフォルト−１６進
数００００） 受信リンク割込可能化レジスタ（デフォルト−１６進数
００００） ＦＩＦＯ状態割込可能化レジスタ（デフォルト−１６進
数００００） これらのレジスタのすべてのビットはＤＬＣリセットま
たはＩＤＰＣリセットビンの結果デフォルト値に初期接
定されるときを除いてソフトウェアによってセットおよ
びクリアされる。これらのレジスタは局所マイクロプロ
セッサ１８によって書出されかつ読出され得る。

最後の３個の可能化レジスタは後に説明されるそれぞれ
、対応る、受信フレーム状態レジスタと、受信リンク状
態レジスタと、ＦＩＦＯ状態レジスタとのビット対ビッ
トの映像である。割込ソース割込可能化レジスタはそれ
らと関連したいかなる割込も有さないビット０ないし２
を除いて、後に説明される対応る、割込ソースレジスタ
の映像である。

最後の３個の可能化レジスタは対応る、３個の状態レジ
スタで用いられる２レベルの割込可能化メカニズムのロ
ーの方のレベルを形成る、。これらの３つの状態レジス
タに対応る、割込ソース割込可能化レジスタの３個のビ
ットは２つのレベルの可能化メカニズムの高い方のレベ
ルを形成る、。

たとえば、ショートフレームのエラー割込が可能化され
るためには、ショートフレームビットは受信フレーム割
込可能化レジスタ（ローレベルの可能化）で１にセット
されなくてはならずかつ受信状態ビットは割込ソース割
込可能化レジスタ（ハイレベルの可能化）で１にセット
されなくてはならない。

３個の状態レジスタの（３個の状態レジスタの説明を参
照）の１つでビットがセットされかつ状態割込可能化の
両レベルが１にセットされるようにる、事象が発生る、
と、ＤＬＣ割込が発生されかつそのレジスタのビットが
ＤＬＣ割込ソースレジスタで１にセットされる。もし状
態レジスタビットが１にセットされかつ割込可能化レベ
ルのいずれかが可能化されていないなら、いかなる割込
も発生せずかつその状態レジスタのための割込ソースレ
ジスタビットは１にセットされない。＊後に説明される
第５図と関連して説明される送信しきい値到達した割込
（ＦＩＦＯ状態および可能化レジスタのビット２）は以
下のように異なる。しきい値到達ビットはＦＩＦＯの実
際のリアルタイム条件を反映る、（上ではしきい値以下
である）。

しかしながら、割込はＦＩＦＯのレベルがしきい値レベ
ルに立下がるときのみ発生る、。これによってＦＩＦＯ
が空のとき送信機は使用されないので割込の発生が妨げ
られる。

３個の状態のいずれかのソフトウェア読出は状態を０に
クリアしかつその状態レジスタで１にセットされている
ビットによって引き起こされる割込条件をクリアる、。

３個の状態レジスタのために用いられる割込可能化メカ
ニズムとは反対に、割込ソースレジスタの有効パケット
受信ビットおよび有効パケット送信ビットは１個のレベ
ル可能化メカニズムを介して割込を発生る、。これらの
ビットのいずれかが割込ソースレジスタがセットされる
ことを引き起　　　　・こす事象が発生る、と、もし対
応る、割込ソース割込可能化レジスタビットが１にされ
ているなら、ＤＬＣ割込が発生る、。これらの２個の割
込ソースレジスタビットのいずれかが１にセットされか
つ対応る、割込可能化レジスタビットが１にセットされ
ないとき、いかなる割込も発生しない。

（以下余白） ｔＩＪｂし＋ｙ−人ｔＩｊ虻リナすにヒイヒ　レジ各り
受信フレーム割込み可能化レジスタ １き　リ〉りｔす５杯ずＷヒ４ヒレジスタＦＩＦＯ状態
割込み可能化レジスタ 送信バイトカウントレジスタ（１５２）は１６ビツトの
レジスタである。デフォルト−〇である。

このレジスタのビット０ないし１５はＬＤＣリセット、
Ｉ　ＤＰＣリセットピンとしてデフォルト値に初期設定
されるかまたは放棄がフラグ／放棄挿入ユニット１３４
によって出され、信号ライン１６４（第５図）を介して
送られるときを除いてソフトウェアによってセットおよ
びクリアされる。

このレジスタは局所プロセッサ１８によって書出される
かまたは読出され得る。

ソフトウェアは開フラグ、閉フラグおよびＦｅ２　（Ｃ
ＲＣ）バイトを含まない、各フレームで送信されるべき
バイトのカウントでこのレジスタを書込む。ソフトウェ
アは送信されるべきバイトのカウントがこのレジスタの
現在のカウントと異なるときのみこのレジスタを書込む
。

このレジスタの内容はソフトウェアがこのレジスタを書
込むか（もし送信機がフレームの外にあるなら）または
フレームの終わり（ＥＯＦとタグが付けられたバイトが
送信Ｆ　Ｉ　ＦＯｌｏｏから並列−直列シフトレジスタ
１１０にロードされるときはいつでも送信バイトカウン
タ１５４（第５図）に転送される。もしＥＯＦとタグが
付けられたバイトがロードされるときソフトウェアがこ
のレジスタを書込んでいるなら、送信バイトカウンタへ
の転送はソフトウェア書込が終了る、まで遅延される。

（以下余白） １　　　　　　　０００００００００ロ０００００１６
５．５３５Ｋ　　１１１１１１１１１１１１１１１１６
５．５３８Ｋ　　００００００００００００００００送
信バイトカウントルジスタ Ｆ　Ｉ　ＦＯしきい値レジスタは８ビツトレジスタであ
る。このレジスタの８ビツトはＤＬＣリセットまたはＩ
ＤＰＣリセットの結果デフォルト値に初期設定されると
きを除いてソフトウェアによってセットおよびクリアさ
れる。このレジスタはプロセッサ１８によって書込また
は読出が可能である。

Ｆ　Ｉ　Ｆｏシきい値レジスタ ビット０−３　送信ＦＩＦＯしきい値　（デフォルト−
１６進数８） 送信されているパケットの各バイトがＤＬＣ送信機並列
−直列シフトレジスタ１１０に転送されるので、送信Ｐ
　Ｉ　ＦＯしきい値ビットフィールドの内容はしきい値
比較論理１８５と送信ＦＩＦＯ１５０に依然として存在
る、バイトのカウントと比較される。送信しきい値到達
上のこの比較の結果および影響はＦＩＦＯ状態レジスタ
と関連して以下に論じられる。

送信しきい値到達信号はまたＤＬＣ送信ＤＭＡデータ要
求信号を条件付ける、ために用いられる。

ｏ　　　　ｏｏｏ。

ビット４−７　受信Ｐ　Ｉ　ＦＯしきい値　（デフォル
ト−１６進数８） 受取られているパケットの各バイトがＤＬＣ受信機直列
−並列シフトレジスタ２１２から受信ＦＩＦＯ１０６に
移されるので、受信Ｆ　Ｉ　Ｆｏシきい値ビットフィー
ルドの内容はブロック２９６（第１８図）によって受信
ＦＩＦＯに存在しているバイトのカウントと比較される
。この比較の結果およびその受信しきい値到達への影響
はＦＩＦＯ状態レジスタと関連して以下に詳細に論じら
れる。

送信Ｐ　Ｉ　ＦＯしきい値でのように受信ＦＩＦ○しき
い値ブロック２９６は１に代わって２だけカウントる、
。これは受信ＦＩＦＯが３２バイトの深さである一方、
しきい値レジスタのしきい値ビットフィールドがわずか
４ビット長さであるからである。

割込ソースレジスタ（６２０）は８ビツトレジスタであ
る。割込ソースレジスタは通常の動作の間ユーザにとっ
て最も重要である状態情報を含む。

このレジスタの意図はできる限りわずかのステップにＤ
ＬＣ割込を引き起こさせたものをせばめることである。

このレジスタはり一ドオンリレジスタである。

このレジスタはＤＬＣリセットまたはＩＤＰＣリセット
ビンの結果として各個々のビットおよびビットフィール
ドで以下に示されるデフォルト値に初期設定される。

注：ビット３およびビット５は第２７図に関連して説明
される４段階状態報告メカニズムの特別な場合である。

これらの２個のビットは段階１．２および３で実現され
る必要はなく、代わりにそれらは以下のように他の段階
４のビットから段階４で発生され得る。

ビット５（受信フレーム状態）は後に説明される段階４
の受信フレーム状態レジスタの６個のビットの論理ＯＲ
としてＤＬＣｌｌ−ドウエアによって交信され得る。ビ
ット３（受信される有効パケット）はビット５が更新さ
れると同時にビット５の論理ＮＯＴとして更新され得る
。

（以下余白） 割込みソースレジスタ ビット０−２　受信リンクアドレスフィールド（デフォ
ルト−１１０、ＬＳＢ−０） 受信リンクアドレスビットフィールドはフレームが受取
られる（エラーとともにかまたはエラーなしで）ときは
いつでもＤＬＣのアドレス検出ユニット２２６によって
検出される。このビットフィールドは第７図と関連して
説明される独特の４段階状態レジスタおよびビットフィ
ールドエンティティの１つである。

このビットフィールドは段階４のハードウェアでかつそ
れゆえ以下に続く事象が両方発生したときにのみロード
される（ＤＬＣリセットまたはＩＤＰＣリセットの間を
除く）。

１）　段階４はこの割込ソースレジスタのソフトウェア
読出によってクリアされ、そして２）　フレームの終わ
り（Ｅ　ＯＦ）とタグが付けらられたバイトは受信Ｆ　
Ｉ　ＦＯ２９０から（ＤＭＡまたはソフトウェアによっ
て）読出される。

以下の表は値が段階３の状態が段階４にロードされると
受信リンクアドレスビットフィールドにロードされるこ
とを示す。

（以下余白） ビット ２１０　意味 ０００　　認識されるリンクアドレスレジスタ０の内容 ００１　認識されるリンクアドレスレジスタ１の内容 ０１０　認識されるリンクアドレスレジスタ２の内容 ０１１　　認識されるリンクアドレスレジスタ３の内容 １００　認識される同報通信リンクアドレス（すべて１
） １０１　使用されていない １１０　デフォルト値−いかなるパケットも受取られな
い １１１　いかなるアドレス認識も可能化されずに受取ら
れたパケット（すなわち、 すべて０にクリアされるＤＬＣアド レス制御レジスタのビット０−４） 受信リンクアドレスビットフィールドはＤＬＣリセット
が実行されるかまたはＩＤＰＣリセットビンが活動状態
にされるとそのデフォルト値にリセットされる。

ビット３　受信される有効パケット　（デフォルト−〇
） 有効パケットが受信されたビットはフレームの終わり（
Ｅ　ＯＦ）とタグが付けらられたバイトが読出ＦＩＦＯ
データレジスタ２９８（すなわちメモリに転送されるす
べてのパケットバイト）から読出されかつ第２０図と関
連して説明されるいがなる受信エラーもそのパケットで
検出されていないとき受信ＦＩＦＯ１０６によって１に
セットされる。このビットは段階３の状態が実際に４段
階受信状態レジスタおよびビットフィールドの段階４に
実際に移されるときにゲーティングされる。

このビットはこのレジスタがソフトウェア、実行される
ＤＬＣリセットまたは活動状態にされるＩＤＰＣリセッ
トビンによって読出されると０にクリアされる。

ビット４　送られる有効パケット　　（デフォルト−〇
） このビットは閉フラグの前の最後のビットがＤＬＣ送信
機１０２によって送信されているとき（すなわち、送信
バイトカウンター０でいかなるアンダーランもなくかつ
送信機はアウトオブフレームである）、１にセットされ
る。

このビットはこのレジスタがソフトウェアに、実行され
るＤＬＣリセットかまたは活動状態にされるＩＤＰＣリ
セットピンによって読出されると０にクリアされる。

ビット５　受信フレーム状態　（デフォルト−〇）この
ビットは後に説明される受信フレーム状態レジスタ６４
のいずれがのビットがセットされて割込ソース割込可能
化レジスタでの対応る、ビットと割込ソース割込可能化
レジスタの受信フレーム状態ビットの両方がセットされ
ると１にセットされる。

このビットは段階３の状態が第２７図に示される段階４
に実際に転送されるときゲーティングされる。

このビットは受信フレーム状態レジスタがソフトウェア
、実行されるＤＬＣリセットによって読出されるかまた
はＩＤＰＣビンが活動状態にされると０にクリアされる
。

ビット６　　ＦＩＦＯ状態　（デフォルト−〇）このビ
ットは後に説明されるＦＩＦＯ状態レジスタのいずれか
のビットがセットされて、ＦＩＦＯ状態割込可能化レジ
スタで対応る、ビットがセットされかつ割込ソース割込
可能化レジスタでＦＩＦＯ状態ビットがセットされると
１にセットされる。

このビットはＦＩＦＯ状態レジスタがソフトウェア、実
行されるＤＬＣリセットまたは活動状態にされるＩＤＰ
Ｃリセットビンによって読出されると０にクリアされる
。

ビット７　受信されたリンク状態　（デフォルト−〇） このビットはこの先に述べられる受信リンク状態レジス
タがセットされて受信リンク割込可能化レジスタで対応
る、ビットがセットされかつ割込ソース割込可能化レジ
スタで受信リンク状態ビットがセットされると、１にセ
ットされる。

このビットは受信リンク状態レジスタがソフトウェア、
実行されるＤＬＣリセットまたは活動状態にされるＩＤ
ＰＣリセットピンによって読出されると０にクリアされ
る。

受信バイトカウントレジスタ（２９４）は１６ビツトレ
ジスタである。デフォルト−〇である。

この１６ビツトレジスタはパケットで受取られるバイト
の数に（すなわち開フラグと閉フラグの間ではあるがそ
れを含まない）パケットがエラーで受取られたかどうか
を示す。受信バイトカウンタ２９２はデータのバイトが
受信Ｆ　Ｉ　ＦＯ２９０に置かれると増分される。受信
バイトカウントレジスタは第２図に関連して説明される
独特の４個の段階状態レジスタおよびビットフィールド
エンティティの１つである。このレジスタは段階４のレ
ジスタでかつそれゆえ以下の両方の事象が発生る、とき
のみ有効バイトカウントでロードされる。

１）　段階４はこの受信バイトカウントレジスタのソフ
トウェア読出によってクリアされる。

２）　フレームの終−わり（ＥＯＦ）とタグが付けられ
たバイトは受信Ｆ　Ｉ　ＦＯ２９０から（ＤＭＡまたは
ソフトウェアによって）読出される。

このレジスタはＤＬＣリセットが実行されるかまたはＩ
ＤＰＣリセットピンが活動状態にされるとデフォルト値
にリセットされる。このレジスタは局所プロセッサ１８
からのリードオンリレジスタである。

受信バイトカウントレジスタ 受信フレーム状態レジスタは８ビツトのレジスタである
。このレジスタのビットは以下に説明されるように１に
セットされる。ビット６および７は用いられない。この
レジスタは局所プロセッサ１８用のリードオンリレジス
タである。

受信フレーム状態レジスタのいずれがのビットをセット
る、ことによって、もし対応る、可能化ビットが受信フ
レーム割込可能化レジスタでセットされかつ受信フレー
ム状態ビットが割込ソースレジスタ６２０と関連して後
に説明される割込ソース割込可能化レジスタでセットさ
れるなら、割込ソースレジスタのビット５がセットされ
るであろう。

受信フレーム状態レジスタのビットはＤＬＣリセットが
実行され、ＩＤＰＣリセットピンが活動状態にされるか
またはレジスタが読出されがっビットをセットる、ハー
ドウェア条件がもはや存在しないと０にクリアされる（
デフォルトビットセット）。

エラーはまたは例外条件がフレームの受取りの間発生し
たことをレジスタは知らせる。このレジスタは第２７図
と関連して説明される独自の「４段階状態レジスタおよ
びビットフィールドｊの１つである。このレジスタは段
階４のレジスタであってそれゆえ以下の両方の事象が発
生したときのみロードされる（ＤＬＣリセットまたはＩ
ＤＰＣリセットの間を除く）。

１、　段階４はこの受信フレーム状態レジスタのソフト
ウェア読出によってクリアされる。

２、　　フレームの終わり（ＥＯＦ）とタグが付けられ
たバイトは受信Ｆ　Ｉ　ＦＯ２９０から（ＤＭＡまたは
ソフトウェアによって）読出される。

受信フレーム割込可能化レジスタは受信フレーム状態レ
ジスタの日ビット対ビットの映像である。

受信フレーム状態レジスタ エフ− エラー　　　　　　　　７［１乞 受信フレーム状態レジスタのビットをセットる、ことは
段階１で確立されかつこの段階４のレジスタへと伝わる
。以下の表はこのレジスタによってフラグが立てられる
種々のエラーおよび例外条件の先から降順に挙げられた
ものを示す。

ビット　名前 Ｏ受信された放棄 ５　　オーバラン ３　　ショートフレーム ４　　ロングフレーム １　　バイトの非整数 ２　　　ＣＲＣエラー もし割込ソースレジスタへの読出に引き続き受信フレー
ム状態レジスタが読出されずかつそれは通常有効′パケ
ットの間読出されないなら、受信バイトカウントレジス
タのＬＳＢの前で受信バイトカウントレジスタを読出す
と受信フレーム同期化レジスタをクリアる、であろう。

これによってレジスタスタックの同期化、すなわち段階
工ないし４は維持される。

ビットＯ受信される放棄　（デフォルト−〇）このビッ
トはＤＬＣ受信機がインフレームでかつ少なくとも３バ
イトが受取られている間、放棄文字（インフレームの間
の７個）を検出る、ＤＬＣ受信機放棄検出器２１４の結
果、段階１の１にセットされる（そしてその結果段階４
に進む）ビット１　受信されるバイトの非整数　（デフ
ォルト−〇） このビットはバイトの非整数がショートフレームではな
いところで受取られたとき（すなわち少なくとも１以上
であるが８より小さいビットが閉フラグの直前のバイト
の０ビツト削除の後に受取られた）、少なくとも３つの
バイトが受取られて閉フラグ文字を検出る、ＤＬＣ受信
機フラグ検出器２１４の結果、１にセットされる。

ビット２　　ＣＲＣエラー　（デフォルト−０）このビ
ットはＣＲＣチェックがＤＬＣ指令／制御レジスタで可
能化されるときエラーを検出る、ＤＬＣＣＲＣチェッカ
２２２の結果１にセットされる。

ビット３　ショートフレームエラー　　（デフォルト−
〇） このビットはショートフレームバイトカウンタ２６０に
よってショートフレームエラーを検出る、ＤＬＣ受信機
の結果１に設定される。

ビット４　ロングフレームエラー　（デフォルト−Ｏ） このビットは上で説明された最大受信パケットサイズレ
ジスタと関連して、受信バイトカウンタ２９２によって
ロングフレームエラーを検出る、ＤＬＣ受信器の結果１
にセットされる。

ビット５　オーバランエラー　（デフォルト−〇）この
ビットは第１６図に関連して説明されたオーバラン条件
を検出る、ＤＬＣ受信Ｆ　Ｉ　ＦＯ２９０の結果１にセ
ットされ、すなわち受信ＰＩＦＯ２９０は受信されたデ
ータが直列−並列シフトレジスタからＦＩＦＯに動くこ
とを必要とる、とき１６バイトを含む。

受信リンク状態レジスタ。このレジスタの各ビットはそ
れらが表わす種々の状態条件のリアルタイムの状態を示
すためにＤＬＣによって１にセットされるかまたは０に
クリアされる。ビット３ないし７は用いられない。この
レジスタのいずれかのビットをセットる、ことは、もし
対応る、可能化ビットが受信リンク可能化レジスタでセ
ットされかつ受信リンク状態ビットが割込ソース割込可
能化レジスタでセットされるなら割込ソースレジスタの
ビット７をセットる、であろう。ＤＬＣリセットまたは
ＩＤＰＣリセットが終わると、受信リンク状態レジスタ
のビットはそれらがモニタる、ＤＬＣの部分のリセット
の結果それらのデフォルト条件にセット／クリアされる
であろう。

上で説明された受信リンク割込可能化レジスタはこのレ
ジスタのビット対ビットの映像である。

（以下余白） 受信リンク状態レジスタ １吏目ユに？、心、　　　　　　　　　（：ｚ７Ｌ−″
　　　　　　　受イトた：　　　マークＲン 受信之ハた フラク゛−芝ン ビット０　マーク遊び　（デフォルト−０）このビット
はＤＬＣ受信機マーク遊び検出器がマーク遊びデータパ
ターン（１５の１）を感知る、と１にセットされる。こ
のビットは第１のＯビットが受信データリンク上で検出
されると０にクリアされる。

ビット１　フラグ遊び　（デフォルト−〇）このビット
はＤＬＣが受信機フラグ／放棄検出器２１４がインフレ
ームでないとき２個以上のフラグ文字を感知る、と１に
セットされる。それは第１の非フラグ文字がブロック２
１４によって検出されると０にクリアされる。

ビット２　インフレーム　（デフォルト＝＠０）このビ
ットはＤＬＣ受信機１０８のフラグ／放棄検出ユニット
２１４が非フラグ、非放棄文字が後に続く開フラグを検
出る、と１にセットされる。

このビットは閉フラグの受取りでクリアされ（インフレ
ームの間フラグが受取られる）かまたはフレームを通常
でないように終えるいずれかの例外条件を受取るとクリ
アされる。

ＦＩＦＯ状態レジスタ　　ＦＩＦＯ状態レジスタの各ビ
ットはそれらが表わす種々の状態条件のリアルタイムの
状態を示すためにＤＬＣによって１にセットされるかま
たは０にクリアされる。ビット５ないし７は用いられな
い。

ＤＬＣリセットまたはＩＤＰＣリセットピンを終えると
、このレジスタのビットはそれらがモニタる、ＤＬＣの
部分のリセット動作の結果デフォルト条件にセットされ
てクリアされるであろう。

上で説明されたＦＩＦＯ状態割込可能化レジスタはＦＩ
ＦＯ状態レジスタのビットごとの映像である。ＦＩＦＯ
状態レジスタのいずれがのビットをセットる、ことは、
もし対応る、可能化ビットがＦＩＦＯ状態割込レジスタ
でセットされかつＦＩＦＯ状態ビットが割込ソース割込
可能化レジスタでセットされるなら、割込ソースレジス
タのビット６をセットる、であろう。

ＦＩＦＯ状態レジスタ Ｄ＜Ｔ１台） ビット０　到達された受信しきい値　（デフォルト０） このビットはＤＬＣ受信ＦＩＦ０２９０のバイトの数が
ＤＬＣＦＩＦＯしきい値到達論理２９６の４受信Ｐ　Ｉ
　ＦＯしきい値ビットフィールドのカウントと同じかそ
れより大きくなると１にセットされる。このビットは受
信ＦＩＦＯのバイトのカウントが受信Ｐ　Ｉ　ＦＯしき
い値ビットフィールドより少ないとき０にクリアされる
。

ビット１　利用可能な受信ＦＩＦＯデータ　（デフォル
ト−〇） このビットはそれによって発生されるデータ利用可能信
号によって示されるようにＤＬＣ受信ＦＩＦＯデータレ
ジスタ２９８から読出されるべき利用可能なバイトがあ
るときはいつでも１にセットされる。このビットはバイ
トが受信ＦＩＦＯデータレジスタ２９８から読出されか
つデータレジスタの真上のＦＩＦＯバッファ２９０の１
が空のときＯにクリアされる。ビットはパケットの最後
のバイトが受信Ｆ　Ｉ　ＦＯ２９０から読出されるとク
リアされる。それは受信バイトカウントレジスタのＬＳ
Ｂをユーザが読出すまで再び可能化される。これによっ
てパケットの最後のバイトが読出されているときに指示
が与えられる。

ビット２　到達された送信しきい値　（デフオルこのビ
ットはＤＬＣ送信ＦＩＦＯ１００のビット数が送信バイ
トカウンタ１５４によってモニタされたようにＤＬＣＦ
ＩＦＯしきい値レジスタの送信Ｐ　Ｉ　ＦＯしきい値ビ
ットフィールドのカウント以下のとき１にセットされる
。このビットは送信ＦＩＦＯのバイトのカウントが送信
ＦＩＦＯしきい値ビットフィールドより大きいとき０に
クリアされる。

ビット３　利用可能なＦＩＦＯバッファ　（デフォルト
−１） このビットはＤＬＣ送信ＦＩＦＯデータレジスタが空の
ときならいつでも（すなわち書込まれるために利用可能
である）１にセットされる。書込において、このビット
はもしデータレジスタ１６０の真上にあるＦＩＦＯ送信
バッファ１５０の位置が空であるなら活動状態のままで
あろう。ビットはパケットの最後のバイトがＦＩＦＯ１
５０（ＥＯＰタグ）にあるときクリアされる。これによ
って多数のパケットが同時にＦＩＦＯで存在る、ことが
妨げられる。

ビット４　送信機アンダーラン　（デフォルト−０）　
このビットはもし送信ＦＩＦＯバッファ１５０の出力位
置（ＦＩＦＯデータレジスタ１６０と反対のＦＩＦＯの
終わり）が空で送信機並列−直列シフトレジスタ１１０
のロードが試みられると、１がセットされる。送信バイ
トカウンタ１５４は試みられるべきこのロード間暗黙に
非０である。第５図に関連した議論は送信バイトカウン
トレジスタ１５２に関連している。

ビット５　受信ＦＩＦＯのＥＯＰ　　（デフォルト−〇
） このビットは１にセットされるとパケットの最後のバイ
トが受信Ｆ　Ｉ　ＦＯ２９０にロードされていることを
示す。ビットがＦ　Ｉ　ＦＯ２９０にいがなるＥＯＰの
タグも存在しなくなるまでセットされたままである。

ビット６−７　使用されていない　４．４．１゜ＤＬＣ
ＦＩＦＯデータレジスタ ＤＬＣ受信ＦＩＦＯデータレジスタ２９８ＤＬＣ送信Ｆ
ＩＦＯデータレジスタ１６０これらのレジスタの各々は
８ビツトの長さである。

受信ＦＩＦＯデータレジスタ２９８はＤＭＡまたはソフ
トウェアによって読出され受信ＦＩＦＯ２９０から１バ
イトを取除く。

送信ＦＩＦＯデータレジスタ１６０はＤＭＡまたはソフ
トウェアによって書込まれ送信ＦＩＦＯ１５０に１バイ
トロードる、。

受信ＦＩＦＯデータレジスタ 送信ＦＩＦＯデータレジスタ 残余ビット制御／状態レジスタ ビット２−０ ３個の受取られたビット残余ビットはパケットの受取ら
れた残余ビットの数を示すリードオンリフィールドを形
成る、。リセットでのデフォルトはすべてＯである。こ
のフィールドはレジスタの読出または受信バイトカウン
タのＬＳＢの続出のいずれかでクリアされる。

コード　　受信されたビット ビット５−３ 送信残余ビットカウントフィールドはユーザがパケット
の最後のバイトで送信されるべきビットの数を特定る、
ことを可能にる、（データはバイトの量で送信ＦＩＦＯ
にロードされる。これは読出／書込フィールドであって
、ソフトウェアによってクリアされかつリセットですべ
て０にデフォルトる、。

コード　　受信されたビット （以下余白） 付録Ｂ ＵＡＲＴ５４状態／制御レジスタ（４０８）受信ＦＩＦ
Ｏデータレジスタ４０４ａｏ受信ＦＩＦＯデータレジス
タ４０４ａ　（第２１図）（リードオンリ）は受信ＦＩ
ＦＯの出力側にある。ＵＡＲＴ５４によって受取られた
データはプロセッサ１８によって受信Ｆ　Ｉ　ＦＯ４０
４から読出される。レジスタは８ビツトの幅である。ビ
ットＯは最下位データビットに対応し、それは送信また
は受信されるべき最初のビットである。リセットでのデ
フォルト値はすべてＯである。

送信ＦＩＦＯデータレジスタ４２４ａ、送信ＦＩＦＯデ
ータレジスタ４２４ａ　（第２１図）は送信Ｆ　Ｉ　Ｆ
Ｏ４２４の書込専用入力である。この８ビツト幅のレジ
スタに置かれるデータは送信ＦＩＦＯ４２４の最下位ビ
ットの最初（ビット０）から送信される。リセットでの
デフォルト値はすべて０である。

ボー速度除数最下位バイトおよび最上位バイトレジスタ
。これらの２つの８ビツトレジスタは下位およ″び上位
の８ビツトの数を含み、それによってＵＡＲＴクロック
入力（ＵＡＲＴＣＬＫ）はボー速度発生器４１４によっ
て割られるべきである。

各レジスタのビット０は各バイトの最下位ビットである
。リセットでのデフォルト値はすべて０である。２個の
レジスタが組合わされると除数は以下のようになる。

０００００００００００００００１−１によって除算１
１１１１１１１１１１１１１１１−８５５８５によって
除算００００００００００００００００−８５５３８に
よって除算１による除算はＵＡＲＴＣＬＫを変化させず
に通過させる。これによって受信機および送信機は別々
の外部クロックから動作る、ことを可能にる、。

ＭＳＢまたはＬＳＢ除数レジスタのいずれかへの書込に
よってボー速度発生器４１４はボー速度除数レジスタに
ストアされた１６ビツト値でロードされるようになる。

割込可能化レジスタ。割込可能化レジスタは特定の割込
ソースを可能化る、ために用いられる８ビツトの読出／
書込レジスタである。特定のビットを１にセットる、こ
とによってその対応る、割込が可能化される。リセット
でのデフォルト値はすべて０である。ビットを０にリセ
ットる、ことによって割込が不能化されそしてもし対応
る、条件が存在る、なら割込ビンをリセットる、。

（以下余白） ビット　割込ソース ０　　到達される受信Ｆ　Ｉ　ＦＯ４０４のしきい値 １　　到達される送信Ｆ　Ｉ　ＦＯ４２４のしきい値 ２　　受信機ライン状態；オーバラン、パリティ、中断
、フレーミング（４１２）３　　モデム状態：　ＣＴＳ
、ＤＳＲ ４ＵＡＲＴ状態： 受信ＦＩＦＯタイムアウト ５　　　ＵＡＲＴ状態： 受信される特別文字（４１２） ６　　送信ライン状態： 空の送信シフトレジスタ４２０ ７　　使用されていない ＊８２５０では存在しない 割込識別レジスタ。これはＵＡＲＴ状態レジスタが割込
む条件を含む識別る、ために用いられる４ビツトのリー
ドオンリレジスタである。使用されていないビット位置
（７−４）はこのレジスタが読出されるとき０を含む。

ビット０：　割込ベンゾインクビットはいずれかの割込
がペンディングであるとき０にクリアされる。リセット
のデフォルト値は１である。

ピッ）３−１　：　　このフィールドはすべての割込の
最も優先のソースを識別る、。リセットでのデフォルト
値はすべて０である。

（以下余白） ピッ　優先 ト　　準位　ソース　　　　　リセットる、もの０００
第４　　ＣＴＳまたはＤＳＲモデム状態レジスタの読出 ００１第３　到達される送信　このレジスタおよＦＩＦ
Ｏ４２４の　　　び内部ソース しきい値　　　　−００１の読出 ０１０第２　受取られる受信　このレジスタおよＰＩＰ
Ｏ４０４の　　　内部ソース しきい値　　　　−０１０の読出 ０１１第１＊＊オーバラン、　　モデム状態レジスバリ
テイ、受取　夕の続出 られる特別文字、 フレーミング または中断 １００第５　受信ＰＩＰＯ４０４ＵＡＲＴ状態レジスタ
タイムアウト　　の読出 １０１第６＊　空の送信シフト　このレジスタおよレジ
スタ４２０　　　内部ソース −１０１の読出 ビット７−４　使用されていない一〇 ＊８２５０には存在しない ＊＊特別文字またはパリティエラーを有る、文字の同時
の受取りおよびしきい値到達した条件は割込要求がしき
い値到達された割込の発生の前に特別文字またはパリテ
ィエラーのために発生されることを引き起こさなくては
ならない。

ライン制御レジスタ。８ビツトライン制御レジスタはマ
イクロプロセッサ１８が直列のインターフェイスパラメ
ータをプログラムし、中断条件が送信されることを要求
る、ことを可能にる、ために用いられる。リセットでの
デフォルト値はすべてＯである。

ビット＝１およびＯビットＯおよび１は文字の長さを規
定る、 ビット１０　　長さ ２　　ビット２は停止ビットの数を規定る、。Ｏは１つ
の停止ビットを選択し、１は５個のビット文字に対して
１．５の停止ビットかまたは６．７または８個のビット
文字に対して２個の停止ビットのいずれかを選択る、。

３　　ビット３はセットされるとパリティ発生およびチ
ェツキングを可能化る、。

４　　ビット４は偶数と奇数のパリティの間で選択し、
セットされると偶数である。

５　　ビット５および３がセットされると、パリティは
ビット４で示されるのと反対の状態で送信される。

６　　ビット６は中断条件が送られるべきことを要求る
、ために用いられる。ＵＡＲＴはビット６がセットされ
るときはいつでも（中断パターンを送る（現在の文字が
送信された後に送られる）。

シフトレジスタおよび送信ＦＩＦＯの内容はまた廃棄さ
れる。ラインはビットがクリアされると通常の動作に戻
る。

７　　除数ラッチアクセスビットはボー速度除数レジス
タをアクセスる、ためにセットされかつ受信および送信
ＦＩＦＯデータレジスタおよび割込可能化レジスタをア
クセスる、ためにクリアされる。

モデム制御レジスタ。５ビツトモデム制御レジスタはＣ
ＰＵがリンクハンドシェーク信号を操作る、こと可能に
る、。さらに、ＵＡＲＴはテストのためにループバック
モードに置かれ得る。使用されないビット（７−５）は
レジスタが読出されると０であるべきである。リセット
でのデフォルト値はすべて０である。

：（−γが：コτ雀りｙヒ８５ｙ７　＜　　、　　、、
−７’：ｉａゲ’！　　：　　丈ｎｌ／７’ｉ　　ＲＴ
Ｓ／　　１９Ｔｋ’／：ビット　機能 ０　　セットされるとその活動状態（ロー）にＤＴＲ／
を置く １　　セットされるとその活動状態（ロー）にＲＴＳ／
を置く。

２　　セットされるとその活動状態（ロー）に出力１／
を置く。これは汎用制御ピンである。

３　　セットされるとその活動状態（ロー）に出力２／
を置く。これは汎用出力ピンである。

４　　ローカルループバック条件にＵＡＲＴを置く。

５　　使用されていない一〇 ６　　使用されていない一〇 ７　　使用されていない一〇 ＊これらのビットはＩＤＰＣで読出されかつ書込まれて
もよいが、いかなるピンの状態にも影響を及ぼさない。

それらはＩＤＰＣデータシートで「予約された」と記さ
れなくてはならないが、これはそれらがピンアウトされ
ていないからである。

ライン状態レジスタ。割込識別レジスタの適当な割込可
能化ビットと論理積をとるとき、ライン状態割込を発生
し得る条件の存在をセットされたときに示すフラグビッ
トを８ビツトライン状態レジスタは含む。ビット１．２
．３．４および７はライン状態レジスタを読出すことに
よってクリアされる。ビット５は条件が立去るとクリア
されるが割込は割込識別レジスタを読出すことによって
クリアされる（識別レジスタがこの割込を報告る、とき
）。ビット０および６は引き起こす条件がもはや存在し
ないとクリアされる。リセットでのデフォルト値は以下
に示される。

Ｔ″１ ビット　機能 ０　　受信ＦＩＦＯデータレジスタ４０４ａの利用可能
な受信データ。受信Ｆ　Ｉ　ＦＯ４０４が空のときクリ
アされる。デフォルト−〇 １　　受信Ｆ　Ｉ　ＦＯ４０４からのオーバランエラー
（受取られたデータの損失）。デフォルト−〇 ２　　ブロック４１２によって検出される受信パリティ
エラー。デフォルト−０ ３ブロック４１２によって検出されるフレーミングエラ
ー（無効停止ビット）。フレーミングエラーを有る、文
字は受信ＦＩＦＯ４０４にロードされない。デフォルト
−〇 ４　　ブロック４１２によって検出される中断条件。デ
フォルト−〇 ５　　到達される送信Ｆ　Ｉ　ＦＯ４２４のしきい値。

ＦＩＦＯレベルがしきい値より上にいくとクリアされる
。デフォルト−１ ６空の送信シフトレジスタ４２０（最後の文字が送られ
る）。Ｆ　ＩＦＯ４２４およびシフトレジスタ４２０が
もはや空でないときクリアされる。デフォルト−１ ７ブロック４１２によって検出される受取られた特別文
字。特別文字がＰＩＦＯ４０４にロードされるとセット
され、ライン状態レジスタが読出されるとクリアされる
。デフォルト−〇 ＊８２５０では存在しない モデム状態レジスタ。８ビツトのモデム状態レジスタは
リンクハンドシェーク入力信号の条件およびそれらの状
態の変化の存在を示すために用いられる。ビット３ない
し０がリセットで０にデフォルトしビット７ないし４は
入力状態を反映る、。

ビット　機能 ０　　このレジスタは最後に読出されたのでもしＣＴＳ
／が変化しているならセットされる。

１　　このレジスタは最後に読出されたのでもしＤＳＲ
／が変化されているならセットされる。

２　　リング指示の後縁によってセットされる（ＲＩ／
のオンからオフへの推移）。

３　　このレジスタは最後に読出されたので受信ライン
信号検出が変化しているならセットされる。

４　　　ＣＴＳ／ラインの状態（もし活動状態−ローな
らセットされる）。

５　　　ＤＳＲ／ラインの状態（もし活動状態−ローな
らセットされる） ６　　　ＲＩ／ラインの状態（もし活動状態−ローなら
セットされる）。

７　　　ＲＬＳＤ／ラインの状態（もし活動状態−ロー
ならセットされる）。

＊ＩＤＰＣのハードウェアにおいて非断定されなくては
ならない。これらのビットはそれらがビンアウトされる
のでＩＤＰＣデータシートで「保存された」とラベルが
付けられなくてはならない。

ＵＡＲＴ制御レジスタ。８ビツトＵＡＲＴ制御レジスタ
は非８２５０の同様の機能を制御る、ために用いられる
。さらに、ＵＡＲＴソフトウェアリセットビットはここ
に置かれる。

（以下余白） ビット　機能 ０　　受信クロックＭＵＸ４１０の選択：内部ボー速度
発生器４１４のためにセットしかつ外部（ＲＸ　ＣＬ　
Ｋ）のためにクリアされる。リセットでのデフォルト−
０ １受信クロック４１８の選択：内部ボー速度発生器４１
４のためのセットと外部 （ＲＸＣＬＫ）のためのクリア。リセットでのデフォル
ト−〇〇 ２　　同期選択：同期のためのセットと非同期のための
クリア。リセットでのデフォルト−０゜ ３．４　　到達された受信機Ｆ　Ｉ　ＦＯ４０４しきい
値はＦＩＦＯのバイト数がこのレベル以上ならセットさ
れる。リセットでのデフォルト−１１゜ ビット　機能 ５．６　　到達された送信ＦＩＦＯ４２４のしきい値は
ＦＩＦＯのバイト数がこのレベル以下であるときセット
される。リセットでのデフォルト−００゜ １０■２ １１署３ ７　　　ＵＡＲＴ５４はこのビットがソフトウェアによ
ってセットされるとそのデフォルト条件にリセットされ
る。リセット動作はＲ８Ｔビンを介してハードウェアリ
セットと同じである。このビットはリセット動作によっ
てクリアされる。デフォルト譲０゜ ＵＡＲＴ状態レジスタ。５ビツトのＵＡＲＴ状態レジス
タは８２５０　　ＵＡＲＴで発生しない状態条件を報告
る、。さらに、「利用可能パリティエラーを有る、文字
」ビットはこのレジスタ内に置かれる。リセットでのデ
フォルト値はすべて０であって、１であるビット４を除
く。ビット０はレジスタが読出されたときクリアされる
。ビット１ないし４は対応る、条件がもはや存在しない
とクリアされる。

（以下余白） ビット　機能 ０　　　受信ＦＩＦＯ４０４のタイムアウトはレジスタ
が読出されると発生されクリアされる。

１　　ブロック４１２によって検出されるパリティエラ
ーを有る、文字が受信ＦＩＦＯ４０４ａの出力に到達る
、とセットされ、文字がＦＩＦＯから読出されるとクリ
アされる。

２　　ブロック４１２によって検出される特別文字が利
用可能で、特別文字がＦＩＦＯ４０４ａ出力にあるとセ
ットされ、文字がＦＩＦＯから読出されるとクリアされ
る。

３　　到達された受信ＦＩＦＯしきい値。受信ＦＩＦＯ
のバイトの数がしきい値レベルより低くなるとクリアさ
れる。

４　　このビットは送信ＦＩＦＯデータレジスタ４２４
ａが空であるときにいつもセットされる。この条件は割
込を発生しない。

デフォルト−１゜ ５−７　使用されない。

【図面の簡単な説明】

第１図は端子アダプタ（ＴＡ）のこの発明のｌ５ＤＮプ
ロトコル制御器（ＩＤＰＣ）を例示る、。 第２図はこの発明のＩＤＰＣＩＯのブロック図である。 第３図はＤＬＣ５２とＩＤＰＣの残余の部分との間の相
互関係に焦点をあてたＩＤＰＣＩＯの機能ブロック図で
ある。 第４図はＩＤＰＣＩＯのＤＬＣ５２の送信機部分のブロ
ック図である。 第５図はＤＬＣ５２の送信機先入れ先出し方式（ＦＩＦ
Ｏ）１００の構造を例示る、。 第６図はＤＬＣ５２の送信機１０２の部分の直列−並列
シフトレジスタ１１０を例示る、。 第７Ａ図はＤＬＣ５２送信機１０２のＯビット挿入ユニ
ット１２４の構造を例示る、。 第７Ｂ図はＤＬＣ５２の送信機１０２の部分のフラグ／
放棄挿入ユニット１３４の構造を例示る、。 第８図は直列パスポート１０４の送信機部分のブロック
図である。 第９図は５ＢＰ１０４の送信機部分のタイミングを示す
。 第１０図はＩＤＰＣＩＯのＤＬＣ５２の受信機部分のブ
ロック図である。 第１１図はＤＬＣ５２の直列パスポート１０４の受信機
部分のブロック図である。 第１２図は５ＢＰ１０４の受信機部分のタイミングを示
す。 第１３図はＤＬＣ５２の受信機１０８部分のフラグ／放
棄検出ユニット２１４のブロック図である。 第１４図はＤＬＣ受信機１０８の要素２１８の０ビツト
削除ユニツトのブロック図である。 第１５図はＤＬＣ受信機１０８の要素２１８のショート
フレームバイトカウンタ２６０のブロック図である。 第１６図は直列−並列シフトレジスタ２０８および２１
０とＤＬＣ受信機１０８の関連した要素のブロック図で
ある。 第１７図はＤＬＣ受信機１０８のアドレス検出ユニット
２２６のブロック図である。 第１８図はＤＬＣ５２内の受信ＰＩＦＯ１０６の構造を
例示る、。 第１９図はＤＬＣ５２の送信機１０２の部分の動作の状
態図である。 第２０図はＤＬＣ５２の受信機１０８部分の動作の状態
図である。 第２１図はこの発明のＩＤＰＣＩＯで用いられるＵＡＲ
Ｔ５４の機能ブロック図である。 第２２図はＩＤＣｌ０で用いられるＵＡＲＴ５４のパリ
ティチェッカおよび特別文字認識機４１６のブロック図
である。 第２３図はホストプロセッサおよび局所プロセッサへの
この発明のＩＤＰＣｌｏの二重ポートタイミング制御器
（ＤＰＴＣ）５６の相互接続を示すブロック図である。 第２４図はこの発明のＩＤＰＣＩＯのＤＰＴＣその後そ
れによって発生される制御信号のうちのタイミング関係
を示すタイミング図である。 第２６図はこの発明のＩＤＰＣＩＯによって用いられる
プロセッサ間割込機構を例示る、。 第２７図は受信フレーム状態および受信バイトカウント
レジスタとＤＬＣ５２の割込ソースレジスタの受信リン
クアドレスビットフィールドのために用いられる４段階
の「遅延された状態」の装置の図で壽ある。 図において、１０は統合データプロトコル制御器、１２
はディジタル加入者制御器、１８はマイクロプロセッサ
、２４はアドレスラッチ、５０はマイクロプロセッサイ
ンターフェイス、５２はデータリンク制御器、５４は汎
用非同期受信機送信機、５６は二重ポートタイミング制
御器、１００は送信先入れ先出し方式レジスタ、１０４
は直列パスポート、１３０はマルチプレクサ、１３４は
フラグ、放棄発生器、１５０はＦＩＦＯバッファ、１５
２は送信バイトカウントレジスタ、１５４は送信バイト
カウンタ、１８２はＡＮＤゲート、１８４はＯＲゲート
、１８６はシフトレジスタ、１９８は送信クロック制御
、２００はプログラム可能インバータＸＯＲゲート、２
３２はデマルチプレクサ、２４２は比較器、２５２は０
ビツト削除ユニツト、２５４は３ビツトカウンタ、２６
０はショートフレームバイトカウンタ、２６８はシフト
レジスタロード制御、２９０はＦＩＦＯバッファ、２９
４は受信バイトカウンタ、２９８はデータレジスタ、４
００は受信直列−並列シフトレジスタ、４１０は受信ク
ロックＭＵＸ、４１８は送信クロックＭＵＸ、４２０は
送信シフトレジスタ、４２４は送信ＦＩＦ０，４３０は
ＵＡＲＴ割込制御器、５００はホストシステムバス、４
２４はＲＡＭサイクルタイマ、５２６はローカルポート
サイクル制御器、５９６はセマフォレジスタ、６００は
ＡＮＤゲート、６１０はレジスタである。

Claims (36)

【特許請求の範囲】
1. （１）内部バス（５８、６０、６２）と、データ信号の
   高速の直列受信および送信のための双方向のポート手段
   （１０４）と、データ信号の低速の直列受信および送信
   のため全二重手段（４２、４４）と、マイクロプロセッ
   サ（１８）の接続のための前記内部バスに接続されるイ
   ンターフェイス手段（５０）とを有する単一の集積回路
   として組立てられるビット向けプロトコル（ＢＯＰ）デ
   ータ制御器（１０）であって、前記ＢＯＰデータ制御器
   は： 前記内部バスと、前記マイクロプロセッサインターフェ
   イス手段と、前記直列ポート手段とに接続され、前記内
   部バス上でデータを並列に受取り、それを並列から直列
   に変換し、前記直列ポート手段でそれを直列に発生する
   ための送信機手段（１００、１０２）と、前記直列ポー
   ト手段でデータを直列に受取り、それを直列から並列に
   変換し、前記内部バス上で並列に発生するための受信手
   段（１０６、１０８）とを含む、データリンク制御器（
   ＤＬＣ）（５２）と； 前記マイクロプロセッサインターフェイス手段と、前記
   内部バスと、前記全二重手段とに接続され、前記内部バ
   ス上のデータを並列に受取り、それを並列から直列に変
   換し、前記全二重手段でそれを直列に発生するための送
   信機手段（４１８、４２０、４２２、４２４、４２８）
   と、前記全二重手段上でデータを直列に受取り、それを
   直列から並列に変換し、前記内部バス上でそれを並列に
   発生するための受信機手段（４００、４０４、４１０、
   ４１２）とを含む汎用非同期受信機−送信機ＵＡＲＴ）
   （５４）と； 前記内部バスと、前記マイクロプロセッサ（１８）、ホ
   ストプロセッサ（５９５）および共用ＲＡＭ（２２ｎ）
   とバス仲裁手段（５０２、５０４、５０６、５０８、５
   １０、５１２）とに接続され、前記マイクロプロセッサ
   と前記ホストプロセッサを前記ＢＯＰデータ制御器に接
   続し、前記マイクロプロセッサと、前記ホストプロセッ
   サと、前記バス仲裁手段と、前記共用ＲＡＭにタイミン
   グおよび制御信号を発生し、それによって前記共用ＲＡ
   Ｍおよび前記ＢＯＰデータ制御器は前記マイクロプロセ
   ッサおよび前記ホストプロセッサの両方にアクセス可能
   である、二重ポートタイミング制御器（ＤＰＴＣ）手段
   （５６）とを含む、ＢＯＰデータ制御器。
2. （２）前記マイクロプロセッサインターフェイス手段は
   メモリマップを有し、かつ前記ＤＬＣと前記ＵＡＲＴと
   前記ＤＰＴＣ手段は前記メモリマップ内に予め定められ
   たアドレスを有し、各前記ＤＬＣと前記ＵＡＲＴと前記
   ＤＰＴＣはさらに複数個の状態および制御レジスタ（１
   １２、２１２）４０８）（５９６）をさらに含む、請求
   項１記載のＢＯＰデータ制御器。
3. （３）前記ＵＡＲＴは同期モードで選択可能に動作でき
   、 非同期クロック信号のソースと、 同期受信クロック信号と前記非同期クロック信号とを受
   取り、そこから受信同期／非同期モード選択に応答して
   受信クロック信号を発生するための受信クロックマルチ
   プレクサ手段（４１０）と、直列データ信号と前記受信
   クロックＭＵＸによって発生された前記選択可能クロッ
   ク信号を受信しかつ並列データ信号を発生する直列−並
   列受信シフトレジスタ（４００）と、 前記受信シフトレジスタによって発生される前記データ
   信号を並列に受取り、複数個の前記並列データ信号をス
   トアし、前記内部バスに接続された出力で時間的に最も
   最初に受取られたストアされたデータを表わす信号を並
   列に発生するための先入れ先出し方式（ＦＩＦＯ）受信
   レジスタ手段と、 前記同期受信クロック信号と前記非同期クロック信号を
   受取り、送信同期／非同期モード選択に応答して送信ク
   ロック信号を発生するための送信クロックマルチプレク
   サ手段（４１８）と、前記内部バス上でデータ信号を並
   列に受取り、時間を越えて受取られた複数個の前記受信
   されたデータ信号をストアし、前記ストアされた時間的
   に最も最初に受取られたデータを表わす信号を出力で並
   列に発生するための先入れ先出し（ＦＩＦＯ）送信レジ
   スタ手段（４２４）と、 前記送信クロックＭＵＸによって発生された前記選択可
   能なクロック信号と前記ＦＩＦＯ送信レジスタによって
   発生される前記信号とを受取りかつ前記直列データ信号
   を発生するための並列−直列送信シフトレジスタ（４２
   ０）とを含む、請求項１記載のＢＯＰデータ制御器。
4. （４）複数個の「特別」文字をストアするためのアドレ
   ス可能手段（４１３）と、 前記受信シフトレジスタと前記受信ＦＩＦＯレジスタ手
   段に接続され、前記受信シフトレジスタによって発生さ
   れた並列データが前記アドレス可能手段にストアされた
   前記「特別」文字の１つに対応するかどうかを決定し、
   かつ前記決定を示す信号を発生するための特別文字認識
   手段（４１２）とをさらに含む、請求項３記載のＢＯＰ
   データ制御器。
5. （５）前記受信ＦＩＦＯレジスタ手段は前記特別文字決
   定信号に応答して前記複数個のそこにストアされたデー
   タの各々を特別文字としてタグを付け、かつ前記ＦＩＦ
   Ｏで受取られると前記タグを付けられたデータの存在を
   示す信号と、前記ＦＩＦＯ出力で前記タグが付けらられ
   たデータの存在を示す信号とを発生するための手段（４
   ０４）を含む、請求項４記載のＢＯＰデータ制御器。
6. （６）前記内部バスに接続され、マイクロプロセッサの
   接続をするためのインターフェイス手段と、 前記マイクロプロセッサインターフェイスに動作可能に
   接続される複数個のレジスタ手段（４０８）とをさらに
   含み、前記複数個のレジスタ手段の各々は複数個のビッ
   ト記憶位置を含み、前記各位置は前記ＵＡＲＴの予め定
   められた状態／制御をストアし、そこでは前記複数個の
   状態／制御レジスタは前記ＦＩＦＯで受取られる前記タ
   グが付けられたデータの存在を示す前記信号を受取り、
   前記受取られた信号に従ってそこの予め定められた記憶
   位置をセットするためのライン状態レジスタ手段を含み
   、かつそこでは前記複数個の状態／制御レジスタが前記
   ＦＩＦＯ出力で前記タグが付けられたデータの存在を示
   す前記信号を受取り、前記受取られた信号に従ってそこ
   の予め定められた記憶位置をセットするためのＵＡＲＴ
   状態レジスタ手段を含む、請求項４記載のＢＯＰデータ
   制御器。
7. （７）前記ＵＡＲＴ状態レジスタ手段に接続され、前記
   ＦＩＦＯ出力の前記タグが付けられたデータの前記存在
   を示す割込信号を発生するための発生手段（４３０）を
   さらに含む、請求項６記載のＢＯＰデータ制御器。
8. （８）前記割込発生手段が前記ＦＩＦＯ出力での前記タ
   グが付けられたデータを示す前記信号を受取り、前記受
   取られた信号に従ってそこにある複数個の予め定められ
   た（「割込ソース」）記憶位置をセットするための割込
   識別レジスタを含み、前記割込識別レジスタ手段はまた
   前記信号の受信を示す予め定められた（「割込ペンディ
   ング」）位置を有する、請求項７記載のＢＯＰデータ制
   御器。
9. （９）前記受信ＦＩＦＯがそこにストアされた前記デー
   タ信号の数を示す信号を発生しかつ前記複数個の制御／
   状態レジスタ手段がさらに前記マイクロプロセッサイン
   ターフェイスから受信ＦＩＦＯしきい値信号を受取り、
   前記受信ＦＩＦＯしきい値信号をその予め定められた記
   憶位置にストアするためのＵＡＲＴ制御レジスタ手段を
   含み、さらに前記割込識別レジスタ手段は前記ＵＡＲＴ
   制御レジスタにストアされた前記受信ＦＩＦＯしきい値
   信号とそこにストアされたデータ信号の数を示す前記受
   信ＦＩＦＯによって発生された前記信号とに応答して、
   かつ前記複数個の割込ソース位置をそこにセットし前記
   受信ＦＩＦＯが前記しきい値より少なくストアしている
   ことを示す、請求項８記載のＢＯＰデータ制御器。
10. （１０）前記送信ＦＩＦＯはそこにストアされた前記デ
    ータ信号の数を示す信号を発生し、かつ前記ＵＡＲＴ制
    御レジスタ手段はさらに送信ＦＩＦＯしきい値信号を前
    記マイクロプロセッサインターフェイスから受取り、さ
    らに予め定められた記憶位置に前記送信ＦＩＦＯしきい
    値信号をストアし、さらに前記割込識別レジスタ手段は
    前記ＵＡＲＴ制御レジスタにストアされた前記送信ＦＩ
    ＦＯしきい値信号とそこにストアされたデータ信号の数
    を示す前記送信ＦＩＦＯによって発生される前記信号と
    に応答して前記送信ＦＩＦＯが前記しきい値より少なく
    ストアしていることを示す前記複数個の割込ソース位置
    をそこにセットする、請求項９記載のＢＯＰデータ制御
    器。
11. （１１）前記受信シフトレジスタと前記受信ＦＩＦＯレ
    ジスタ手段とに接続され、前記受信シフトレジスタによ
    って発生された複数個の並列データをテストしかつパリ
    ティエラー信号を発生するための手段（４１２）をさら
    に含む、請求項１０記載のＢＯＰデータ制御器。
12. （１２）前記ＤＬＣ手段がクロック信号のソースとデー
    タ信号の直列の受信および送信のためのモード選択信号
    とに応答し、かつ直列ポート手段が時分割マルチプレク
    ス（ＴＤＭ）モードかまたは非マルチプレクスモードで
    選択可能に動作可能である、請求項１記載のＢＯＰデー
    タ制御器。
13. （１３）少なくとも１つのチャネル上のデータを並列に
    受取り、それを並列から直列に変換し、前記直列ポート
    手段でそれを直列に発生するための手段（１００、１０
    ２）を含む送信機をさらに有し、前記直列ポート手段は
    前記ＴＤＭまたは前記非マルチプレクスモードで選択可
    能に動作できる送信側の部分を含み、 前記送信側部分の直列ポート手段はさらにタイムスロッ
    ト選択信号にさらに応答しそして：前記クロック信号と
    、直列フレーム同期化（ＳＦＳ）信号と第１の送信クロ
    ック信号とを受取りそこから第２の送信クロック信号を
    発生するための手段（１９８）と、さらに 前記少なくとも１つのチャネルから前記タイムスロット
    選択信号と前記直列データを受取り、前記直列データ信
    号を前記ＴＤＭまたは前記非マルチプレクスモードで発
    生するためのマルチプレクサ手段（１９６）とを含み、
    前記クロック信号は前記ＴＤＭモードで送信同期化を与
    えかつ前記送信クロック信号は前記非マルチプレクスモ
    ードで送信同期化を与える、請求項１２記載のデータリ
    ンク制御器。
14. （１４）前記マルチプレクサ手段はさらに前記ＳＦＳ信
    号に応答しかつ前記ＳＦＳ信号が活動状態にある間１つ
    の前記チャネルから前記信号を発生し、前記クロック信
    号は送信同期化を与える、請求項１３記載のデータリン
    ク制御器。
15. （１５）３１のチャネル上のデータを前記送信機が受取
    りかつ前記タイムスロット選択信号が３１のタイムスロ
    ットを含む、請求項１４記載のデータリンク制御器。
16. （１６）少なくとも１つのチャネル上のデータを直列に
    受取るための手段を含む受信機をさらに有し、前記直列
    ポート手段は前記ＴＤＭまたは前記非マルチプレクスモ
    ードで選択的に動作可能な受信側部分を含み、前記受信
    側部分の直列ポート手段はさらにチャネル選択信号に応
    答しかつ前記クロック信号と、直列フレーム同期化（Ｓ
    ＦＳ）信号と前記直列データを前記少なくとも１つのチ
    ャネルから受信し、前記ＴＤＭまたは前記非マルチプレ
    クスモードで前記直列データ信号を発生するためマルチ
    プレクサ手段（２３２）を含み、前記一連の信号は前記
    ＳＦＳ信号が前記ＴＤＭモードで活動状態の間予め定め
    られたチャネルの信号であってかつ前記クロック信号は
    前記非マルチプレクスモードで受信同期化を与える、請
    求項１５記載のデータリンク制御器。
17. （１７）前記マルチプレクサ手段が前記ＳＦＳ信号が活
    動状態の間前記予め定められた１つのチャネルから前記
    信号を発生する、請求項１６記載のデータリンク制御器
    。
18. （１８）前記ＤＬＣ送信機手段がさらに送信バイトレジ
    スタと、送信パケットサイズを受信して前記送信パケッ
    トサイズを減分しかつ前記減分されたカウントが０のと
    き信号を発生するためのカウンタ手段（１５２、１５４
    ）と、 前記内部バスと前記直列ポート手段に接続され、前記内
    部バス上のデータを並列に受信し、複数個の前記データ
    をストアし、そこから前記最も最近にストアされたデー
    タを前記直列ポート手段の発生のために発生するための
    ＦＩＦＯ送信手段（１５０）とを含み、そこでは前記Ｆ
    ＩＦＯ送信手段は前記送信バイトレジスタおよびカウン
    タ手段によって発生される信号を示す信号をストアする
    ためのビット位置を含む複数個のビット位置を有する複
    数個のレジスタを含み、それによって「送信パケットの
    最小のバイト」とタグを付ける、請求項１記載のＢＯＰ
    データ制御器。
19. （１９）前記内部バスと、前記マイクロプロセッサイン
    ターフェイス手段と前記直列ポート手段とに接続され、
    複数個の状態信号および制御信号を受取りかつ発生する
    ための手段（１１２、２１２）をさらに含み、前記状態
    および制御手段は前記マイクロプロセッサインターフェ
    イスに動作可能に接続される複数個のレジスタ（１１２
    、２１２）を含み、前記複数個のレジスタの各々は最下
    位から最上位の順に配列された複数個のビット記憶位置
    を含み、前記位置の各々は前記ＤＬＣの予め定められた
    状態条件を示しかつそれぞれ最も発生しやすいものから
    最も発生しにくい前記状態条件に比例して前記最下位か
    ら最上位の順に配列される、請求項１記載のＢＯＰデー
    タ制御器。
20. （２０）前記ＤＬＣ送信機手段はさらに前記内部バスと
    前記直列ポート手段に接続され、前記内部バス上のデー
    タを並列に受信し、そこから発生された前記複数個のデ
    ータをストアし、前記ストアされたデータを前記直列ポ
    ート手段で発生するためのＦＩＦＯ送信レジスタ手段（
    １００）を含み、さらに前記ＤＬＣ受信機手段は前記内
    部バスと前記直列ポート手段に接続され、前記直列ポー
    ト手段で受取られたデータを並列に受信し、複数個の前
    記データをストアし、そこから前記内部バス上で前記ス
    トアされたデータを発生するためのＦＩＦＯ受信レジス
    タ手段（１０６）を含み、前記複数個の状態および制御
    レジスタは最下位が受信されたしきい値到達状態で、第
    ２の最下位位置が受信されたＦＩＦＯデータ利用可能状
    態で、第３の最下位位置が送信しきい値到達状態で、最
    上位の手前の位置は送信ＦＩＦＯバッファ利用可能状態
    と前記最上位位置が送信アンダーラン状態である、５個
    の前記ビット記憶位置を含むＦＩＦＯ状態レジスタを含
    む、請求項１９記載のＢＯＰデータ制御器。
21. （２１）前記ＦＩＦＯ送信レジスタ手段は送信しきい値
    信号に応答し、かつ前記ＦＩＦＯ送信レジスタ手段はさ
    らにデータ要求信号を発生し、前記ＦＩＦＯ送信レジス
    タ手段は 前記ＦＩＦＯ送信レジスタ手段によって受取られた前記
    複数個の並列データをストアし、受取られた前記データ
    を示す信号を複数個の出力で発生し、そこにストアされ
    た前記複数個のデータの数を示す信号を発生するための
    ＦＩＦＯ送信バッファ手段（１５０）と、 前記送信しきい値信号と前記ＦＩＦＯ送信バッファ手段
    にストアされた前記複数個のデータの数を示す前記信号
    に応答し、前記データ要求信号を発生するための手段（
    １５６、１５８）とを含む、請求項２０記載のＢＯＰデ
    ータ制御器。
22. （２２）前記ＦＩＦＯ送信レジスタ手段がさらに送信バ
    イトカウンタ信号に応答しかつ前記データ要求発生手段
    は前記送信バイトカウンタ信号に応答して、前記信号は
    前記ＦＩＦＯ送信バッファ手段にストアされた複数個の
    データの数を示すものであって、０（ＴＢＣ＝０）信号
    に等しい送信バイトカウントを発生するための送信バイ
    トカウンタ手段（１５４）を含み、かつ前記データ要求
    発生手段はさらに前記ＴＢＣ＝０信号に応答し、それに
    よって前記データ要求信号は前記しきい値が予め定めら
    れた値に等しくなりかつ前記ＴＤＢ＝０信号が活動状態
    でないとき発生される、請求項２１記載のＢＯＰデータ
    制御器。
23. （２３）前記ＦＩＦＯ送信バイトカウンタ手段は前記ス
    トアされたデータタグに応答して、前記ＦＩＦＯ送信レ
    ジスタ手段によって受取られた前記データの数のカウン
    トを維持し、かつ前記タグが付けられたデータが前記Ｆ
    ＩＦＯ送信バッファ手段の前記出力で発生されるとき前
    記データが受取られたカウントを示す信号を発生するた
    めの手段を含む、請求項２２記載のＢＯＰデータ制御器
    。
24. （２４）前記ＦＩＦＯ送信レジスタ手段がさらにパケッ
    トの最後のバイトの信号を発生し、そこで前記ＦＩＦＯ
    送信バッファ手段はさらにパケットの最後のバイトとし
    てそこにストアされた前記複数個のデータの各々にタグ
    を付け、かつそこにストアされた前記タグの付けられた
    データがないことを示す信号を発生するための手段をさ
    らに含み、 前記送信バイトカウンタ手段がパケットの最後のバイト
    のカウントを示す信号を発生し、前記パケットの最後の
    バイトのカウント信号は前記ＦＩＦＯ送信バッファ手段
    によって受取られ、さらに前記データ要求発生手段はさ
    ら前記送信バッファ手段内にタグの付けられたデータの
    ストアされた信号がないことにさらに応答して、前記デ
    ータ要求信号は前記しきい値信号が前記予め定められた
    値に等しく、前記ＴＢＣ＝０が活動状態でなくかつ前記
    タグの付けられたデータ信号がないというのが活動状態
    であるとき発生される、請求項２３記載のＢＯＰデータ
    制御器。
25. （２５）前記ＦＩＦＯ受信レジスタ手段は受信しきい値
    信号に応答し、かつ前記ＦＩＦＯ受信レジスタ手段はさ
    らにデータ要求信号を発生し、前記ＦＩＦＯ受信レジス
    タ手段は ＦＩＦＯ受信レジスタ手段によって受取られた前記複数
    個の並列データをストアし、複数個の出力で前記受取ら
    れたデータを示す信号を発生し、そこにストアされた複
    数個の前記データの数を示す信号を発生するためのＦＩ
    ＦＯ受信バッファ手段（２９０）と、 前記受信しきい値信号と前記ＦＩＦＯ受信バッファ手段
    にストアされた前記複数個のデータの数を示す前記信号
    に応答して前記データ要求信号を発生するための手段（
    ２９６）とを含む、請求項２４記載のデータリンク制御
    器。
26. （２６）前記ＦＩＦＯ受信レジスタ手段はさらにパケッ
    トの最後のバイトの信号に応答し、前記ＦＩＦＯ受信バ
    ッファ手段はパケットの最後のバイトとしてそこにスト
    アされた前記複数個のデータの各々にタグを付けかつそ
    こにストアされた前記タグを付けられたデータを示す信
    号を発生するための手段をさらに含み、 前記データ要求発生手段はさらに前記ＦＩＦＯ受信バッ
    ファ手段よって発生されたタグが付けられたデータのス
    トアされた信号の前記ないことにさらに応答し、前記デ
    ータ要求信号は前記受信しきい値信号が予め定められた
    値に等しくなるかまたは前記タグが付けられたデータ信
    号が活動状態であると発生される、請求項２５記載のＢ
    ＯＰデータ制御器。
27. （２７）前記ＦＩＦＯ受信機レジスタ手段は前記ストア
    されたデータタグと前記パケットの最後のバイトの信号
    に応答し、前記ＦＩＦＯ受信レジスタ手段によって受取
    られた前記データの数のカウントを維持し、かつ前記タ
    グが付けられたデータが前記ＦＩＦＯ受信バッファ手段
    の前記出力で発生されると前記データ受信カウントを示
    す信号を発生するための受信バイトカウンタ手段（２９
    ２、２９４）をさらに含む、請求項２６記載のＢＯＰデ
    ータ制御器。
28. （２８）周期冗長検査（ＣＲＣ）コードチェッカ（２２
    ２）とフラグ放棄検出（２１４）をさらに含み、そこで
    は前記複数個の状態および制御レジスタが前記ＣＲＣコ
    ードチェッカと前記受信バイトカウンタ手段と前記ＦＩ
    ＦＯ受信レジスタ手段とに接続された受信フレーム状態
    レジスタを含み、かつ前記フラグ／放棄検出器はその前
    記最下位が放棄が受信された状態で、第２の最下位位置
    は非整数のバイトが受取られた状態で、第３の最下位位
    置は周期冗長検査エラー状態で、第４の最下位はショー
    トフレームエラー状態で、最上位の次の位置はロングフ
    レームエラー状態で、前記最上位位置はオーバランエラ
    ー状態である、６個の前記ビット記憶位置を含む、請求
    項２７記載のデータリンク制御器。
29. （２９）受信マーク遊び検出器（２３０）をさらに含み
    、前記複数個の状態および制御レジスタは前記受信マー
    ク遊び検出器と前記フラグ／放棄検出器とに接続された
    受信リンク状態レジスタを含み、前記最下位の位置はマ
    ーク遊びが受取られた状態で、第２の最下位位置はフラ
    グ遊びが受取られた状態で、前記最上位位置はインフレ
    ーム状態である、３個の前記ビット記憶位置を含む、請
    求項２８記載のＢＯＰデータ制御器。
30. （３０）前記受信バイトカウンタ手段は、 前記データが受信されたカウント信号と前記インフレー
    ム信号とを受取り、前記タグが付けられたデータが前記
    ＦＩＦＯ受信バッファ手段出力で発生されると前記デー
    タが受取られたカウントを示す前記信号（「遅延された
    データが受信されたカウント」信号）を発生するための
    を含み、さらに 前記インフレーム信号に応答し、前記データが受取られ
    たカウント信号と前記フラグ検出信号とを受信しそこか
    ら前記データが受信されたカウント信号を示す信号を発
    生するための現段階手段（６０２）と、 前記現段階手段によって発生された前記データが受取ら
    れたカウント信号を受信しかつ空保留信号とフレーム終
    わり信号とを受信しかつそこから前記空保持およびフレ
    ームの最後の信号を受取るとデータが受信されたカウン
    ト信号を発生しかつ前記空保留信号を発生するための保
    留段階手段（６０６）と、 前記保留段階手段によって発生された前記データが受信
    されたカウント信号を受信しかつマスタ空信号とフレー
    ムの終わり信号を受信しかつそこから前記マスタ空およ
    びフレームの終わりの信号を受取るとデータが受信され
    た前記カウント信号を発生し、さらに前記マスタ空信号
    を発生するためのマスタ段階手段（６１０）と、 前記マスタ段階手段によって発生されたデータが受信さ
    れた前記カウント信号を受信しかつスレーブ空信号を受
    信しかつ前記スレーブ空信号を受取るとそこから前記「
    遅延れたデータ受信カウント」信号を発生するためのス
    レーブ段階手段（６１４）とを含む、請求項２９記載の
    ＢＯＰデータ制御器。
31. （３１）前記ＤＬＣ状態および制御手段は予め定められ
    たビット位置に受信フレーム状態信号と複数個の遅延さ
    れた状態報告手段とをストアし、そ手段は最小のパケッ
    トサイズの信号とフラグ検出信号とを受信し、１度に１
    個のパケットで受信されたデータパケットの状態を発生
    するためのものであって、 インフレーム信号を受取りかつ前記最小パケットイズの
    信号と前記フラグ検出信号とを受取り、前記インフレー
    ム信号を受取ると前記ＤＬＣによって受取られたデータ
    の状態を示す信号をそこから発生するための現段階手段
    と、 前記現段階手段によって発生された前記状態信号を受取
    りかつ保留空信号、フレームの最後の信号を受取り、前
    記空保留信号を受取ると前記ＤＬＣによって受取られた
    データの前記状態をそこから発生しかつ前記空保留信号
    を発生するための保留段階手段と、 前記保留段階手段によって発生された前記状態信号を受
    取りかつマスタ空信号を、フレームの終わりの信号を受
    取り、かつ前記マスタ空およびフレームの終わり信号を
    受取ると前記ＤＬＣによって受信されたデータの前記状
    態をそこから発生しそして前記マスタ空信号を発生する
    ためのマスタ段階手段、 前記マスタ段階手段によって発生された前記状態信号を
    受取りかつスレーブ空信号を受取りかつ前記スレーブ信
    号を受取ると前記ＤＬＣによって受取られるデータの前
    記状態のＯＲ機能をそこから発生し、前記受信フレーム
    状態信号である前記スレーブ空信号を発生するためのス
    レーブ段階手段とを含む、請求項３０記載のＢＯＰデー
    タ制御器。
32. （３２）前記ＤＬＣは複数個のビット位置を有する前記
    マイクロプロセッサインターフェイスに接続される割込
    ソースレジスタを含み、前記ビット位置の予め定められ
    た連続したものは少なくとも最下位の受信リンクアドレ
    スフィールド部分と、有効パケットフィールド部分と、
    最上位割込ソースフィールド部分とを形成する、請求項
    １記載のＢＯＰデータ制御器。
33. （３３）少なくとも第１、第２、第３および第４のリン
    クアドレスレジスタと、パケットアドレスの認識のため
    の同報通信リンクアドレスレジスタとを含むリンクアド
    レス検出手段（２２６）を有し、かつ前記割込ソースレ
    ジスタ受信リンクアドレスフィールド部分は前記４つの
    リンクアドレスレジスタと前記同報通信リンクアドレス
    レジスタとを以下の表に従った受信されたパケットの状
    態と関連させた３ビットフィールドである、請求項３２
    記載のＢＯＰデータ制御器。 受信されたリンクアドレスフィールドの内容ビット ２１０　意味 ０００　認識された前記第１のリンクアドレスレジスタ
    の内容 ００１　認識された前記第２のリンクアドレスレジスタ
    の内容 ０１０　認識された前記第３のリンクアドレスレジスタ
    の内容 ０１１　認識された前記第４のリンクアドレスレジスタ
    の内容 １００　認識された前記同報通信リンクアドレスレジス
    タの内容 １０１　使用されていない １１０　デフォルト＝いかなるパケットも受取られてい
    ない １１１　パケットが受取られる
34. （３４）前記割込ソースレジスタ有効パケットフィール
    ド部分は前記ＤＬＣによって有効パケットの受取を示す
    前記割込ソースレジスタの第４のビット部分と、前記Ｄ
    ＬＣによって有効パケットの送信を表わす前記レジスタ
    の第５のビット位置とを含む、請求項３３記載のＢＯＰ
    データ制御器。
35. （３５）前記送信機手段が前記内部バス上で前記データ
    を受信し、複数個の前記データをストアし、前記データ
    を前記並列から直列への変換で発生するための先入れ先
    出し方式（ＦＩＦＯ）送信レジスタ手段（１００）を含
    み、さらに前記受信機手段は前記直列から並列に変換さ
    れたデータを受取り複数個の前記データをストアしかつ
    前記内部バス上で前記データを発生するための先入れ先
    出し方式（ＦＩＦＯ）受信レジスタ手段（１０６）をさ
    らに含み、そこでは前記割込ソースレジスタ割込ソース
    フィールド部分は前記ＤＬＣによって受取られたフレー
    ム内の予め定められた複数個のエラー条件のいずれかの
    発生を示す前記レジスタの第５のビット位置と、前記送
    信ＦＩＦＯおよび前記受信ＦＩＦＯの複数個の予め定め
    られた条件のいずれかの発生を示す前記レジスタの第６
    ビットの位置と、前記直列ポートの受信側で予め定めら
    れた複数個の条件のいずれかの発生を示す前記レジスタ
    の第７のビット位置とを含む３ビットフィールドである
    、請求項３４記載のＤＬＣ。
36. （３６）前記ＤＰＴＣ手段はクロック信号のソースに接
    続され、ローカルデータ送信／受信（ＬＤＴ−Ｒ）信号
    を含む局所プロセッサからの制御信号と、ホストデータ
    送信／受信（ＨＤＴ−Ｒ）信号を含むホストプロセッサ
    から制御信号を受信しかつ共用メモリ（２２ａ）とバス
    仲裁手段とに信号を発生し、 前記クロック信号のソースに接続され、前記ホスト要求
    信号を前記クロック信号に同期化しかつ同期のホスト要
    求信号を発生するための手段（５２０）と、 前記クロック信号のソースと接続し、前記ローカル要求
    信号と前記同期ホスト要求信号とに応答し、ホストメモ
    リサイクルタイミング（ＨＣＹＣＬＥ）信号とローカル
    メモリサイクルタイミング（ＬＣＹＣＬＥ）信号とメモ
    リアクセス可能化（ＧＯ）信号とをそこから発生し、予
    め定められたサイクル仲裁生産を実現する手段（５２２
    ）と、前記ＬＤＴ−ＲおよびＨＤＴ−Ｒ信号を受信する
    前記クロック信号のソースに接続され、前記共用ＲＡＭ
    に送られる複数個の信号を発生しかつメモリアクセス不
    能化（ＳＴＯＰ）信号を発生するための手段（５２４）
    と、 前記ＬＣＹＣＬＥおよびＨＣＹＣＬＥ信号と、前記ＳＴ
    ＯＰ信号と、前記ＨＤＴ−Ｒ信号とを受信する前記クロ
    ック信号源に接続され、前記バス仲裁手段に複数個の制
    御信号を発生するための手段（５２６、５２８、５３０
    、５３２）とを含む、請求項１記載のＢＯＰデータ制御
    器。