JPH0634548B2 - 通信システム - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一般には通信交換システムに関し、特に複数
の周辺装置と主制御装置との間でディジタル化された音
声信号、データ信号及びメッセージ信号を交換するとと
もに、経路指定するためのシステムに関するものであ
る。

［従来の技術及び発明が解決しようとする問題点］ 従来、構内自動交換機（以下、ＰＡＢＸという。）など
の交換システムは、加入者電話機、端末機及びデータ伝
送装置などの市内の周辺装置と遠隔の周辺装置間で音声
やデータ信号を経路指定するために、そしてまた、メッ
セージ信号又は監視信号を周辺装置に発信し又は該周辺
装置から受信するために使用されている。メッセージ信
号は典型的には、加入者電話機をオフフック状態にさせ
たり、鳴動させるようなリアルタイムな動作を行わせる
ために、周辺装置と１個又はそれ以上のＰＡＢＸの制御
回路との間で伝送される。

周辺装置は典型的には、音声信号をパルスコード変調
（以下、ＰＣＭという。）信号にディジタル化するため
のアナログ・ディジタル変換機及びディジタル・アナロ
グ変換機をしばしば含む提案に係る周辺回路を介して、
上記ＰＡＢＸとインターフェイスがとられる。

様々な規約や標準が、ディジタル音声及びデータ信号の
交換及び伝送を容易にするためにＰＡＢＸのメーカーに
よって採用されている。このような規約の１つであるＴ
１搬送方式（Ｔ１ carrier)がベルシステム会社(the B
ell System Companies)により発展され、当該技術分野
において公知となっている。

Ｔ１搬送方式の規約によると、ディジタル信号は２４チ
ャンネルのＰＣＭ信号及びデータ信号より成る“フレー
ム”によって構成されている。それぞれのチャンネルは
８ビットデータまたはＰＣＭ信号より構成され、そし
て、その信号伝送速度は毎秒約１．５４４メカビットで
ある。従って、ディジタル信号の１フレームは２４個の
８ビットチャンネルと１ビットのフレーム・ビット又は
１ビットの同期ビットとして構成された１９３ビットよ
り成る。

メッセージ信号は、制御ビットを有する所定のチャンネ
ルに伝送されたＰＣＭ音声信号の最下位ビットを置き換
えることによって、ＰＡＢＸの主制御回路と周辺装置と
の間で伝送される。ＰＣＭ信号はＰＡＢＸ又は周辺装置
により受信され、制御ビットはＰＣＭ信号の連続するビ
ットから抽出され、そして、例えばオフフック線へのダ
イヤルトーンを発生させるなどのリアルタイムな動作を
行うための１個又はそれ以上の制御回路に入力されるデ
ィジタルメッセージ信号を形成するために組み込まれ又
は再構成される。

ＰＣＭ音声信号の最下位ビットが制御ビットによって置
き換えられる結果として、不規則な雑音がＰＣＭ音声信
号に注入されるという欠点を上記Ｔ１搬送方式が有して
いる。また、ＰＣＭ音声チャンネルが制御ビットを伝送
するために用いることができるとき、データ信号の誤送
及びデータの完全な喪失が典型的に生じるので、この方
式においてはデータ搬送チャンネルを用いることができ
ない。このＴ１搬送方式の規約の欠点は、制御ビットが
ＰＣＭ信号に合体されているので、メッセージ信号がＰ
ＣＭ音声信号から独立して伝送されないということであ
る。

コンラド・ルイス(Conrad Lewis)により記述され、マイ
テル・コーポレーションか(Mitel Corporation)に譲渡
された１９８３年６月２９日に出願のカナダ特許出願番
号４３１，４２６号の別の従来技術のシステムは、一方
では音声信号及びデータ信号を交換し、他方ではメッセ
ージ信号を交換するための分離回路を用いている。この
マイテル(Mitel)の発明によれば、主及び周辺ディジタ
ル交換回路又は交換機は、様々な周辺装置間でのＰＣＭ
音声及びデータ信号を伝送し経路指定するために利用さ
れており、そして、分離メッセージ交換機は主制御回路
と１個又はそれ以上の周辺装置の周辺制御プロセッサと
の間でメッセージ信号を伝送するために利用されてい
る。

メッセージ信号を伝送するための提案に係る交換機を使
用することにより、このマイテルのシステムは、不規則
雑音が音声信号に混入するといったＴ１搬送方式の規約
の欠点を克服している。また、提案に係るメッセージ交
換機は、例えばシステムリセット中又はブートストラッ
プ中などのメッセージ信号の高いトラフィックの期間に
おいて、短時間で多くのメッセージ信号を伝送すること
が可能である。

しかし、提供されるメッセージ交換機を備えるために
は、多くの付加回路と配線が必要であった。そのような
付加回路及び配線は、価格的にも、またかなりの広い回
路基板のエリアを占有するという点で望ましくないこと
が明らかとなった。また、主制御回路及び周辺制御プロ
セッサは、受信されたメッセージ信号においてエラー検
査ルーチンを行う必要があり、それに応答してそれぞれ
の受信されたメッセージ信号に対する肯定応答信号を発
生させる必要があった。これらの操作は実行するために
実質的に多くのプロセッサのサイクルを必要とするの
で、システムの性能をたいへん低減させる。

更なる従来技術の回路は、バチラー(Beuscher)ほかによ
って、“時分割交換システムのための制御情報通信の配
置(CONTROL INFORMATION COMMUNI CATION ARRANGEMENT
FOR A TIME DIVISION SWITCHING SYSTEM)”と題されて
記述され、ベル電話研究所に特許された１９８２年３月
３０日付のアメリカ合衆国特許番号4,322,843号に記載
されている。このバチラーの発明は、制御メッセージを
交換加入者間での通話経路を完成するための分配された
制御プロセッサを有する時分割交換システムを示してい
る。各制御メッセージは、制御メッセージの送信先を示
すアドレス部を有しており、分配された制御プロセッサ
のうち対応する１個に接続された関連する１組の着信及
び発信の時分割多重された線路上の予め決められたタイ
ムスロットチャンネル中において、ある時分割された空
間分割交換機に伝送される。通話信号が制御メッセージ
と同じ組の線路に伝送される。中央制御装置と複数の周
辺制御装置は、時分割多重されたチャンネルのうち選択
されたチャンネルを利用している制御メッセージを交換
し、そのチャンネルの残りのチャンネルが音声信号を搬
送するために使用される。それぞれの制御メッセージは
複数の制御ワードを有し、それぞれの制御チャンネルは
１フレームにつき１ワードを伝送する。

バチラーほかによれば、与えられたチャンネルはただ１
対の時分割多重された線路のための制御チャンネルとし
て定義されている。例えば、もしチャンネル１が予め決
められた１対の時分割多重された線路上の制御チャンネ
ルとして定義されるならば、他の対の時分割多重された
線路はチャンネル１を制御チャンネルとして使用しない
であろう。それぞれのタイムスロットが予め決められ定
義された制御チャンネルと同じ数字で指定されていると
き、主時分割多重交換装置は（周辺制御装置に対し
て）、時分割多重された線路の発信線路上の予め決めら
れた制御チャンネルによって伝送された制御メッセージ
を受信し、該制御メッセージを主制御分配装置の入力に
接続された交換装置の提案に係る出力ポートに印加す
る。同様に、同じタイムスロット中において、時分割多
重交換装置は、主制御分配装置の出力を、周辺制御装置
により受信されるための他の組の時分割多重された線路
に別の制御メッセージを伝送するための時分割多重交換
装置の対応する予め決められた提案に係る入力ポートに
接続する。制御分配装置は、受信された制御メッセージ
用の適当な送信先を決定し、送信先装置と関連した制御
チャンネルと同じ数字で指定されたチャンネルの時分割
多重交換装置の上記入力ポートにメッセージを再伝送す
る。

それぞれの周辺制御装置は、それに関連した特別な制御
チャンネルを有しているので、周辺制御装置の数は１フ
レーム当りのチャンネル数により限定されており、それ
によってシステムの拡張性が制限されている。

本発明の目的は以上の問題点を解決し、通信システムに
おいて伝送のための制御ビットがＰＣＭ信号に合体され
ず、メッセージ信号をＰＣＭ音声信号とは独立に伝送す
ることができるとともに、当該システムに接続される上
記周辺制御装置の数が１フレーム当りのチャンネル数に
限定されることなく、システムの拡張が容易であって、
メッセージ信号の種々のトラヒックに対応できる通信シ
ステムを提供することにある。

［問題点を解決するための手段、作用及び発明の効果］ 本発明によれば、通信システムは回線交換マトリックス
を介してＰＣＭ音声信号及びデータ信号を交換するため
に、そして、周辺サブシステムに接続された複数の周辺
装置を接続するために、また、回線交換マトリックスの
１つ又はそれ以上の割り当てられたチャンネルにおける
メッセージ信号の伝送及び受信を行うために設けられ
る。本発明に係る好ましい実施例によれば、チャンネル
はメッセージ信号の様々なトラヒック量を収納するため
に動的に配置されている。配置されたチャンネルはそれ
ぞれの周辺サブシステム用の同じメッセージチャンネル
の時分割を行うために回線交換マトリックスを介して多
重化され、バチラーほかとは反対にここではそれぞれの
周辺制御装置は提案に係る１個のメッセージチャンネル
を有している。割り当てられたチャンネルを時分割多重
化することによって、そのシステムに接続された周辺サ
ブシステムの数を簡単に拡張を行うことができる。この
ように、このシステムに接続することができるサブシス
テムの数は、バチラーほかの特許において開示されたシ
ステムとは違って、１フレーム中のチャンネルの数には
限定されない。

メッセージ信号は、メッセージ信号のエラーのない伝送
を保証するために、誤差検出とハンドシェイク(hand sh
aking)の特徴を備えているプロトコルに従って伝送さ
れ、それによってエラーチェックルーチンを実行するた
めの実質的な処理時間を必要とする従来技術のマイテル
の装置の欠点を克服している。また、本発明に使用され
たプロトコルによれば、複数のメッセージ信号は主制御
装置又はプロセッサからの１回の肯定応答を必要とする
単一のメッセージパケットに結合され、それによって、
従来技術のマイテルの装置において必要とされた複数の
肯定応答の時間を消費することを緩和している。

メッセージ信号の伝送用に全回線交換チャンネルを配置
する結果として、本発明はＰＣＭビットをメッセージ信
号ビットに置き換える必要があり、その結果、外部雑音
を生じさせる従来技術のＴ１搬送方式の規約の欠点を克
服している。しかも、本発明によれば、従来技術のマイ
テルの装置のように、提案に係るメッセージ交換を実行
するための付加的な回路や配線を必要としない。

さらにまた、メッセージ信号に伝送用に配置された１フ
レーム当りのチャンネルの数をこの好ましい実施例によ
るプロセッサ制御のもとで動的に変化することができる
ので、本発明は例えば、システムリセット中又はブート
ストラップ中などのメッセージ信号のトラヒックが高い
期間中において、１フレーム当りの多数のメッセージ信
号を効率よく伝送できる。

一般に本発明は、音声信号及びデータ信号の時分割多重
の交換を制御するための主制御装置と、予め決められた
タイムスロットのチャンネル上において、この周辺サブ
システムに接続された複数の周辺装置に音声信号及びデ
ータ信号を伝送及びそこから受信するための１つ又はそ
れ以上の周辺サブシステムと、主制御装置の制御のもと
にサブシステム間で音声信号及びデータ信号の時分割多
重交換及び空間分割多重交換を行うための主制御装置と
周辺サブシステムに接続された回線交換マトリックスを
有している。本発明はさらに、ネットワーク層のメッセ
ージ信号をサブシステムに伝送しまたそこから受信する
ため、また、それに応答してタイムスロットのチャンネ
ルのうち、さらに予め決められたタイムスロットのチャ
ンネルにおける回線交換マトリックスにリンク層のメッ
セージ信号を伝送し、また、そこから受信するための回
線交換マトリックス上の１つ又はそれ以上の周辺サブシ
ステムに接続された１つ又はそれ以上の通信制御装置を
有している。さらに、通信制御装置は、回線交換マトリ
ックスを介して、１つ又はそれ以上の通信制御装置によ
り受信及び伝送されたリンク層のメッセージ信号を伝送
及び受信し、そして、それに応答してネットワーク層の
メッセージ信号を主制御装置に伝送し、また、そこから
受信するための主制御装置及び回線交換マトリックスに
接続される。そして、回路装置はメッセージ信号の伝送
におけるエラーの検出、並びにそれに応答してメッセー
ジ信号の再伝送を行うための各通信制御装置に含まれて
おり、それによって、メッセージ信号のエラーのない伝
送及び受信が音声信号及びデータ信号の送信及び受信と
同時的に実行される。

特に、本発明は、主制御装置と１個又はそれ以上の周辺
サブシステムそして主制御装置の制御のもとで、周辺サ
ブシステム間でのディジタル音声信号及びディジタルデ
ータ信号を搬送するタイムスロットのチャンネルを時分
割多重及び空間分割多重の交換を行うための回路交換マ
トリックスを有する通信システムにおいて使用されるメ
ッセージシステムである。そのシステムは、ネットワー
ク層のメッセージ信号をサブシステムに伝送しそこから
受信し、そして、それに応答してタイムスロットのチャ
ンネルのうち予め決められたチャンネル上の回線交換マ
トリックスにリンク層のメッセージ信号を伝送しそこか
ら受信するための、１個又はそれ以上の周辺サブシステ
ムと回線交換マトリックスに接続された１個又はそれ以
上の通信制御装置を有している。本発明は好ましくはさ
らに、回線交換マトリックスを介して１つ又はそれ以上
の通信制御装置により受信及び伝送されたリンク層のメ
ッセージ信号を伝送及び受信し、それに応答してネット
ワーク層のメッセージ信号を主制御装置に伝送し、そこ
から受信するための主制御装置及び回線交換マトリック
スに接続された別の通信制御装置と、メッセージ信号の
伝送においてエラーを検出し、それに応答してメッセー
ジ信号の再伝送を行うための、通信制御装置のそれぞれ
に接続された回路装置を有しており、それによってエラ
ーのないメッセージ信号の伝送及び受信が音声信号及び
データ信号の伝送及び受信と同時に実行される。

この記述が対象としている当該技術分野の熟練者は、デ
ィジタル電話、交換の概念、マイクロプロセッサのプロ
グラミングそして周辺回線を介して周辺サブシステムに
対してインターフェイスをとるアナログトランク、アナ
ログ線路回線、ディジタルトランク、トーン発生器及び
トーン受信機、記録済みアナウンスメント回路などの周
辺装置の構造と動作については理解していると仮定して
いる。「回線交換(ciucuit switch)と「周辺装置の効果
(peripheral switch)」という用語を、時分割ディジタ
ル信号チャンネルを同じか又は別の型の他のチャンネル
に伝送する複数の回線を切換える装置として用いる。
「メッセージ信号(message signal)」という用語は、制
御信号又は他の監視信号又は命令信号を意味する。

［実施例］ 第１図において、主制御プロセッサＭＣＰ１は制御バス
３を介して、回線交換マトリックスＣＳＭ５、通信制御
回路７、直接メモリアクセス制御回路ＤＭＡＣ９及びダ
イナミックランダムアクセスメモリ回路ＤＲＡＭ１１に
接続されている。

ＭＣＰ１は典型的にはマイクロプロセッサとそれに関連
したデコーダ回路及び制御回路を有しており、これにつ
いては第７図を参照して詳細後述する。回線交換マトリ
ックスＣＳＭ５は典型的には、回線交換マトリックスＣ
ＳＭ５のそれぞれの入力リンクと出力リンク間でのディ
ジタル信号の時分割交換及び空間分割交換を実行するた
めの複数の交差点のディジタル交換装置を有しており、
これについては第２図、第４図Ａ及び第４図Ｂにもとづ
いて以下に更に詳しく述べる。

回線交換マトリックスＣＳＭ５はまた、ＭＣＰ１の制御
のもとでＤＲＡＭ１１からＤＭＡＣ９を介して受信され
るネットワーク層のメッセージ信号を、データリンク層
のメッセージ信号に変換し、１チャンネル又はそれ以上
の動的に配置されたチャンネル上のＣＳＭ５を介して、
予め決められた１つ又はそれ以上のＢＡＹ１ないしＢＡ
ＹＮで示される周辺サブシステムに伝送するための通信
制御回路７に接続されている。これについては詳細後述
する。

また制御回路７は、詳細後述するように、ＭＣＰ１の制
御のもとで、サブシステムからＣＳＭ５を介して受信さ
れたデータリンク層のメッセージ信号を、ＤＭＡＣ９を
介してＤＲＡＭ１１に蓄積するためのネットワーク層の
メッセージ信号に変換する。ネットワーク層及びデータ
リンク層のメッセージ信号は、国際標準化機構（以下、
ＩＳＯという。）により確立された通信プロトコルのオ
ープンシステム相互接続モデルのような当該技術分野に
おいて知られるようになった第２及び第３番目に低い層
として参照する。オープンシステムの相互接続のための
ＩＳＯ参照モデルは、異なったメーカで異なった設計で
製造されたシステムを相互接続するための７層のアーキ
テクチュアである。昨今、この参照モデルの最初の応用
がローカルエリアネットワークの分野において行なわ
れ、本発明によれば、この参照モデルを電気通信システ
ムに適用している。

周辺サブシステムＢＡＹ１…ＢＡＹＮは提案にかかる回
線交換リンクを介してＣＳＭ５に接続されている。例え
ば、ＢＡＹ１は図に示すように、制御バス１５を介して
複数の周辺回路１７ないし１９、周辺回線交換機２１、
通信制御装置２３、ＤＭＡＣ２５及びＤＲＡＭ２７に接
続された周辺制御装置プロセッサＰＣＰ１３を有してい
る。

周辺交換機２１は予め決められた提案にかかる回線交換
リンクを介してＣＳＭ５に接続され、そしてさらに周辺
回路１７から１９に接続された所定数の双方向性リンク
を有している。

本発明に係る本実施例においては、周辺回路１７乃至１
９と周辺交換機２１との間に接続されたリンクの数は、
周辺交換機２１を回線交換マトリックスＣＳＭ５に接続
しているリンクの数より多い。従って、ＣＳＭ５がロー
カルマトリックスの回線交換を実行しているとき、一
方、周辺交換機２１は典型的には、上記周辺回路のうち
予め決められた幾つかの周辺回路を、ＣＳＭ５に接続さ
れた複数のリンクに接続するために、チャンネル割り当
て処理又はチャンネルの集中化処理を実行する。

（例えばＢＡＹＮなどの）別の複数の周辺サブシステム
が典型的に提案に係るリンクを介して回線交換マトリッ
クスＣＳＭ５に接続されている。例えば、ＢＡＹＮは、
制御バス３１を介して周辺回路３３から３５、周辺交換
機３７、制御装置３９、ＤＭＡＣ４１、並びにＤＲＡＭ
４３に接続された周辺制御プロセッサＰＣＰ２９を有し
ている。

制御装置２３及び３９の各々は、１本のリンクを、各制
御装置２３，３９に対応する周辺交換機２１，３７と共
有している。すなわち、第１図に示すように、同一の１
本のリンクが制御装置２３とそれに対応する周辺交換機
２１に接続されるとともに、別の同一の１本のリンクが
制御装置３９とそれに対応する周辺交換機３７に接続さ
れる。従って、メッセージ信号は、対応する交換機２１
又は３７を最初に通過することなしに、制御装置２３及
び３９によって直接に受信される。

データ伝送装置や加入者電話機などの周辺装置は典型的
には、音声信号、データ信号及び線路状態信号を伝送す
るための平衡型電話線を介して周辺回路１７ないし１９
（３３ないし３５）に接続されている。上述のように、
周辺回路１７ないし１９（３３ないし３５）は典型的に
は、アナログ音声信号をＰＣＭディジタル信号に並びに
その逆に変換するための回路と状態信号を検出し、それ
に応答して制御バス１５（３１）に制御信号を発生する
ための線路状態回路を有している。ＰＣＰ１３（２９）
は周辺回路によって発生された例えばオフフック状態や
鳴動等のリアルタイムな動作を示す制御信号を検出す
る。

説明のために、周辺回路１７（ＢＡＹ１）に接続された
データ伝送装置などの周辺装置が、オフフック状態にな
ったり、（電子郵便信号などの）データ信号を周辺回路
３３（ＢＡＹＮ）に接続された別のデータ伝送装置に送
信する場合について考える。

初めに、オフフック状態信号が、データ伝送装置によっ
て発生され、それに続いて周辺回路１７の線路状態回路
において検出されるダイヤル（またはＤＴＭＦ）信号が
発生される。周辺回路１７はその状態信号とダイヤル信
号の受信に応答して制御バス１５を介してＰＣＰ１３に
印加するための第１の制御信号を発生する。

次に、メッセージ信号のフォーマッティングがＰＣＰ１
３の制御のもとでＤＲＡＭ２７において行なわれる。Ｄ
ＲＡＭ２７におけるメッセージのフォーマッティングは
ＩＳＯ参照モデルのネットワーク層で実行される。その
とき、通信制御装置２３はフラグ信号を回線交換マトリ
ックスＣＳＭ５に送信し始める。ＣＳＭ５は、以下に詳
述するように、ＭＣＰ１の制御のもとでこのようなフラ
グ信号を検出するためにＰＣＭリンクを走査する。フラ
グ信号を検出したとき、ＣＳＭ５はそのＰＣＭリンクを
介して制御装置７と２３の間にリンクを形成し、前進フ
ラグ信号を制御装置２３に伝送する。前進フラグ信号を
受信したとき、制御装置２３はＤＭＡＣ２５を介してＤ
ＲＡＭ２７からネットワーク層のメッセージ信号を受信
し始め、そしてそれらの信号を、所定の動的に割り当て
られたチャンネルの間においてＣＳＭ５を介して制御装
置７に伝送するためのデータリンク層のメッセージ信号
に変換する。

好ましい実施例においては、データリンクメッセージ信
号のフォーマッティングが、ハイレベルデータリンク制
御（以下、ＨＤＬＣという。）プロトコルの変化に従っ
て制御装置７及び２３ないし３９において行われるが、
代わりにＣＣＩＴＴにより勧告されたＸ．２５プロトコ
ルなどの任意のビットオリエンテッド・データリンクプ
ロトコルに従ってフォーマッティングを行うことも可能
である。ＨＤＬＣプロトコルの有用な記述が、データプ
ロ・リサーチ・コーポレーション(Datapro Research Co
rporation)により１９８２年９月に刊行された“ＩＳＯ
ハイレベルデータリンク制御（ＨＤＬＣ）”という題名
の記事の中において発見されている。データリンクプロ
トコルは、いったんメッセージ信号がネットワーク層
（すなわち、ＤＲＡＭ２７）からリンク層（すなわち、
制御装置２３及び７）に送信されると、ＭＣＰ１へのエ
ラーのない送信及びＭＣＰ１によるエラーのない受信が
保証されるという特徴がある。データリンクプロトコル
は、ＰＣＰ１３またはＭＣＰ１のどちらか一方により付
加的な動作を必要としないで、該当信号が正確に受信さ
れる時まで、制御装置７と２３の間でのメッセージ信号
の再伝送を確実にするために、例えば巡回冗長度チェッ
ク、パケットの番号付け、再伝送タイマーなどの多くの
特徴をかね備えている。

通信制御装置７は回線交換マトリックスＣＳＭ５からリ
ンク層のメッセージ信号を受信し、ＤＭＡＣ９を介して
パラレルにＤＲＡＭ１１に蓄積するためにリンク層の信
号をネットワーク層の信号に再変換する。次に、ＭＣＰ
１はＤＲＡＭ１１に蓄積されたメッセージ信号を読み出
し、それに応答してＣＳＭ５の形成用の制御バス３に制
御信号を発生し、周辺回路１７、３３間に伝送パスを確
立する。また、ＭＣＰ１は典型的にはメッセージ信号の
受信を通知するために、制御装置７及びＣＳＭ５を介し
てＰＣＰ１３に肯定応答メッセージ信号を送信する。

前述のように、そのような複数のメッセージ信号を、制
御装置７を介してＭＣＰ１に伝送するための１個のリン
ク層のメッセージパケットに連結して伝送することがで
き、ここで、受信されたメッセージ信号の受け取りを示
す１個の肯定応答信号(acknowledgement signal)を送り
返すことだけを必要とする。それによって、個々のメッ
セージ信号がメッセージ交換回路を介して伝送されるこ
とを必要としかつ受信された各信号がその受信時に肯定
応答信号を必要とする従来技術のマイテルのシステムの
欠点を克服している。

前記従来技術のＴ１システムによれば、ただ１ビットだ
けがそれぞれ伝送されたＰＣＭ音声バイトとともに伝送
されるので、メッセージ信号を伝送するためにかなり多
くの時間が必要であった。しかしながら、本発明による
システムにおいては、詳細後述するように、ＰＣＭチャ
ンネルはメッセージ信号を伝送するために動的に割り当
てられ、その結果音声信号、データ信号及びメッセージ
信号のトラヒック量が動的に制御される。

回路３３に接続されたデータ伝送装置であり得る周辺装
置のスクリーン上への表示または記憶装置への蓄積のた
めに周辺回路１７を介して周辺装置（すなわちデータ伝
送装置）から受信されたデータ信号が周辺交換機２１及
びＣＳＭ５を介して周辺交換機３７に伝送され、そこか
らまた周辺回路３３に伝送される。

あるいはまた、回路３３に接続された周辺装置が使用中
であるか、またはそれと関連した記憶装置が満杯のと
き、前記データ信号（例えば電子郵便）は、周辺制御プ
ロセッサＰＣＰ２９と接続されたフロッピーディスクな
どの非揮発性蓄積媒体に蓄積されることが可能である。

電源の立上け中またはシステムのブートストラップ中に
おいては、オペレーティング・システムのデータ信号な
どのデータ信号は典型的には、主制御プロセッサＭＣＰ
１から１つ又はそれ以上の周辺サブシステム（ＢＡＹ
１、…ＢＡＹＮ）にダウンロードする必要がある。本発
明によればＤＲＡＭ１１に蓄積されたデータ信号は、シ
ステムの電源の立上げ又はリセットの前において典型的
には定義されていない状態にある周辺交換機２１及び３
７を迂回して、動的に割り当てられたチャンネル上で制
御装置２３及び３９に大容量で転送される。

回線交換マトリックスＣＳＭ５のブロック図が第２図に
図示されている。前述のように、ＣＳＭ５は周辺交換機
２１または３７を介して所定のＰＣＭチャンネルを割り
当てられている周辺回路のうち種々の周辺回路を接続す
るための時間及び空間の交差点の接続装置を提供してい
る。好ましい実施例においては、ＣＳＭ５はマイテル社
のディジタル時間及び空間交差点切換回路（以下、ＤＸ
回路として略記する。）を有しており、それらの切換回
路は、少なくとも８個の３２チャンネル入力リンクを８
個の３２チャンネル出力リンクに対してタイムスロット
の割り当て及び空間の割り当てを提供している。ＤＸ回
路の４×４の正方形マトリックスは、４個の８リンク入
力端子と４個の８リンク出力端子を有するように形成さ
れている。

従って、マトリックスは第１図を参照して上述されたよ
うにメッセージ信号及び大容量のデータの転送と同様
に、ＰＣＭ音声及びデータの交換を実行するための３２
個の双方向性リンクを供給している。

マイテルのＤＸ回路は当該技術分野においては公知であ
り、その動作の十分な記述を、１９８４年７月３１日マ
イテル社に付与されたカナダ特許番号１，１７１，９４
６号において見ることができる。

第２図に示された好ましい実施例によれば、ＤＸ回路Ｄ
Ｘ１，ＤＸ２，ＤＸ３…ＤＸ１６（それぞれ符号５Ａ，
５Ｂ，５Ｃ…５Ｐで示す）は前記入出力端子を介してそ
れぞれの入出力リンクに接続されている。例えばＤＸ回
路ＤＸ１（５Ａ）は、端子ＬＩ０Ａ，ＬＩ１Ａ…ＬＩ７
Ａに接続された８個の入力リンクと、当該ＤＸ回路の端
子ＬＯ０Ａ，ＬＯ１Ａ…ＬＯ７Ａに接続された８個の出
力リンクを有している。残りのＤＸ回路５Ｂ，５Ｃ…５
Ｐは、同様にそれぞれ入力及び出力リンクに接続されて
いる。

本発明の動作の説明のために、第１図においてただ２個
のそのようなサブシステム（ＢＡＹ１とＢＡＹＮ）につ
いて記述しているが、好ましい実施例においては、１０
個の周辺サブシステムが主制御ボードに接続されてい
た。

本発明の好ましい実施例においては、ディジタル信号プ
ロセッサ型の外部プロセッサはまた、トーン・コンファ
レンシング(Tone conferencing)、ＤＴＭＦトーンの発
生及びプログレストーン(progress tone)の検出を行う
ために、ＣＳＭ５に接続される。外部プロセッサは本発
明の一部分を形成していないが、外部プロセッサの動作
とＣＳＭ５との接続は当業者には公知のものである。第
１表は好ましい実施例による回線交換マトリックスＣＳ
Ｍ５と前記１０個の周辺サブシステムとの間のリンク接
続を示す。

第２図，第３図Ａ及び第３図Ｂにおいて、第１図の周辺
交換機２１は２個のＤＸ回路４５及び４７で構成されて
いるように図示されている。回路４５及び４７の入力端
子ＳＩ０はそれぞれ、ＣＳＭ５の出力端子ＬＯ４Ａ及び
ＬＯ６Ａに接続されており、ＤＸ回路４７へのＳＩ０入
力はさらに通信制御装置２３に接続されている。回路４
５及び４７のＳＩ１入力端子は両方ともＣＳＭ５のＬＯ
５Ａ出力端子に接続されている。従って、ＣＳＭ５のＬ
Ｏ５Ａ端子に接続されたリンクはこれら２個の回路間で
共有されており、またＣＳＭ５からのＬＯ６Ａリンクは
ＤＸ回路４７と制御装置２３間で共有されている。

好ましい実施例によれば、１本のリンクは１フレームに
つき３２個のタイムスロットのチャンネルを伝送する。
それゆえ、１５チャンネルは回路４５のＳＩ１入力端子
に使用され、他の１５チャンネルは回路４７のＳＩ１入
力端子に使用される。

ＤＸ回路４５のＳＯ０出力端子はＣＳＭ５のＬＩ４Ａ入
力端子に接続されている。回路４７の出力端子ＳＯ０は
ＣＳＭ５のＬＩ６Ａ入力端子に接続されるとともに、信
号を伝送しないときは高インピーダンスモードにされて
いる制御装置２３の出力に接続されている。ＣＳＭ５の
ＬＩ５Ａ入力端子に接続されたリンクは回路４５と４７
とのＳＯ１出力端子間で共有されている。

第３図Ａにおいて、４個の周辺回路１７，５１，５３及
び１９が図示されている。それぞれの周辺回路は典型的
には例えば電話機、データ伝送装置及びデータ端末装置
などの周辺装置から音声信号及びデータ信号を受信する
ために当該周辺回路に接続されたチップ線及びリング線
により構成された複数対の平衡電話線を有している。好
ましい実施例によれば、２４対の平衡線が周辺回路１
７，５１，５３及び１９のそれぞれに接続されている。
上述のように平衡線から受信された音声信号は周辺回路
のアナログ・ディジタル変換回路装置によりＰＣＭ信号
に変換される。次にＰＣＭ音声信号は第１図において前
述したように、ＣＳＭ５への伝送用ＤＸ回路４５に印加
される。

周辺回路１７及び５３はそれぞれそこからＤＸ回路４５
に伸びる１及び０．５リンクを有し、０．５リンクはそ
れぞれ周辺回路５１及び１９の０．５リンク出力と共有
されている。同様に、ＤＸ回路４５の６個の出力リンク
端子ＳＯ２ないしＳＯ７はそれぞれ周辺回路１７、５
１、５３及び１９の入力端子に接続されている。このよ
うにして６個の入力リンクと６個の出力リンクより成る
合計１２本のリンクがＤＸ回路４５と周辺回路１７，５
１，５３及び１９との間に伸びている。

第３図Ｂにおいて、ＤＸ回路４７と４個の周辺回路のう
ち個々の周辺回路との間の個々のリンクは説明を簡略化
するために図示されていないが、第３図Ａに示す方法と
同一の方法で接続されている。４個の周辺回路はブロッ
ク５７で表示されている。さらに９７−６７２の番号で
表示された平衡線は周辺回路５７のそれぞれの端子に接
続されている。

ＤＸ回路４５及び４７は、ＰＣＰ１３（第１図参照）か
らの制御信号を受信するのに応答して、所定の着信リン
ク及び発信リンクと、ＣＳＭ５と所定の周辺回路１７，
５１，５３，１９及び５７との間にあるそれのチャンネ
ルを接続するために配置されている。

ＤＸ回路４５及び４７は、好ましい実施例において十番
台の番号で表示されている付加的サブシステムのそれぞ
れにおいて、周辺回路をＣＳＭ５と接続するための回路
の代表例である。

前述のように、本発明で使用された基礎的な時間及び空
間分割交換装置はマイテル社のＤＸ回路であることが好
ましい。その回路は前記マイテルの特許に十分に記述さ
れており、読者が参照することが可能である。

次に第４図Ａにおいて、第２図の５Ａなどの１個のＤＸ
回路の内部回路を図示しており、時分割多重化された入
力信号を伝送している複数の入力線、典型的にはＳＩ０
〜ＳＩ７として述べられた８本の線路が１０１Ａ及び１
０１Ｂの２個のセクションで示された入力データ操作部
に接続されている。それぞれの入力線により伝送された
データはシリアルフォーマットで受信され、それにより
時間的に連続したデータが複数のフレームに分割され、
それぞれのフレームは３２チャンネルに分割されそして
それぞれのチャンネルはデータワードを構成する８ビッ
トにより分割される。操作部１０１Ａ及び１０１Ｂにお
いて、入力信号はシリアル状態からパラレル状態に変換
される。その結果、連続する信号がそれぞれの操作部か
ら８ビットのパラレルリンクを介してデータ記憶部１０
２Ａ及び１０２Ｂ（以下、記憶部１０２として参照す
る。）の２個の対応する部分のデータＤ入力に印加され
る。データ記憶部１０２Ａ及び１０２Ｂにおけるこのデ
ータの蓄積のタイミングが書き込み制御論理回路１０３
Ａ及び１０３Ｂにより制御され、回路１０３Ａ及び１０
３Ｂは１対のリード線ＳＤＭＷとクロック発生機Ｃ２４
４により制御されており、両方ともタイミング波形発生
機１１８（第４図Ｂ参照）で発生されたタイミング波形
を伝送する。入力データ操作部と書き込み制御論理回路
を結合することができるので、記憶部をもちろん結合す
ることができる。例として示されたデータ記憶部は、８
入力線のそれぞれから１フレームを蓄積するために２５
６×８ビットとして構成されており、その入力線はそれ
ぞれ２．０４８メガヘルツのシリアルデータを伝送す
る。

データ記憶部１０２の出力ポートＱは８ビットのパラレ
ルリンクにより後述する回路装置を介して出力データ操
作部１０４に接続されてデータが伝送され、その操作部
１０４は並直列変換を行う。操作部１０４は、それのＩ
／Ｐ ＣＬＫポート，Ｏ／Ｐ ＣＬＫポート及びＯ／Ｐ
ＬＤポートのそれぞれにおいて、入出力クロック信号
及び出力リードタイミング信号の制御のもとで操作され
る。

８ビットのパラレル出力リード線１０５は対応する数の
３状態ドライバ１０６に接続されており、該ドライバ１
０６の出力は一組の８出力リード線ＳＯ０〜ＳＯ７に接
続され、そのリード線ＳＯ０〜ＳＯ７はそれぞれ時分割
多重化された出力信号を伝送するためのものである。

８ビット部１０７Ａと３ビット部１０７Ｂに構成された
２５６×１１ビットの接続記憶部は線ＣＤ（７−０）を
介して、典型的にはある回路を介してＭＣＰ１（または
ＰＣＰ１３または２９）に接続されるデータ発生機を構
成する制御装置インターフェース回路１１７（第４図Ｂ
参照）に接続された８ビットのパラレルデータ入力端子
Ｄを有している。接続記憶部の８ビットのパラレルアド
レス入力ＡＤは、２個の８ビットパラレル入力を有する
２：１マルチプレクサ１０８の出力に接続される。その
２個の入力のうち１個は、２個のグループに分割され、
その一方のグループは５本のパラレル線Ａ（４−０）上
でアドレスを受信するために用いられ、もう一方のグル
ープ制御装置インターフェース回路１１７を介してＭＣ
Ｐ１，ＰＣＰ１３又は２９などに接続するための３本の
パラレル線ＣＡＲ（２−０）上でアドレスを受信するた
めに用いられる。他の８ビットパラレル入力はリード線
ＣＭＲＡＣ（７−０）を介してタイミング波形発生機に
接続される。書き込み制御論理回路１０９Ａ及び１０９
Ｂは、それぞれの接続記憶部１０７Ａ及び１０７Ｂの書
き込みリード線に接続された出力を有しており、またリ
ード線ＣＣＭＬＢＷ，ＳＣＲ／，及びＣ２４４上での
タイミング信号を入力として有している。

接続記憶部１０７Ａ及び１０７Ｂの出力Ｑからの８本及
び３本のパラレル出力リード線はそれぞれ一組の対応す
る接続記憶データレジスタ１１０Ａ及び１１０Ｂのデー
タ入力に接続されている。接続記憶部１０７Ａ及び１０
７Ｂの出力リード線はまた、ＭＣＰ１、ＰＣＰ１３また
は２９などに接続されている制御装置インターフェイス
回路１１７（第４図Ｂ参照）のＣＭＤ（７−０）入力及
びＣＭＤ（１０−８）入力に接続されている。

データ記憶部１０２Ａ及び１０２Ｂの出力Ｑに接続され
たリード線は、ＭＣＰ１、ＰＣＰ１３または３９などに
接続された制御装置インターフェイス回路１１７のＤＭ
Ｄ（７〜０）入力に接続されている。

接続記憶データレジスタ１１０Ａの８ビット出力はマル
チプレクサ１１０及び１１１の対応する８ビットパラレ
ル入力に印加される。マルチプレクサ１１０の第２の８
ビット入力はデータ記憶部（以下、１０２で参照す
る。）の出力に接続され、マルチプレクサ１１０の８ビ
ットパラレル出力は直並列変換出力データ操作部１０４
の入力に接続されている。マルチプレクサ１１１の８ビ
ットのパラレル出力のうち７ビットはデータ記憶部１０
２のアドレスＡＤ入力に印加され、一方第８番目のビッ
トはインバータ１１９を介してデータ記憶部１０２の出
力イネーブル入力に印加される。マルチプレクサ１１１
の８ビットパラレルの第２の入力は、制御装置インター
フェイス回路１１７のアドレスＡ（４−０）出力と記憶
アドレス出力ＣＡＲ（２−０）に接続されている。さら
に、第３の７ビットパラレル入力はリード線ＤＭＷＡＣ
（６−０）を介してタイミング波形発生機１１８に接続
されている。

接続記憶データレジスタ１１０Ｂの出力ビット８−１０
は、オアゲート１１２の３ビットパラレル入力ＣＭＤＲ
１０に印加される。オアゲート１１２の第２の入力は制
御装置インターフェイス回路１１７からのＣＡＲ７リー
ド線に接続されている。オアゲート１１２の出力はマル
チプレクサ１１０の入力選択ポートに接続され、それに
よってマルチプレクサへの２個の入力のうちいずれかの
入力が選択される。

ビット８及び９を伝送している接続記憶データレジスタ
部１１０Ｂからの出力リード線はリタイミング・レジス
タ１１３の入力に接続されている。そのビットは論理回
路１２０を通過し、単一ビットの出力リード線は直並列
変換機１１４の入力に接続されている。リタイミング・
レジスタ１１３のビット９の出力リード線（以下、ＸＣ
と参照される。）は外部回路（図示せず）の制御用に利
用できるよう作成されている。制御装置インターフェイ
ス回路１１７からのリード線ＣＡＲ６とＣＡＲ５は論理
回路１２０に接続されている。

接続記憶データレジスタ１１０Ｂからの出力リード線の
シリアルビットは直並列変換機１１４においてパラレル
のフォーマットに変換され、８ビットのパラレルで変換
機１１４の出力Ｑ出力ドライバ制御レジスタ１１５に印
加される。出力ドライバ制御信号を伝送するレジスタ１
１５からの出力リード線ＯＤＣ（７−０）は、出力ドラ
イバ・イネーブル入力リード線ＯＤＥとともに、出力イ
ネーブル制御論理回路１１６の対応する入力に接続され
る。この入力リード線ＯＤＥは、出力３状態ドライバを
ある外部回路から特別状態に励起するための外部回路装
置から接続されることができる。出力イネーブル制御論
理回路１１６の出力リード線は出力３状態ドライバ１０
６の制御入力に接続されている。

マイクロプロセッサの制御装置インターフェイス回路１
１７（第４図Ｂ）は、上述の回路と、ＭＣＰ１，ＰＣＰ
１３又は２９との間のインターフェイス変換を、リード
Ｅ，Ｒ／，ＭＲ，ＣＥ，アドレスバスリード線Ａ（５
−０）及びデータバスリードＤ（７−０）を介して行っ
ており、これらの接続バスは第１図において、制御バス
３として記述している。なお、周辺サブシステムの場合
は、制御バス１５または３１として記述されている。制
御装置インターフェイス回路１１７への入力は８本のデ
ータ記憶読み出しデータリード線ＤＭＤ（７−０）と１
１本の接続記憶読み出しデータリード線ＣＭＤ（７−
０）及びＣＭＤ（１０−８）である。制御装置インター
フェイス回路１１７からの出力は単一の個々の制御装置
接続記憶部のロー及びハイ書き込みイネーブルリード線
ＣＣＭＬＢＷ及びＣＣＭＨＢＷ，５本のアドレスビット
リード線Ａ（４−０），制御装置アドレスレジスタビッ
トＣＡＲ（２−０），データを指定しメモリアドレスと
接続するための制御装置アドレスレジスタビット（７−
５）と８ビットのリード線指定接続記憶入力データＣＤ
（７−０）である。

動作中において、入力信号がリード線ＳＩ０−ＳＩ７に
おいて受信され、入力データ操作部１０１Ａ及び１０１
Ｂの直並列変換機においてシリアルからパラレルに変換
される。そのとき、パラレル・データはデータ記憶部１
０２に対応する通話記憶部に書き込まれる。接続記憶装
置１０７により構成されたアドレス記憶装置は、データ
操作部１０４に対応する並直列変換機に読み出されるデ
ータワードのアドレスを蓄積し、そこからのアドレスは
直接に出力線ＳＯ０〜ＳＯ７に印加される。

このようにして回路は上記のような時分割交換と空間分
割交換を組み合わせした動作を行なう。

ＭＣＰ１（またはＰＣＰ１３または２９）はデータ記憶
装置１０２への読み出しアクセスを行うとともに、接続
記憶装置１０７への読み出し及び書き込みの両方のアク
セスを行う。その結果、データ記憶装置１０２が８本の
シリアル入力リンク上におい受信される８ビットワード
の１フレームを蓄積するとき、このデータのいくつかが
制御バスを介してＭＣＰ１（またはＰＣＰ１３または２
９）により読み出される。これはデータ記憶装置１０２
から出力リード線ＤＭＤ（７−０）を介して制御装置イ
ンターフェイス回路１１７に接続されているデータ記憶
装置１０２の出力により実行される。このようにして入
力ＰＣＭ線上に伝送されたデータ信号をＭＣＰ１によっ
て読み出すことができる。

ＭＣＰ１（又はＰＣＰ１３又は２９）は、マルチプレク
サ１０８に接続されているリード線Ａ（４−０）及びＣ
ＡＲ（２−０）上で指定されたアドレスにおいてデータ
のリード線ＣＤ（７−０）を介して接続記憶装置１０７
に書き込みを行い、そして接続記憶装置１０７Ａの出力
から制御装置インターフェイス回路１１７の対応する入
力に接続されたリード線ＣＭＤ（７−０）を介して接続
記憶装置の内容を読み出す。

ＭＣＰ１（又はＰＣＰ１３又は２９）はまた時下のよう
な方法で直接に出力リード線ＳＯ０−ＳＯ７に書き込む
ことができる。接続記憶装置１０７Ａ，１０７Ｂからの
信号は一時的にデータレジスタ部１１０Ａ及び１１０Ｂ
に蓄積される。接続記憶データレジスタ１１０Ａからの
最上位８ビット出力（ＣＭＤＲ（７−０））は、マルチ
プレクサ１１０のパラレル入力ポーの１個のポートに印
加され、一方、データ記憶装置１０２Ａの出力ビットは
他の入力ポートに印加される。データレジスタ１１０Ｂ
からのビット１０はＭＣＰ１（又はＰＣＰ１３又は２
９）からのリード線ＣＡＲ７上のビットと共に、マルチ
プレクサ１１０の２グループのうちどちらかのグループ
が、入力データレジスタ１１０Ｂから出力データ操作部
１０４及びＰＣＭ出力リード線へ出力するかを制御する
ので、ＭＣＰ１（又はＰＣＰ１３又は２９）がデータ記
憶装置１０２からのＰＣＭワードに代わって出力リード
線上のそれ自身の信号を代用することができるというこ
とは明らかである。

前述のように、そのような信号が前の同様な交換マトリ
ックスからデータ記憶装置１０２に蓄積されるとき、こ
れらの信号はデータ記憶装置１０２の出力からリード線
ＤＭＤ（７−０）並びに制御装置インターフェイス回路
１１７を介して直接にＭＣＰ（ＰＣＰ１３又は２９）に
読み出される。制御装置から制御装置への通信はこのよ
うに容易に行われる。

データ記憶装置１０２に蓄積された信号は通常、接続記
憶装置１０７Ａに蓄積された信号により指定されたアド
レスにより出力ＰＣＭリンク及びタイムスロットに指示
され、そして該信号が接続記憶データレジスタ１１０Ａ
及び８ビットのパラレルリード線ＣＭＤＲ（７−０）を
介してマルチプレクサ１１１に入力される。さらにＭＣ
Ｐ１（ＰＣＰ１３又は２９）は特定の代替ワードをマル
チプレクサ１１１に入力される記憶アドレスリード線Ｃ
ＡＲ（２−０）を介してデータ記憶装置１０２から出力
されるように指令することができる。マルチプレクサ１
１１への第３の信号源はタイミング波形発生機１１８
（第４図Ｂ参照）から接続されたタイミング信号リード
線ＤＭＷＡＣ（６−０）である。

ＭＣＰ１（ＰＣＰ１３又は２９）は書き込み指令信号を
関連する記憶装置に発生する書き込み制御論理回路１０
９Ａ及び１０９Ｂにより特定化された時間において、１
１ビットワード（ビット０−１０）を接続記憶部１０７
Ａ及び１０７Ｂにリード線ＣＡＲ（２−０）及びＡ（４
−０）上の特定化されたアドレスで書き込む。接続記憶
装置のビット１０は、シリアル出力リンク上に送出され
るべき８ビットワードの発生装置としてデータ記憶装置
か又は接続記憶装置のビット７−０のいずれかを選択す
るために使用される。ビット１０の状態に依存して、ビ
ット７−０はリード線ＣＭＤＲ（７−０）及びマルチプ
レクサ１１０を介して出力データ操作部１０４に伝送さ
れるべきワードを形成するか、又は対応するチャンネル
時間中に対応する出力リンクに伝送するためにデータ記
憶装置に蓄積された２５６個の８ビットワードの１個を
選択するかを指定する。

前述のように、ビット１０はマルチプレクサ１１０の状
態を変化させ、オアゲート１１２を介して出力データ操
作部１０４に通過することを可能にするための特別なデ
ータソースを定義するオアゲート１１２を通過する。

接続記憶装置のビット９は外部回路を制御するために使
用される。このビットは接続記憶データレジスタ部１１
０Ｂから受信され、クロックタイミング信号Ｃ４８８を
有するリタイミングレジスタ１１３で位相補正され、外
部回路（図示せず）の制御用リード線ＸＣ上で利用する
ことができる。

ビット８は接続記憶データレジスタ部１１０Ｂからリタ
イミングレジスタ１１３及び論理回路１２０を介して直
並列変換機１１４に伝送され、連続するビットが直並列
変換機１１４により８ビットのパラレルフォームに変換
され出力ドライバ制御レジスタ１１５に蓄積される。出
力信号は出力イネーブル制御論理回路１１６に印加さ
れ、該回路１１６から出力３状態ドライバ１０６のゲー
トに印加される。それによって、対応する出力リンク用
３状態ドライバの伝送及び出力インピーダンス状態が指
定される。

ビット１０が０のとき、接続記憶装置のビット７−０
は、接続記憶装置のロケーションに対応するチャンネル
時間中に接続記憶装置のロケーションに対応するシリア
ル出力リンク上にデータ記憶ワードのうちどのワードが
送出されるかを指定する。このように、ビット１０が０
のとき、ビット７−０はアドレス信号であり、そしてそ
の信号はリード線ＣＭＤＲ（７−０）からマルチプレク
サ１１１を介してデータ記憶装置１０２のＡＤ入力に印
加される。

ビット１０が１のとき、接続記憶装置のビット７−０
は、接続記憶装置のロケーションに対応するチャンネル
時間中に、接続記憶装置のロケーションに対応するシリ
アル出力リンク上に送出されるデータワードを構成す
る。このワードは前述のようにマルチプレクサ１１０を
通過する。

それによって、ＭＣＰ１（もしくはＰＣＰ１３又は２
９）はフレーム、チャンネル、ビットタイミング及び直
並列変換を翻訳することなしにデータ記憶装置からシリ
アル入力リンクを読み出す。接続記憶装置に書き込むこ
とによって、ＭＣＰ１（もしくはＰＣＰ１３又は２９）
は、シリアル出力リンクを介してデータワードを伝送す
ることができ、その結果、タイミング及び並直列変換が
自動的に制御される。

ＤＸ回路は、着信線路及び発信線路のいずれの線路上に
おいても着信チャンネルと発信チャンネル間で信号を切
換えることができ、またデータをＭＣＰ１（もしくはＰ
ＣＰ１３又は２９）に伝送しまたはデータをＭＣＰ１
（もしくはＰＣＰ１３又は２９）から受信し、そしてデ
ータを任意の発信線路または所定のタイムスロットのチ
ャンネルに伝送することができる。さらに、ＭＣＰ１
（もしくはＰＣＰ１３又は２９）はＤＸ回路内で切換経
路を制御できる。ＤＸ回路はまた、データを他の外部装
置に制御又は伝送することができる。ＤＸ回路は単一の
チップに集積化されている。本発明は、様々な方法でＤ
Ｘ回路を介してデータを伝送できる能力により１つの概
念で性能が向上されている。

第５図において、ＬＯ４Ａ，ＬＯ５Ａ及びＬＯ６Ａリン
ク上のＣＳＭ５からの信号を受信するための平衡受信機
２０１及び２０３が、図示されている。ＳＰＡＲＥとラ
ベル付けされた付加的なリンクがＣＳＭ５の別々のリン
クに接続するために設けられている。タイミング信号Ｆ
Ｐ及びＣ２４４は裏面タイミングバス及び制御バス（図
示せず）から受信され、そして第７図において詳細後述
するように、主制御ボート上に発生される。別の一本の
入力リンクが受信機２０３に設けられ、それは接続され
ない。裏面から受信される信号は好ましくは平衡差動信
号であり、受信機２０１及び２０３の反転入力及び非反
転入力で受信される。プルアップ抵抗Rpuは受信機２０
１及び２０３の非反転入力に接続されるとともに、＋５
ボルトの電源に接続されている。受信機２０１及び２０
３は、第３図Ａ及び第３図Ｂを参照して上述したよう
に、受信された信号を、ＤＸ回路４５及び４７への印加
用の非平衡信号に変換する。

特に、受信機２０１の第１の出力はＤＸ回路４５のＳＩ
０入力に接続され、受信機２０１の第２の出力はＤＸ回
路４７のＳＩ０入力に接続されるとともに、制御装置23
への伝送用ＨＤＬＣＲＸ端子に接続されている。受信機
２０１の第３の出力はＤＸ回路４５及び４３のＳＩ１入
力に接続されている。受信機２０３の第１及び第２の出
力は、それぞれフレームパルスＦＰ信号及びクロックＣ
２４４信号を伝送しており、また各出力はそれぞれＤＸ
回路４５及び４７の制御入力に接続され、さらに、第６
図を参照して詳細後述するチャンネル選択論理回路装置
に伝送される。

ＤＸ回路４５のＳＯ０出力はＣＳＭ５のＬＩ４Ａリンク
に接続するための平衡出力ドライバ２０５に接続されて
いる。ＤＸ回路４７のＳＯ０出力はドライバ２０５の第
２の入力に接続され、そして該第２の入力にはまた、第
６図を参照して詳細後述するＨＤＬＣＴＸ端子が接続さ
れている。ドライバ２０５の第３の入力はＤＸ回路４５
及び４７のＳＯ１出力に接続されている。ドライバ２０
５の第４の入力は、将来拡張を収容するためのスペース
として使用するために接続されない状態にしておかれ
る。

ＤＸ回路４５のＳＯ２−ＳＯ７出力はそれぞれ、双方向
バッファ回路２０７のＣＯ１−ＣＯ６入力に接続されて
いる。ＤＸ回路４７のＳＯ２−ＳＯ７出力は回路２０７
のＣＯ７−ＣＯ１２入力に接続されている。バッファ回
路２０７のＣＩ１−ＣＩ６出力はそれぞれ、ＤＸ回路４
５のＳＩ２−ＳＩ７入力に接続され、回路２０７のＳＩ
７−ＳＩ１２出力は、それぞれＤＸ回路４７のＳＩ２−
ＳＩ７入力に接続されている。ＤＸ回路４５及び４７の
アドレス入力Ａ０−Ａ５は第６図を参照して後述するマ
イクロプロセッサのアドレスバスに接続され、そしてＤ
Ｘ回路４５及び４７のＤ０−Ｄ７データ端子はまた、第
６図を参照して記述されるデータバスに接続されてい
る。

バッファ回路２０７は便宜上２４個の入力端子と２４個
の出力端子とを有する単一の双方向性バッファ回路とし
て示されているが、その代わりに、所定の数（例えば８
個）の入力及び出力を有する任意の数（例えば３個）の
双方向性バッファ回路であってもよい。

さて第６図の周辺サブシステムの概略図において、アド
レス３０１に接続されかつアドレス入力Ａ０−Ａ９を有
する制御装置プロセッサＰＣＰのマイクロプロセッサ１
３が示されている。マイクロプロセッサ１３のデータ入
力Ｄ０−Ｄ７はデータバス３０３に接続され、マイクロ
プロセッサ１３の制御入力ＣＴＲＬは制御バス３０５に
接続されている。アドレスバス３０１のアドレス線Ａ０
−Ａ５は、第５図のＤＸ回路４５及び４７の（例えば第
４図Ｂを参照して前述したインターフェイス回路１１７
のような）制御装置インターフェイス回路のアドレス入
力に接続されている。同様に、データバス３０３は制御
装置インターフェイス回路１１７のデータ入力に接続さ
れており、制御バス３０５のＦＰ，Ｃ２４４，Ｅ，Ｒ／
，ＭＲ及びＣＥ信号はまた制御装置インターフェイス
回路１１７の別の入力に接続されている。

成功した実施例によれば、マイクロプロセッサ１３は
８．１９２メガヘルツのクロック周波数を有するモート
ローラ社製モデルＭＣ６８００８の８ビットマイクロプ
ロセッサであった。

第１図を参照して上述したＤＲＡＭ２７は、データバ
ス、アドレスバス及び制御バスに接続されており、この
ＤＲＡＭ２７は好ましくは、成功した実施例において８
個の６４ＫＸ１ビットのＤＲＡＭチップで構成された６
４Ｋバイトのメモリである。成功した実施例によれ
ば、、チップは周辺回路ボード上のソケットに配置さ
れ、９個の多重化されたアドレスを収納するためにあら
かじめ配線される。それによって、将来のメモリの拡張
のために、２５６ＫＸ１ビットのＤＲＡＭチップによっ
て置き換えることを可能にしている。列選択信号及び行
選択信号の発生は公知の方法で行われた。

アドレスバス３０１のアドレス線Ａ１４，Ａ１５及びＡ
１６に接続された入力A,B及びＣを有するイネーブルデ
コーダ回路３０７が図示されている。また、デコーダ３
０７の負のイネーブル入力Ｇ１及びＧ２Ａはそれぞれ、
ノアゲート３０９の出力及びアドレスバス３０１のアド
レス線Ａ１７に接続されている。ノアゲート３０９の入
力は、アドレス線Ａ１８及びＡ１９に接続されている。
デコーダ３０７のイネーブル入力Ｇ２Ｂはプルアップ抵
抗Puを介して＋５ボルトの論理ハイレベルの電源に接続
されている。

デコーダ３０７の第１，第４及び第６の出力は接続され
ていない。デコーダ３０７の第２の出力はナンドゲート
３１１の第１の入力に接続されており、デコーダ３０７
の第３の出力は第１図を参照して前述したＤＭＡＣ２５
のチップ選択▲▼入力に接続されている。ＤＭＡＣ
２５はさらに、アドレスバス３０１，データバス３０３
及び制御バス３０５のそれぞれを介してＰＣＰ１３に接
続されている。

ＤＭＡＣ２５は、上述のようにＨＤＬＣ制御装置である
ことが好ましい通信制御装置２３に回路パスで接続され
たＤＭＡリクエスト端子及び肯定応答端子を有してい
る。

特に、ＤＭＡチャンネルの１リクエスト端子(REQ1)は、
制御装置２３のＲＸＤＡ出力に接続されており、ＤＭＡ
チャンネルの２リクエステ端子(REQ2)は制御装置２３の
伝送バッファ空端子(Transmit Buffer Empty terminal)
ＴＸＢＥに接続されており、またＤＭＡチャンネルの１
及び２肯定応答出力▲▼及び▲▼はナ
ンドゲート３１１の第２及び第３の入力に接続されてお
り、ナンドゲート３１１の出力が制御装置２３のチップ
イネーブル入力に接続されている。該チャンネルの０リ
クエスト端子ＲＥＱ０及び肯定応答端子▲▼は
接続されていない。

好ましい実施例によれば、制御装置２３は毎秒２．０４
８メガヘルツのクロック周波数を有するモトローラ社製
６８６５２−２型ＨＤＬＣ制御回路であり、ＤＭＡＣ２
５はまた２．０４８メガヘルツのクロック周波数を有す
るインテル社製８２５７−５型ＤＭＡ制御回路であっ
た。

アドレスバス３０１の線Ａ１，Ａ２，Ａ３及びＡ０にそ
れぞれ接続された入力Ａ，Ｂ，Ｃ及びＤを有するイネー
ブルデコーダ回路３１５が図示されている。イネーブル
入力Ｇはデコーダ３０７の第５の出力Ｑ４に接続されて
おり、イネーブル回路３１５のＱ０−Ｑ４出力は接続さ
れていない。回路３１５の出力Ｑ５，Ｑ６及びＱ７は制
御装置２３の伝送イネーブル入力(TXE)，受信イネーブ
ル入力(RXE)及びメンテナンスモードＭＭ入力にそれぞ
れ接続されている。

制御装置２３のシリアル入力ＲＸＳＩは受信機２０１
（第５図参照）から受信されたＨＤＬＣＲＸ信号を伝送
する。制御装置２３の伝送シリアル出力ＴＸＳＯは３状
態ゲート３１７を介して平衡ドライバ２０５のＨＤＬＣ
ＴＸ端子に接続されている。ＣＳＭ５のリンクＬＩ５Ａ
はまたＤＸ回路４７の出力ＳＯ０を共有しているので、
もし制御装置２３が有効なデータを伝送していないと
き、前述のように、ＨＤＬＣＴＸ端子はハイインピーダ
ンス状態に置かれる必要がある。

３個の入力を有している３ビットチャンネルサイズのレ
ジスタ３１９はデータバス３０３のＤ０，Ｄ１及びＤ２
線に接続されている。レジスタ３１９の出力Ｑ０，Ｑ１
及びＱ２はそれぞれナンドゲート３２１，３２３及び３
２５の第１の入力に接続されている。

＋５ボルトの電源に接続された入力Ｊと、受信機２０３
の出力ＦＰに接続された入力Ｋ、及び受信機２０３の出
力Ｃ２４４に接続されたクロック入力を有するフリップ
フロップ３２７が図示されている。フリップフロップ３
２７の出力は縦続接続されたカウンタ３２９及び３３
１のクロック入力に接続されている。カウンタ３２９の
カウンタのオーバーフロー出力ＣＯはカウンタ３３１の
イネーブル入力Ｐに接続されている。カウンタ３２９の
出力Ｑ４はノアゲート３３３の第１の入力に接続され、
カウンタ３３１の出力Ｑ１はノアゲート３３３の第２の
入力に接続されている。カウンタ３３１の出力Ｑ２，Ｑ
３及びＱ４はそれぞれナンドゲート３２５，３２３及び
３２１の各第２の入力に接続されている。

ノアゲート３３３の出力とナンドゲート３２１，３２３
及び３２５の出力はそれぞれ、ナンドゲート３３５の４
個の各入力に接続されている。ナンドゲート３３５の出
力はゲート３１７の３状態イネーブル入力及びノアゲー
ト３３７の第１の入力に接続されている。ノアゲート３
３７の第２の入力はフリップフロップ３２７の出力に
接続されている。

ノアゲート３３７の出力はフリップフロップ３３９の入
力Ｄ及び制御装置２３の伝送クロック入力(TXC)に接続
されている。フリップフロップ３３９のクロック入力は
受信機２０３の出力Ｃ２４４に接続され、フリップフロ
ップ３３９の出力Ｑは制御装置２３の受信クロック入力
(RXC)に接続されている。従って、制御装置２３のＲＸ
Ｃ入力に印加される受信クロック信号は、伝送入力ＴＸ
Ｃに印加された伝送クロック信号から１クロックサイク
ルの時間だけシフトされる。受信クロック信号はこのよ
うにシステムのタイミングをとるためシフトされ、その
結果制御装置２３はＤＸ回路のタイミングをとるととも
に、ＣＳＭ５と直通信号方式でインターフェイスをとる
ことを容易にする。

制御装置２３の受信状態出力ＲＸＳＡ及び受信データ出
力ＲＸＤＡはそれぞれ、優先エンコーダ回路３４１の第
１及び第２の入力に接続されており、該回路３４１の出
力はＰＣＰ１３の割り込み入力ＩＮＴに接続されてい
る。また、制御装置２３のＴＸＢＥ出力は、優先エンコ
ーダ回路３４１の別の入力に接続されている。

動作時には、所定の３ビットのデータワードは所定のタ
イムスロットのチャンネル内にメッセージ信号の送信及
び受信を行うために、制御装置２３のそれぞれの入力Ｔ
ＸＣ及びＲＸＣに送信クロックバースト及び受信クロッ
クバーストを発生させるためにチャンネルサイズレジス
タ３１９にロードされる。フリップフロップ３２７の出
力はオアゲート３３７とカウンタ３２９及び３３１へ
の印加するための４８８キロヘルツの信号を発生する。
それに応答して、カウンタ３２９の出力Ｑ４は７．８キ
ロヘルツ信号を発生する。カウンタ３３１の出力Ｑ１，
Ｑ２，Ｑ３及びＱ４はノアゲート３３３及びナンドゲー
ト３２５，３２３及び３２１へ印加するための１６，３
２，６４及び１２８キロヘルツのクロック信号を伝送す
る。これらのクロック信号は、チャンネルサイズレジス
タ３１９の出力Ｑ０，Ｑ１及びＱ２に現れる様々な論理
信号に応答してナンドゲート３２１，３２３及び３２５
の各ゲートによってゲートの開閉操作がなされる。特
に、下記第２表において、メッセージ信号チャンネルの
ロケーションとその結果のメッセージ信号の送信／受信
の伝送速度がチャンネルサイズレジスタ３１９に印加さ
れるＤ０，Ｄ１及びＤ２の各値に対して表示されてい
る。

第６図から明らかなように、所定の３ビットのデータワ
ードが、所定のタイムスロットのチャンネルを用いてメ
ッセージ信号を送信と受信を行うために、それぞれ制御
装置２３のＴＸＣとＲＸＣ入力に対してクロックのバー
スト信号の送受信を発生させるためのチャンネルサイズ
レジスタ３１９にロードされる。フリップフロップ３２
７の出力はオアゲート３３７とカウンタ３２９，３３
１に印加するための４８８kHz信号を発生する。これに
応答してカウンタ３２９のＱ４出力は７．８kHz信号を
発生する。カウンタ３３１のＱ１，Ｑ２，Ｑ３及びＱ４
出力はノアゲート３３３とナンドゲート３２５，３２
３，３２１とに印加するための１６kHz，３２kHz，６４
kHz及び１２８kHz信号を出力して各ゲートに伝送する。
これらのクロック信号は、チャンネルサイズレジスタ３
１９のＱ０，Ｑ１，Ｑ２出力上に現れる種々の論理信号
に応答してナンドゲート３２１，３２３，３２５の各々
によってゲートの開閉が制御される。ノアゲート３３３
とナンドゲート３２１，３２３，３２５の各出力がナン
ドゲート３３５を介して３状態ゲート３１７の制御端子
に接続される。

下記の第２表において、メッセージ信号のチャンネルの
割り当てとメッセージ信号の送受信の伝送速度が、チャ
ンネルサイズレジスタ３１９にロードされたＤ０，Ｄ
１，Ｄ２の種々の値に対して示されている。制御装置２
３の伝送シリアル出力ＴＸＳＯが、ナンドゲート３３５
の出力によって制御される３状態ゲート３１７を介して
第５図の平衡型ドライバ２０５のＨＤＬＣＴＸ端子に接
続される。

このように、ＰＣＭの音声信号とデータ信号が、第５図
の回路により周辺サブシステムの種々の装置間で交換さ
れ、メッセージ信号は、動的に割り当てられた複数のチ
ャンネル上でＰＣＭの音声信号とデータ信号とともに散
在される。

第７図において、アドレスバス４００のアドレス線Ａ１
−Ａ７を介して並びに制御バス４０１を介してＤＭＡＣ
９に接続されている主制御プロセッサ１が図示されてい
る。さらに、割り込みリクエスト端子▲▼がＭＣ
Ｐ１の割り込み入力ＩＮＴに接続されている。また、Ｍ
ＣＰ１及びＤＭＡＣ９のそれぞれの▲▼端子
が互いに接続されている。アドレスバス４００のアドレ
ス線Ａ８−Ａ２３は緩衝されたラッチ回路４０２に接続
されている。ＭＣＰ１のデータ端子Ｄ０−Ｄ１５はデー
タバス４０３を介して緩衝されたラッチ回路４０４に接
続されている。ラッチ回路４０２及び４０４の出力はＤ
ＭＡＣ９の多重化された入力Ａ８／Ｄ０−Ａ２３／Ｄ１
５に接続されている。ＤＭＡＣ９のラッチ制御出力線Ｌ
ＣＴＲＬは、アドレス線及びデータ線を多重化するため
にラッチ回路４０２及び４０４の制御入力に接続されて
いる。

ＭＣＰ１はデータバス４０３，アドレスバス４００及び
制御バス４０１を介してＤＲＡＭ１１に接続されてお
り、またアドレスバス、データバス及び制御バスを介し
てＤＸ回路に直接読み出し及び書き込みのための対応す
る制御装置インターフェイス（図示せず）を介してＣＳ
Ｍ５の個々のＤＸ回路に接続されている。

制御バス４０１に接続された制御入力及びデータバス４
０３に接続されたデータ入力Ｄ０−Ｄ１５を有する通信
制御装置７が、図示されている。さらに多数のハンドシ
ェイキング信号がＤＭＡＣ９と制御装置７との間で伝送
される。特に、ＤＭＡチャンネルの２リクエスト信号は
制御装置７のＨＤＬＣ受信データ利用可能出力(RXDA)に
より発生され、そしてインバータ４０２で反転された
後、ＤＭＡＣ９の入力▲▼に印加される。制御
装置７の伝送バッファ空端子(TXBE)は、インバータ４０
３を介してＤＭＡＣ９の入力▲▼に接続されて
いる。制御装置７の受信状態利用可能(RXSA)出力はイン
バータ４０４を介してＤＭＡＣ９の入力▲▼に
接続されている。ＤＭＡＣ９の▼出力及びチャ
ンネル肯定応答▲▼出力はオアゲート４０５及
びインバータ４０６を介して制御装置７の制御入力の１
つに接続されている。

アドレスバス４００のアドレス線Ａ０−Ａ２は、別の制
御信号及びイネーブル信号を制御装置７に供給している
デコーダ４０７の入力に接続されており、特に、デコー
ダ４０７のＱ０出力は制御装置７の受信イネーブル入力
(RXEN)に接続されており、デコーダ４０７のＱ１出力は
制御装置７の伝送イネーブル入力ＴＸＥＮに接続されて
いる。デコーダ４０７のＱ２出力は、オアゲート４０８
の第１の入力に印加するためのＳＴＲＴＴＸとして示さ
れた信号を伝送し、該オアゲート４０８の第２の入力が
インバータ４０３の出力に接続され、該オアゲート４０
８の出力がＤＭＡＣ９のＤＭＡチャンネルの３リクエス
ト入力▲▼に接続される。デコーダ４０７の出
力Ｑ３は制御装置７のメンテナンスモード入力ＭＭに接
続されており、デコーダ４０７の出力Ｑ４は、下記に詳
述する主制御装置のチャンネル選択回路装置に接続され
ている。

前記フレームパルス信号ＦＰ及びクロック信号Ｃ２４４
を発生するため、また主制御装置と周辺サブシステムと
の間でＰＣＭデータの伝送を同期化させるためのタイミ
ング回路装置が、図示されている。好ましくは１６．３
８４メガヘルツで発振する発振器４１０が該発振出力を
低調波のクロック周波数を発生するためにカウンタ４１
２のクロック入力に出力する。さらに、カウンタ４１２
は公知の方法で接続された縦続接続されたカウンタを縦
続したものであってもよい。

カウンタ４１２の出力Ｃ２４４は、サブシステムと主制
御装置との間でタイミングを同期化させるために裏面の
接続を介して周辺サブシステムに伝送するために平衡伝
送ドライバ（図示せず）に接続されている。カウンタ４
１２の出力Ｃ４８８はフリップフロップ４１４のクロッ
ク入力に接続されている。カウンタの出力Ｃ９２６，Ｃ
１９５２及びＣ３９０４はナンドゲート４１６の３個の
入力に接続されている。そして該ナンドゲート４１６の
出力はインバータ４１８に接続されている。カウンタ出
力Ｃ９２６，Ｃ１９５２及びＣ３９０４はまたナンドゲ
ート４２０の３個の入力に接続されており、カウンタ出
力Ｃ７８０８，Ｃ１５６２５，Ｃ３１２５０，Ｃ６２５
００及びＣ１２５０００はナンドゲート４２０の別の入
力に接続されている。出力Ｃ１２５０００はまたノアゲ
ート４２２の第１の入力に接続されており、該ノアゲー
ト４２２の第２入力はデコーダ４０７の出力Ｑ４に接続
されており、該デコーダ４０７の出力Ｑ４は、以下に詳
述するようにチャンネル配置信号１２８／▲▼を発
生する。

ナンドゲート４２０の出力はインバータ４２４及びノア
ゲート４２６の第１の入力に接続されている。インバー
タ４２４の出力はナンドゲート４２８の第１の入力に接
続され、ナンドゲート４２８の第２の入力はカウンタ４
１２の出力Ｃ１２５０００に接続されている。ナンドゲ
ート４２８の出力はオアゲート４３０の第１の入力に接
続され、該オアゲート４３０の第２の入力はカウンタ４
１２の出力Ｃ４８８に接続されている。オアゲート４３
０の出力は前記フレームパルス信号ＦＰを伝送する。

ノアゲート４２２の出力はノアゲート４２６の第２の入
力に接続され、該ノアゲート４２６の出力はフリップ・
フロップ４１４の入力Ｊに接続されている。インバータ
４１８の出力はフリップ・フロップ４１４の入力Ｋに接
続されている。

ナンドゲート４１６からの反転出力は３２個の８ビット
タイムスロットチャンネルの任意の第１ビット（すなわ
ちビット０）中に論理ハイレベルを有する信号を発生す
る。ナンドゲート４２０の出力は、第１６番目及び第３
２番目のタイムスロットチャンネルの第１ビット中以外
において論理ハイレベルを有する信号を発生する。

ノアゲート４２２の出力は、論理ハイレベルがデコーダ
４０７の出力Ｑ４からノアゲート４２２の第２の入力に
印加される場合、論理ローレベルを発生し、そして論理
ローレベル信号がデコーダ４０７の出力Ｑ４からノアゲ
ート４２２の第２の入力に印加されるとき、それぞれの
半分のフレーム（すなわち１６個のチャンネル）毎に論
理ハイレベルと論理ローレベルを交互に出力する。ナン
ドゲート４２０の出力は第１６番目及び第３２番目のチ
ャンネルの第１ビットのとき以外においてはハイレベル
である。従って、フリップ・フロップ４１４の出力Ｑ
は、第７図に示すように、アドレスＡ０−Ａ２を復号化
したデータの最上位ビットであるデコーダ４０７の出力
Ｑ４が論理ハイレベルである場合チャンネル１６及び３
２である時以外は論理ローレベルとなり、フリップ・フ
ロップ４１４の出力Ｑは第３２タイムチャンネルのとき
だけ論理ハイレベルである。

フリップ・フロップ４１４の出力Ｑはナンドゲート４３
２の第１の入力に印加され、該ナンドゲート４３２の第
２の入力はクロック信号Ｃ４８８のソース（すなわちカ
ウンタ４１２）に接続されている。従って、ナンドゲー
ト４３２はその出力にバースト性の４８８キロヘルツの
クロック信号を発生し、そしてその信号は、デコーダ４
０７の出力Ｑ４が論理ハイレベルである場合、第１６番
目及び３２番目のチャンネルでゲート操作され、そして
Ｃ４８８クロック信号はデコーダ４０７のＱ４出力が論
理ローレベルである場合第３２チャンネルにおいてのみ
ゲート操作される。

以上説明したように、メッセージ信号は３２個のタイム
スロットのチャンネルの１個又は２個の間で動的に割り
当てられる。

本発明の動作と構成をより理解するために、ＨＤＬＣプ
ロトコルの理論と特徴を議論することは役に立つだろ
う。上述のように、リンク層はネットワーク層からリン
ク層に通過する信号のエラーのない固定通信伝送を行な
う。エラーがない(error-free)という用語は、送信を行
なうＨＤＬＣ制御装置と受信を行うＨＤＬＣ制御装置と
を相互接続している物理的媒体上における実際の伝送中
に生じるかもしれないエラーにかかわらず、リンク層に
送られる正確な信号の伝送をリンク層が保証するという
ことを意味している。この物理的媒体は“物理層”とい
う用語によって明示され、本発明によればこの物理的媒
体は複数のＨＤＬＣ制御装置を相互接続している通信リ
ンクを有している。メッセージ信号フレーム（すなわち
１つ又はそれ以上のメッセージ信号を備える）は、受信
終了時のリンク層が該メッセージ信号フレームを対応す
るネットワーク層に通過するまで伝送されないと考えら
れる。このように主制御装置と周辺サブシステムの両方
におけるリンク層は正確な伝送を確立するために協同す
る。

本発明の成功した実施例によれば、一部は巡回冗長検査
コード（以下、ＣＲＣという。）を発生し検出する通信
制御装置自身（制御装置７，２３，…，２９）により、
また一部は、受信されたフレームが所定の順序で受信さ
れていないかどうか検出するためのメッセージ信号フレ
ームに所定の連続番号を割り当てそれによって再伝送を
要求するプロセッサ（ＭＣＰ１，ＰＣＰ１３，…，ＰＣ
Ｐ２９）のうちの関連する１個のプロセッサによって上
記ＨＤＬＣプロトコルが確立される。

ＨＤＬＣメッセージ信号フレームの構造は以下の第３表
に示されている。

すべてのフレームはビット連続０１１１１１１０を有す
るフラグで開始し終了する。このフラグは受信制御装置
と送信制御装置間の同期をとるために使用されている。
空状態のとき、通信制御装置は連続するフレーム間で連
続する“１”ビットの信号を発生し伝送する。これは内
部フレームの時間充填の実行として知られている。

６ビット又はそれ以上の“１”のビットが当該フレーム
（メッセージ信号の一部分として）のどこか他のビット
で連続して見い出されることが可能であるので、ＨＤＬ
Ｃは“１”のビットのこれらのフラグのない関係する連
続信号のトランスペアレンシーを達成するための手段を
提供している。伝送中の制御装置は、アドレス部を制御
部と巡回冗長検査(FCS)部を有するフレーム内容を調
べ、連続する５ビットの“１”のビットのすべての連続
信号の後に“０”のビットを挿入する。それによって、
フラグのシーケンスが不注意にもシミュレートされない
ようにしている。受信制御装置では、着信フレームは検
査され、５ビットの“１”のビットに直接続く任意の
“０”のビットが無視される。

アドレスフィールドがフラグの後に伝送されるが、この
アドレスフィールドは本発明においては使用されていな
い。

情報フレームの目的は１個の制御装置からもう１つの制
御装置へデータの実際の転送を実行するためのものであ
る。すべての情報フレームがネットワーク層とリンク層
の境界を横切るデータパケットから作成される。いった
ん情報がネットワーク層からリンク層へ通過すると、正
確な伝送が保証される。このようにしてリンク層はそれ
ぞれの正確な伝送が行われるまで情報フレームを緩衝操
作する。情報フレームに含まれるデータはリンク層とネ
ットワーク層間の境界を通過する唯一のデータである。
フラグと制御バイト及びＦＣＳバイトが情報フレームの
正確な伝送を確保するために通信制御装置によって利用
される。

フレームチェックシーケンスすなわちフレームのＦＣＳ
部は先に終了フラグの前に送出される１６ビットの連続
信号である。ＦＣＳビットの機能は、開始フラグに続き
ＦＣＳビットの前にある上述のようにトランスペアレン
シーのために挿入された“０”のビット列を含まないビ
ット列においてエラーを検出することにある。受信中の
制御装置は、エラーが伝送中発生されたかどうか決定す
るために公知の方法でＦＣＳビット上で巡回冗長検査(C
RC)を実行し、それに関連するプロセッサはそれに応答
して回復又は再伝送処理を始める。

制御バイトは以下に詳述するようにフレームの形成、フ
レームの連続番号及び／又は肯定応答の連続番号を確認
する。制御バイトのフォーマットは、下記の第４表にお
いて定義されるように、情報、監視又は番号付けされて
いないという伝送されているフレームの形成に依存して
いる。

“送信連続番号”Ｎ(S)が関連するプロセッサにより情
報フレームに割り当てされる。また、受信連続番号Ｎ
(P)が割り当てされ、Ｎ(R)を含まないフレームまで連続
番号を有するすべてのフレームに対して肯定応答を行う
受信制御装置により待機されている次のフレームの連続
番号を示す。

監視フレームの目的は情報フレームの転送を制御するこ
とである。監視フレームは連続番号Ｎ(R)に基づく特定
の情報フレームの受信の肯定応答又は再伝送の要求のた
めに使用されている。(S(N)でラベル付けされた）制御
フィールドの監視ビット４及び５は、受信制御装置が準
備完了であることを示す“００”として符号化され、又
は受信された情報フレームの拒絶を示す“０１”として
符号化される。

番号付けされていないフレームはリンク層制御用のメタ
プロトコルを提供している。それらのフレームは通信制
御装置のうち種々のいくつかの装置間においてリンクの
組み立て、分解及びリセットを行うために使用される。
“番号付けされない(unnumbered)”という名称はこれら
のフレームが情報フレームの転送を直接含んでいないの
で、これらのフレームが連続番号を含まないという事実
を示している。(F(N)で示される）修正ビット５，４，
２，１及び０は２つの基本的作用を容易にするための値
が割り当てられ、すなわち、それは以下に述べる番号付
けされていない肯定応答(00-110)と動作の非同期平衡モ
ード(11-100)をセットすることである。動作の非同期平
衡モードは、プロトコルを双方向性で非同期的なものと
して規定し、そこではそれぞれの制御装置が命令と応答
の両方を送信し、そしてまた命令と応答の両方を受信す
る。

上述のように、連続番号Ｎ(S)が、情報フレームをお互
いに区別するために送信されるＨＤＬＣフレームのそれ
ぞれに割り当てられる。その連続番号Ｎ(S)は受信制御
装置及び関連するプロセッサが着信情報フレームを識別
できるようにするとともに、伝送制御装置及び関連する
プロセッサが肯定応答か又は拒絶を正しく翻訳できるよ
うにしている。

上述のようにメッセージ信号はリンク層によって緩衝さ
れている。本発明によれば３個までのこのようなメッセ
ージ信号を肯定応答信号を受信する前に緩衝することが
できる。連続番号は０００で始まり、その後１ずつ増加
されて、連続的に割り当てられる。

伝送制御装置と関連したプンロセッサにより発信情報フ
レームに割り当てられるべきその次の送信連続番号は送
信状態変数Ｖ(S)として示される。リンクの組み立て又
はリンクのリセットに続いて、Ｖ(S)の値は０となる。
Ｖ(S)は、以下に詳述するように、送信制御装置と関連
するプロセッサの摺動窓(sliding window)の上限を表
す。

リンクの受信端部では、受信制御装置と関連するプロセ
ッサは受信状態変数Ｖ(R)を継続的に保持し、その変数
Ｖ(R)は着信情報フレームにおいて受信される予定の次
の送信連続番号Ｎ(S)を指定する。リンクの組み立て又
はリセットの後、Ｖ(S)の値はまた０となる。予期され
る連続番号が受信されると、Ｖ(R)は１だけ増加され
る。伝送された情報フレーム又は監視フレームのそれぞ
れに対して、現在のＶ(R)の値が制御フィールドにおい
て受信連続番号Ｎ(R)を受信するために割り当てられ
る。

送信制御装置と関連するプロセッサは長時間未処理であ
った(ontstanding)情報フレームの連続番号に等しい予
期される肯定応答の変数Ａ(S)を継続的に保持し、Ａ(S)
は送信制御装置の前記摺動窓に対する下限を示してい
る。リンクの組み立て又はリセットの後、Ａ(S)の値は
０となる。

Ｎ(R)値はＡ(S)とＮ(R)−１との間の値をとり、すべて
のフレームの受信の肯定応答として用いられる。Ａ(S)
は受信制御装置からの肯定応答の受信に応答してＮ(R)
に等しくなるまで増加され、Ｎ(R)に等しくなったとき
は、次に受信される肯定応答は受信制御装置によって予
期されている次のフレームと同じであるときである。前
のＮ(R)によってすでに肯定応答がなされたフレームに
対して肯定応答することは、Ａ(S)とＮ(R)が等しくなる
ので効果がないということを示している。

上述のように本発明でＨＤＬＣプロトコルを使用する目
的はメッセージ番号のパケットの保証された伝送を提供
することである。それゆえ、エラーからのリカバリがプ
ロトコルの最も重要な概念である。プロトコルはエラー
のリカバリのための再伝送手段として使用している。未
処理のフレームがないとき（すなわちＡ(S)＝Ｖ(S)のと
き）、情報フレームを伝送した後、送信制御装置と関連
するプロセッサはＴ１として示される内部再伝送タイマ
ーを動作させるためのサブルーチンを実行する。肯定応
答が現在のすべての未処理フレームに対して受信される
場合、タイマーは停止される。もし肯定応答が受信され
るときは、送信制御装置に関連するプロセッサは、送信
されたフレームのうち１つ又はすべてのフレームが伝送
中失われたか又は損傷を受け、受信制御装置によって受
信されなかったということを検出する。従って、プロセ
ッサはＴ１タイマーを停止させた後、送信制御装置に対
してＡ(S)からＶ(S)−１まで連続した順序で番号が付け
られたすべての未処理のフレームを再伝送させる。その
ときＴ１タイマーは再始動される。送信制御装置は、す
べての送信されるフレームが受信制御装置と関連するプ
ロセッサによって受信され肯定応答を折り返し送出する
まで内部的に緩衝する。再伝送において、Ｎ(R)の値が
Ｖ(R)の現在の値に更新されるが、Ｎ(S)の値はそれらの
始めに送信された値で保持される。送信制御装置と関連
するプロセッサは回数の係数を継続し、制御装置はフレ
ームの特別な窓を再伝送する必要がある。もし計数値が
所定値を超過すれば、プロセッサは普通リンクのリセッ
トを試みる形で回復動作を起こす。

受信制御装置が現在のＶ(R)値に等しいＮ(S)値を有する
フレームを受信する場合、受信制御装置と関連するプロ
セッサは、Ｔ２で示された肯定応答のタイマーを始動す
るためのサブルーチンを実行する。もしタイマーがすで
に始動しているとき、該サブルーチンを実行しない。送
信制御装置がＴ２の動作中にある情報フレームを送信す
る場合、フレームの制御フィールドにおけるＮ(R)値が
Ｖ(R)の現在の値として割り当てられ、受信制御装置と
関連するプロセッサはこれを検出することによりタイマ
ーＴ２を停止させる。任意の情報フレームが反対方向に
送信される前にＴ２タイマーの計時が終了する場合、受
信機が準備完了状態であることを示すＳ(N)＝００を有
する監視フレームが送信され、そしてＶ(R)に等しいＶ
(R)値が送信される。このようにＴ２タイマーには２つ
の用途がある。第１番目には該Ｔ２タイマーは、送信さ
れ受信されるべき受信機準備完了フレームの数を最小限
にするために、受信制御装置に対して肯定応答を発生す
る前にいくつかのフレームを受信させる。第２番目に
は、上記Ｔ２タイマーは、前に受信されたすべてのフレ
ームを肯定応答を行うための情報フレームを、Ｖ(S)と
等しくされた現在のＮ(R)値とともに反対方向に（すな
わち前の送信制御装置に）単に送信することによって受
信機の準備された監視フレームの発生及び伝送を除去す
る機会を受信制御装置に与え、この手順は“ピギーバッ
ク”の肯定応答として当該技術分野において公知であ
る。

Ｔ２タイマーは、受信機準備完了監視信号を送信するか
もしくはピギーバックの肯定応答を折り返し送信するか
のいずれかによって受信制御装置が肯定応答を発生する
前に所定の時間量だけ待つことを確立している。理想的
には、Ｔ２タイマーは受信制御装置がＴ１タイマーが経
過する前に送信制御装置に対して肯定応答を与えるよう
にセットされる。

受信制御装置と関連するプロセッサがＶ(R)と等しくな
いＮ(S)を有する情報フレームと遭遇する場合、該フレ
ームは順序外のものとして検出され、それゆえ誤りであ
るとして検出される。この状態は、前の情報フレームが
伝送中に損傷を受けフレームの物理層におけるＣＲＣチ
ェックを実行することを失敗した場合か又は肯定応答が
失われるか又は十分な時間内に到達しなかったために起
こり得る。受信制御装置は、該装置が拒絶状態にあると
いうことを示す内部フラグをセットする。

フラグがセットされなかった場合、受信制御装置は拒絶
状態を示すＳ(N)＝０１を有する監視フレームを発生し
Ｖ(R)と等しいＮ(R)値をセットする。

送信制御装置及び関連するプロセッサが拒絶状態を示す
監視フレームを受信する場合、Ｎ(R)を含んでいない連
続番号を有するすべての未処理のフレームが、肯定応答
されたと考えられ、Ｎ(R)からＶ(S)−１までの連続番号
を有するすべての未処理のフレームが再送信される。

Ｎ(S)＝Ｖ(R)を有する情報フレームを正確に受信すると
き、受信制御装置と関連するプロセッサは内部的拒絶状
態フラグをリセットする。内部フラグの目的は、受信制
御装置が拒絶状態にあるときに唯一つの拒絶状態信号が
伝送されることを確立することである。拒絶フレームの
急増はおそらく多数の不必要な再送信を生じさせていた
と考えられる。

受信制御装置により送信され拒絶状態を示す監視フレー
ムが失われた場合、Ｔ１タイマーは肯定応答された情報
フレームの起こり得る再伝送を確立する。

このように監視フレームにおける監視ビットＳ(N)の目
的は２つある。第１番目には、監視ビットは、Ｔ１タイ
マーが停止する前に受信制御装置と関連するプロセッサ
が再伝送を要求することを可能にし、それによって正確
な情報フレームの起こり得る受信をスピードアップす
る。第２番目には、監視ビットはＴ１タイマーがまだ動
作中であり受信制御装置が拒絶状態であるとき、送信制
御装置が別のフレームを送信することを防止している。
拒絶状態を生じさせているフレームが肯定応答されない
ままであるためタイマーが停止するときのみ、これらの
フレームは再送信される。

フレームの拒絶の指示信号を有する監視フレームは、順
序外情報フレームが受信される場合にのみ発生される。
この監視フレームは、欠落したＣＲＣを有するフレーム
が物理層で検出される場合送信されない。

ＨＤＬＣプロトコルは基本的には局間に伸びる提案にか
かるリンクを有する局間における固定通信のプロトコル
として使用されている。本発明によれば、通信制御装置
７は複数の局（すなわちＨＤＬＣ制御装置２３，…，３
９等のうちの個々の制御装置）との通信のためにＣＳＭ
５を介して多重化されている。

通常の動作中においては、制御装置２３及び３９はそれ
ぞれ“ゼロ(null)”フラグ（すなわち主制御装置から少
なくとも７ビットの論理“１”のビット列の連続）を受
信する。これを実行するために、ＭＣＰ１はゼロフラグ
を第４図Ａを参照して前述したように、接続記憶データ
レジスタ１１０Ａ及び１１０Ｂの複数の内部レジスタに
書き込む。接続記憶データレジスタの内容は、前記の動
的に配置されたタイムスロットチャンネルの間の個々の
制御装置２３及び３９に伝送される。

同様に、制御装置２３及び３９はそれぞれ、接続記憶デ
ータレジスタ１１０Ａ及び１１０Ｂのうち関連したレジ
スタに伝送し蓄積するためのゼロフラグを発生する。Ｍ
ＣＰ１は約５ミリ秒につき１回の割合で、割り込みサブ
ルーチンの実行に応答して内部データレジスタを連続的
にアクセスする。

本発明の動作について考えると、ＢＡＹ１の周辺回路１
７，…，１９のうちの１個の周辺回路に接続された加入
者電話機がオフフックとなる場合、それに関連する線路
状態回路はオフフック信号を発生する。ＰＣＰ１３は線
路状態回路を公知の方法で走査し、オフフック信号を検
出する。それに応答して、ＰＣＰ１３はＤＲＡＭ２７に
おいてＭＣＰ１へ伝送するためのネットワーク層のメッ
セージ信号のフォーマットを形成する。メッセージ信号
を制御装置２３を介してＭＣＰ１に伝送するためにＤＭ
ＡＣ２５が作動される前に経過した時間量を調整する内
部送信保証時間（すなわちＰＣＰ１３により実行された
プログラムループ）が初期化される。このように複数の
メッセージ信号は経過時間中ＤＲＡＭ２７において連結
される。上述のようにこれは分離された肯定応答を必要
とする分離されたメッセージ信号を送信する必要性を緩
和している。いったん送信保証タイマーが停止すると
（すなわちほぼ５ミリ秒後）、パケットが上述のように
ＰＣＰ１３によって連続番号Ｎ(S)を割り当てられる。
連続番号は、ある特定のリンクに対して（すなわち特定
のサブシステムに対して）送信制御装置と受信制御装置
（それぞれ２３と７）の間で唯一のものである。このよ
うにサブシステムのうち異なった１つのサブシステム
（すなわちＢＡＹ Ｎ）が、同じ連続番号Ｎ(S)を有す
るリンク層のメッセージ信号のパケットをある異なった
リンク上に伝送する。しかしながら、主制御ボード上の
制御装置７はＣＳＭ５を介して分離されたリンクを識別
し、それによって異なった連続番号のトラックを保持す
る。

第６図に図示するように、ＰＣＰ１３はデコーダ３１５
に印加するためにアドレス線Ａ０，Ａ１，Ａ２及びＡ３
上に所定のアドレス信号を発生する。それに応答してデ
コーダ３１５の出力Ｑ５はハイとなり、それによって入
力ＴＸＥを介して制御装置２３を動作状態とさせる。そ
のとき制御装置２３は、上述のように、ナンドゲート３
３５から制御装置２３の入力ＴＸＣ上でクロックバース
ト信号を受信するのに応答して配置されたタイムスロッ
トのチャンネル中に開始フラグ（すなわち０１１１１１
１０）を発生し始める。連続する開始フラグは、ＰＣＭ
リンクＬＩ５Ａへ伝送するとともにＤＸ回路５Ａ（第２
図）の接続記憶データレジスタ１１０Ａ又は１１０Ｂの
うち関連する内部レジスタに蓄積するために、配置され
たタイムスロットのチャンネル中に発生される。上述の
ようにＭＣＰ１は関連する制御装置インターフェース回
路１１７（第４図Ｂ）を介して接続記憶データレジスタ
１１０Ａ及び１１０Ｂを連続的にアクセスする。内部レ
ジスタが開始フラグを検出するとき、ＭＣＰ１は、詳細
後述するように、制御装置２３に接続されたＬＯ５Ａデ
ータリンクの配置されたチャンネルと関連した接続記憶
データレジスタ１１０Ａ又は１１０Ｂの内部レジスタに
蓄積するための“進行”フラグを発生する。

ＭＣＰ１からの“進行”フラグの肯定応答の受信を待機
している間、ＰＣＰ１３はＤＭＡＣ２７から制御装置２
３へメッセージ信号を伝送するために、ＤＭＡＣ２５を
初期化する。しばらくの間、付加的なメッセージ信号は
メッセージ信号のパケットとして伝送するためにＤＲＡ
Ｍ２７に緩衝されて出力される。

ＤＭＡＣ２５は配置されたタイムスロットのチャンネル
中ＤＲＡＭ２７に蓄積されたメッセージ信号を制御装置
２３に転送する。ＤＭＡＣ２５は、データをＤＲＡＭ２
７から制御装置２３に転送するために、ＰＣＰ１３の代
わりに利用される。毎秒６４キロビットのデータ伝送速
度で、データをＤＲＡＭ２７からＰＣＰ１３を介して制
御装置２３に転送するために、ＰＣＰ１３の割り込みが
それぞれ１２５マイクロ秒実行される必要がある。ＰＣ
Ｐ１３は十分に早く割り込みを行うことができなけれ
ば、その結果、制御装置２３をオーバーラン状態とな
り、ここで、第６図に示すように、制御装置２３のＴＸ
Ｃ入力に印加された送信クロック信号が動作を停止した
後、データは受信され、その結果データの損失が生じ
る。ＤＭＡＣ２５は、ＤＲＡＭ２７からＨＤＬＣ２３へ
のデータの効率的でかつ迅速な転送を保証する。

上述のように伝送窓は緩衝され伝送されない情報フレー
ムの最大数を確立するために設けられている。好ましい
実施例においては、連続番号Ｎ(S)＝０００，００１及
び０１０が利用された。肯定応答の前の未処理のパケッ
トの数（すなわち窓の大きさ）はＤＲＡＭ２７の大きさ
に依存する。上述のように本発明は６４キロバイトのＤ
ＲＡＭ２７（２５６キロバイトに拡張可能）を利用して
いる。従って、より大きなＤＲＡＭ２７（すなわち２５
６キロバイト）がより多くの数のメッセージ信号を緩衝
するために利用される場合、窓の大きさはより大きくさ
れることが考えられる。

上述のようにＭＣＰ１は開始フラグの検出のためＣＳＭ
５を効率的にアクセスする。制御装置２３により発生さ
れた開始フラグが検出されたとき、ＭＣＰ１は制御装置
２３と７間でＣＳＭ５を介して（すなわちＤＸ回路５Ａ
を介してリンクＬＩ５ＡとＬＯ０Ａ間で）回線交換リン
クを確立させる。また、ＭＣＰ１はデコーダ４０７に印
加するための所定の信号をアドレスバス４００にアドレ
ス線Ａ０−Ａ２上に発生する。その結果、デコーダ４０
７の出力Ｑ０はハイとなり、それによって論理ハイ信号
を制御装置７のＲＸＥＮ入力に印加し、そして前述のよ
うに、ナンドゲート４３２からＲＸＣＬＫ入力上で受信
されているクロックバーストに応答して制御装置７のＲ
ＸＳＩ入力で制御装置７が開始フラグを受信することを
可能にしている。開始フラグを受信するのに応答して、
ＨＤＬＣプロトコルのビット同期の特性に従って、制御
装置７はそれ自身制御装置２３と同期する。制御装置７
は同期状態となるために少なくとも１個以上１（１／
２）までの開始フラグの受信を必要とする。制御装置７
が同期化の過程にあるとき、ＭＣＰ１は前記“進行”フ
ラグをリンクＬＯ５Ａ及びＣＳＭ５を介して制御装置２
３に発生する。好ましい実施例によれば“進行”フラグ
は１６進数の値７Ｆによって示され、そしてＤＸ回路５
Ａの発信接続記憶データレジスタに書き込まれた後、Ｌ
Ｏ５Ａデータリンクを介して伝送される。それゆえ、１
つのＰＣＭフレーム（すなわち１２５マイクロ秒）が送
信制御装置及び受信制御装置を同期化するために、ま
た、受信制御装置が進行フラグを発生し送信するために
必要とされる。ＰＣＰ１３は動じに進行フラグ７Ｆを検
出するために制御装置２３が受信モードで操作するよう
に構成され、そして進行フラグ７Ｆを受信するとき、Ｐ
ＣＰ１３は制御装置２３の出力ＲＸＤＡから優先エンコ
ーダ３４１に割り込み信号を発生する。

優先エンコーダ３４１を介して割り込み信号を受信する
のに応答して、ＰＣＰ１３は、ＤＭＡＣ２５がＤＲＡＭ
２７に蓄積されたメッセージ信号を制御装置２３に送信
し始めることを可能にする。特に、ＰＣＰ１３はデコー
ダ３０７に入力されたアドレス線Ａ１４，Ａ１５及びＡ
１６上に所定の信号を発生し、それに応答してデコーダ
３０７はナンドゲート３１１に印加するための論理ロー
信号を該デコーダ３０７のＱ２出力から発生する。メッ
セージ信号は、制御装置２３の内部に設けられる８ビッ
トＨＤＬＣ内部送信バッファに蓄積される。上述のよう
に、（開始フラグの後に）送信されるフレームの最初の
８ビット部は制御バイトである。制御バイトはそれぞれ
前記送信連続番号Ｎ(S)及び受信連続番号Ｎ(R)を有して
いる。制御バイトはノアゲート３３７から制御装置２３
のＴＸＣ入力に受信されたクロック信号のバーストに応
答して、ＬＩ５Ａリンクに送信され、そして前述のよう
にイネーブル信号がナンドゲート３３５からバッファ３
１７に印加されるようにしている。

続いて、ＤＭＡＣ２５はＤＲＡＭ２７に蓄積されたメッ
セージ信号の８ビット部を検索して制御装置２３の内部
に設けられた８ビットの内部送信バッファに印加する。
イネーブル信号がバッファ３１７に印加されクロック信
号がＴＸＣ入力に印加されるのに応答して、送信バッフ
ァの内容が制御装置２３のＴＸＳＯ出力から送信され
る。その後、８ビット部が同様に送信される。メッセー
ジ信号の８ビット部がそれぞれ伝送された後、制御装置
２３の送信バッファ空出力(TXBE)はハイとなり、そして
チャンネル２のＤＭＡはＤＲＡＭ２７から別の８ビット
を検索することが要求される。ナンドゲート３１１の出
力がローとなりそれによってナンドゲート３１１がロー
となることによって制御装置２３と動作状態とさせるこ
とによってＤＭＡの要求が肯定応答される。

リンク層のメッセージ信号のパケットがＣＳＭ５を介し
て制御装置７の入力ＲＸＳＩに受信されるのに応答し
て、その制御装置７のＲＸＤＡ出力はハイとなり、ＤＭ
ＡＣ９に対してＤＭＡチャンネル２の要求が生じる。制
御装置７のＲＸＳＩ入力に受信されたシリアルデータは
同期化されＲＸＣＬＫ端子に印加されるクロック信号の
立ち上り時において８ビットの制御特性変換レジスタに
シフトされて入力される。（５ビットの“１”のデータ
が受信された後の）前記ゼロ削除は、上述のようにデー
タ特性がフラグ信号として誤って解釈されないように受
信されたシリアルデータに対して実行される。開始フラ
グと制御バイトの受信に続いて受信されたデータビット
は、複数の別の内部シフトレジスタを介して伝送され、
制御装置７のＤ０−Ｄ１５端子に印加される。それから
制御装置７のＲＸＤＡ出力はハイとなりＤＭＡＣ９に対
してＤＭＡチャンネル２の割り込み要求を発生する。

ＤＭＡチャンネル２の要求に応答して、ＤＭＡＣ９は、
データバス４０３及びラッチ回路４０４を介して制御装
置７のＤ０−Ｄ１５端子に生じるネットワーク層のメッ
セージ信号を受信する。公知の方法でラッチ回路４０４
に印加するための所定の制御信号がＤＭＡＣ９のＬＣＴ
ＲＬ出力に発生されるのに応答して、このメッセージ信
号がラッチ回路４０４からＤＭＡＣ９の多重化入力にラ
ッチされる。そのとき、ＤＭＡＣ９は受信されたメッセ
ージ信号部をＤＲＡＭ１１の所定のアドレスに蓄積す
る。

情報フレームの最後の８ビット部を送信するとき、制御
装置２３はフレームの前記ＦＣＳ部を発生し、そして該
ＦＣＳ部が上述のようにＣＳＭ５を介して制御装置７の
よって受信するために割り当てられたタイムスロットの
チャンネル中に送信される。制御装置７は１６ビットＦ
ＣＳ部でモジュロ２の加算を行ない、それによってＣＲ
Ｃ検査を公知の方法で実行する。

ＣＲＣ検査が成功して実行される場合、受信準備完了機
能を含む監視型フレームは制御装置７から制御装置２３
に伝送され、現在のＮ(R)値はＮ(R)を含まないＮ(R)ま
での連続番号を有するすべてのフレームの肯定応答を示
している。上述のように、監視型フレームは肯定応答と
しての動作する。

そのとき、制御装置７の受信状態利用可能出力(RXSA)が
ハイとなり、それによって周辺制御線チャンネル２（▲
▼）上に割り込みを発生する。このことはパケ
ットが終了し、ＤＭＡＣ９に該ＤＭＡＣ９の▲▼
出力を介してＭＣＰ１へ割り込み要求を発生させること
を示している。それに応答して、ＭＣＰ１はＤＭＡＣ９
を非動作状態にし、そして通常の動作を継続する。（す
なわち別の開始フラグを検出するためのＣＳＭ５に配置
されたＤＸ回路の接続記憶データレジスタにアクセスす
る。） ＣＲＣエラー検査が失敗の場合、受信されたメッセージ
信号のパケットは廃棄され（すなわち肯定応答が制御装
置７から制御装置２３に送信されない）、その結果、上
述のように制御装置２３により再伝送される。終了フラ
グが送信された後、制御装置２３のＴＸＢＥ出力はハイ
となり、ＰＣＰ１３に対して割り込みがかけられる。Ｐ
ＣＰ１３はデコーダ３１５を介して割り込みをかけ、そ
れによってＴＸＥ入力をロー信号にさせることによって
制御装置２３の送信部を非動作状態にさせる。

前述のように、メッセージ信号の正確な送信を確実にす
るために多数の手段が使用されている。例えばＴ１再送
信タイマーの計時が（約１５０ミリ秒後）終了した場
合、制御装置２３はメッセージ信号のパケットを再送信
する。それに代わって、タイマーが終了いてしまう前に
制御装置２３が第２のパケットを送信し、制御装置７が
そのパケットを受信するが誤った連続番号を検出する場
合、内部拒絶フラグはセットされ、そして拒絶状態（す
なわちＳ(N)＝０１）を示す監視フレームが発生され
る。それに応答して、制御装置２３は両メッセージ信号
のパケットを再伝送する。

このように、情報フレームは連続番号Ｎ(S)及びＦＣＳ
検査が正しい場合のみ、ＤＭＡＣ２５を介してネットワ
ーク層まで転送される。本発明によればネットワーク層
のメッセージ信号（すなわち情報フレームの内容）がメ
ッセージの行先の表示のために所定のバイト数より成る
アドレスヘッダー部を有している。例えばメッセージ
は、例えば呼吸処理等の様々な機能を備えるためにオペ
レーティングシステムプログラムの様々なサブルーチン
を初期化するために利用される。

ＤＲＡＭ１１が満杯で別のメッセージ信号を受信できな
い場合、制御装置７は受信制御装置は準備完了状態では
ない（すなわちＳ(N)＝１０）ことを示す別の監視フレ
ームを発生する。いったんＤＲＡＭ１１に蓄積されたデ
ータが処理され別のデータを緩衝する余地があると、受
信機準備完了監視制御フレームが送信される（すなわち
Ｓ(N)＝００）。

そえぞれの通信制御装置の送信チャンネル及び受信チャ
ンネルは独立しているので、制御装置はそれぞれ同時に
開始フラグに対する聴取動作(listening)を行ってお
り、アイドルフラグ又はゼロフラグを送信している。

制御装置７から周辺サブシステムにおける１個の制御装
置（例えば制御装置２３）にメッセージ信号を送信する
ために、ＭＣＰ１はＤＲＡＭ１１においてメッセージ信
号のフォーマテイングを行う。メッセージ信号に対して
前述のように１つの連続番号Ｎ(S)が割り当てられる。
第７図において、ＭＣＰ１はアドレスバスのＡ０〜Ａ２
アドレス線上にデコーダ４０７へ印加するための所定の
アドレス信号を発生する。それに応答してデコーダ４０
７のＱ１出力はハイとなり、それによってＴＸＥＮ入力
を介して制御装置７を動作可能状態にしている。このと
き、制御装置７は、ナンドゲート４３２から制御装置７
のＴＸＣＬＫ入力へのクロックバーストの受信に応答し
て配置されたタイムスロットのチャンネル中に開始フラ
グ（すなわち０１１１１１１０）を発生し始める。

通信制御装置２３はＣＳＭ５のＬＯ５Ａ出力リンクから
受信され制御装置７により発生されたＨＤＬＣフラグ信
号を制御装置２３のＲＸＳＩ入力において受信し検出す
る。そのとき、制御装置２３は該装置２３のＲＸＳＡ及
びＲＸＤＡ出力から優先エンコーダ３４１を介して割り
込み信号を発生する。制御装置２３は同時にＤＭＡＣ２
５の▲▼入力を介してＤＭＡチャンネル１の統
制を要求する。その後、メッセージ信号が前述と同じ方
法で制御装置２３により受信される。いったんメッセー
ジ信号がそのまま受信されてしまうと、終了フラグ信号
が制御装置７により発生され制御装置２３により受信さ
れ、それに応答して制御装置２３はエンコーダ３４１を
介してＰＣＰ１３に対して割り込みをかける。次に、Ｐ
ＣＰ１３はデコーダ３１５のＱ６出力に接続された制御
装置２３のＲＸＥ入力を介して制御装置２３を非動作状
態にしている。

制御装置７はメッセージ信号をＤＭＡチャンネル３を使
用してＤＲＡＭ１１からＤＭＡＣ９を介して受信する。
特に、ＭＣＰ１は、デコーダ４０７のＱ２出力をローと
するための所定のアドレス信号をアドレスバス４００の
Ａ０−Ａ２線に発生する。このようにして、ノアゲート
４０８の出力がローとなり、チャンネル３に対してＤＭ
ＡＣ９の▲▼入力上で割り込み要求を生じさせ
る。ＤＭＡＣ９はオアゲート４０５及びインバータ４０
６を介して制御装置７の所定の１つの制御入力に印加す
るための肯定応答信号をＤＭＡＣ９の▲▼出力
に、発生する。ＤＭＡＣ９はデータをＤＲＡＭ１１から
データバス４０３を介して制御装置７のＤ０−Ｄ１５端
子に転送し始める。Ｄ０−Ｄ１５端子に現れるメッセー
ジ信号は前述のようにリンク層のプロトコルに従って内
部送信バッファにロードされ、制御装置７のＴＸＳＯ出
力に伝送される。リンク層のメッセージ信号を送信する
とき、送信バッファは空となりそして制御装置７のＴＸ
ＢＥ出力はハイとなり、これによってＤＲＡＭ１１から
ＤＭＡＣ９の▲▼及び▲▼入力を介し
て別のデータ（すなわちメッセージ信号）を転送するた
めの要求をする。ＤＭＡの伝送が完了するとき、オアゲ
ート４０５及びコンバータ４０６を介して制御装置７の
前記所定制御入力へ印加のための制御信号がＤＭＡＣ９
のＤＯＮＥ出力に発生される。

周辺サブシステムにおける１個の制御装置（すなわち２
３又は３９）と制御装置７との間で通信リンクをまず最
初に確立するために、周辺制御装置は上述のように、Ｃ
ＳＭ５における関連するＤＸ回路の配置された内部接続
記憶データレジスタに蓄積される開始フラグを送信す
る。本発明によれば、ＭＣＰ１は約１０ミリ秒につき１
度の割合でアクティブリンクを設定し、そしてほぼ１０
０ミリ秒につき１度よりも幾分遅い割合でインアクティ
ブリンクを設定する。ＭＣＰ１がインアクティブリンク
で開始フラグを検出する場合、ＭＣＰ１は前述のように
“進行”フラグを発生し送信する。進行フラグの受信に
応答して、周辺通信制御装置（すなわち２３又は３９）
は番号付けされないフレームにおける前述のＳＡＢＭフ
ラグ（すなわちビット５，４，２，１及び０がそれぞれ
１，１，１，０及び０である。）を発生する。ＳＡＢＭ
フラグの受信に応答して、制御装置７は番号付けされな
い肯定応答信号（すなわちビット５，４，２，１及び０
がそれぞれ０，０，１，１及び０である番号付けされな
いフレーム）を発生する。

本発明の通信システムにおいて任意の通信制御装置がＳ
ＡＢＭフレームを送信することによって通常の動作中リ
ンクのリセットを行なうことができる。ＳＡＢＭフレー
ムを受信するとき受信制御装置は番号付けされない肯定
応答フレームで応答し、そして前記すべての状態変数を
０にリセットする。ＳＡＢＭフレームに対して肯定応答
を行う番号付けされない肯定応答を受信するとき、送信
局はすべての状態変数を０にリセットする。両方の局に
より内部的に緩衝されたすべての情報フレームは放棄さ
れる。リンクはそのときリセットされ、情報の転送が再
開される。

要約すると、ディジタルＰＡＢＸの音声、データ及びメ
ッセージの交換の必要条件は、本発明において、マイテ
ル社のＤＸ回路などのディジタル交差点交換機よりなる
回線交換機及び周辺装置交換マトリックスを用いること
により回線及びパケットの交換技術の結合を備えること
によって満足されている。

主及び周辺制御プロセッサＭＣＰ１及びＰＣＰ１３（又
は２９）はそれぞれ全システムの機能のタスクを分担し
ている。主制御プロセッサＭＣＰ１は、権威あるものの
中で最も高水準であり、呼の進行トーン、ＤＴＭＥトー
ンを発生し、インターフェースフロッピーディスクを備
えコンフェレンシング等を提供する等のために、呼処理
のソフトウェアのもので動作する。主制御プロセッサＭ
ＣＰ１はまたＣＳＭ５の接続マトリックスを形成すると
ともに、１個又はそれ以上の周辺制御プロセッサＰＣＰ
１３又はＰＣＰ２９などにメッセージ信号を供給する。

周辺制御プロセッサ（ＰＣＰ１３又は２９）は順次（オ
フフック及びダイヤル信号などの）リアルタイムの動作
を緩衝し、ハイレベルデータリンクプロトコルのメッセ
ージ信号を介して主制御プロセッサＭＣＰ１と通信す
る。本発明の成功した実施例においては、最大２チャン
ネルの送信チャンネル（チャンネル０及び１６）が主制
御装置から周辺制御装置へメッセージ信号を送信するた
めに使用され、そして最大８チャンネルの送信チャンネ
ル（０，４，８，１２，１６，２０，２４及び２８）が
１個又はそれ以上の周辺プロセッサ（ＰＣＰ１３又は２
９など）のそれぞれからメッセージ信号を送信するため
に使用された。複数の伝送チャンネルが、メッセージ信
号を検出するために主制御プロセッサＭＣＰ１によりア
クセスされている。

さらに通信制御装置（２３及び３９）に対して用いられ
る提案に係るＤＭＡチャンネルは、電源の立上げ中又は
リセット中において主制御装置からメッセージシステム
を介して周辺サブシステムへの大容量のデータの転送を
行なう。

本発明を理解しここに開示された原理を使用している当
業者によって多くの他の変形例又は代わりの実施例が考
えられるかもしれない。たとえば、好ましい実施例は、
主制御ボード及び１０個の周辺サブシステムを備え、メ
ッセージ信号が回線交換機及び周辺装置切換機を介して
伝送される通信システムについて述べられたが、１個の
ボード上に配置された回線交換機及び周辺装置交換マト
リックスと、それに接続された所定数の周辺回路を有す
る組み合わせのサブシステムを構成することができるこ
とが考えられる。代替の実施例では、周辺装置交換機が
主制御プロセッサＭＣＰ１と同じボード上に配置されて
いるので、メッセージ信号が通信制御装置を介して伝送
される必要はない。それゆえ回線交換マトリックス及び
周辺装置交換マトリックスの両方が制御バスを介して接
続されて構成される。

また前述のように、１０個以上の周辺サブシステムが使
用でき、より多くの数のリンクを収容するためにそして
回路スイッチマトリックスＣＳＭ５に対して適当な変形
を行なうことができる。なぜなら、それぞれのサブシス
テムが従来技術のシステムのように分離された提案に係
るタイムスロットのチャンネルを有する必要がないから
である。本発明によればＣＳＭ５はメッセージチャンネ
ルに対してアクセスし、それにより効率的に主通信制御
装置７を多重化する。

さらに周辺サブシステムはＰＣＭフレームの１から８ま
での動的に配置可能なチャンネル上にメッセージ信号を
送信することが可能であるので、メッセージ信号のベイ
からベイへの（サブシステムからサブシステムへの）通
信がＣＳＭ５を介して可能である。実際、ディジタル電
話機及びデータ伝送装置の出現により、ここで述べられ
た変形及び型式のメッセージ信号が配置されたタイムス
ロットチャンネル上において周辺サブシステム、（ディ
ジタル電話機など）インテリジェント周辺装置と動的に
主制御装置との間で伝送されることが考えられる。

また、本発明の好ましい実施例はＨＤＬＣプロトコルの
変形を利用しているが、本発明にかかるシステムは例え
ばＣＣＩＴＴにより勧告されたＸ．２５プロトコルなど
の任意の公知のビットオリエンテッドデータリンクプロ
トコルによって備えることができるということがわか
る。

このようなすべての変形例及び代替の実施例が特許請求
の範囲で規定された発明の範囲内であると考えられる。

【図面の簡単な説明】

第１図は本発明の通信交換システムのブロック図、 第２図は本発明にかかる好ましい実施例の回線交換マト
リックス部のブロック図であり、 第３図Ａ及び第３図Ｂは本発明の好ましい実施例の周辺
装置交換マトリックス部のブロック図、 第４図Ａ及び第４図Ｂは本発明において用いられる基礎
的な交換エレメントのブロック図であり、 第５図は本発明の好ましい実施例にかかる平衡ドライ
バ、及び平衡受信機と周辺装置交換回路のブロック図、 第６図は好ましい実施例にかかる周辺サブシステムのマ
イクロプロセッサ、ＤＭＡＣ、ＤＲＡＭ、通信制御装置
及びチャンネル割り当て回路のブロック図であり、 第７図は好ましい実施例にかかる主制御装置のマイクロ
プロセッサ、ＤＭＡＣ、ＤＲＡＭ、通信制御装置及びチ
ャンネル割り当て回路のブロック図である。 １…主制御プロセッサ（ＭＣＰ）、 ５…回線交換マトリックス（ＣＳＭ）、 ７，２３，３９…通信制御装置、 ９，２５，４１…直接記憶アクセス制御回路（ＤＭＡ
Ｃ）、 １１，２７，４３…ダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）、 １３，２９…周辺制御装置プロセッサ（ＰＣＰ）、 １７，１９，３３，３５，５１，５３，５７…周辺回路
（ＰＣ）、 ２１，３７…周辺回線交換機（ＰＳ）、 ３１７…３状態ゲート、 ３１９…チャンネルサイズレジスタ、 ３２９，３３１…カウンタ、 ３２１，３２３，３２５，３３５，４３２…ナンドゲー
ト、 ３３３，４２２，４２６…ノアゲート、 ４１４…フリップフロップ、 ＢＡＹ１ないしＢＡＹＮ…周辺サブシステム。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 レスター・カークランド カナダ国オンタリオ、カナタ、アボツツフ オード・ロード、145番

Claims (1)

【特許請求の範囲】
1. 【請求項１】主制御装置（１）と、 それぞれ周辺制御装置（１３，２９）を含む少なくとも
   １個の周辺サブシステム（ＢＡＹ，ＢＡＹ Ｎ）と、 上記主制御装置（１）の制御のもとで上記周辺サブシス
   テム（ＢＡＹ，ＢＡＹ Ｎ）間でデジタル音声信号とデ
   ジタルデータ信号を伝送する第１のタイムスロットのチ
   ャンネル上のデータについて時分割多重交換及び空間分
   割多重交換を行う回線交換マトリックス（５）と、 上記周辺サブシステム（ＢＡＹ，ＢＡＹ Ｎ）に設けら
   れ上記周辺制御装置（１３，２９）と上記回線交換マト
   リックス（５）とに接続された少なくとも１個の第１の
   通信制御手段（２３，３９）と、上記主制御装置（１）
   と上記回線交換マトリックス（５）とに接続された第２
   の通信制御手段（７）とを有し、上記主制御装置（１）
   と上記周辺制御装置（１３，２９）との間で上記第１の
   タイムスロットのチャンネルとは異なる第２と第３のタ
   イムスロットのチャンネル上でメッセージ信号を伝送し
   て交換するメッセージ信号通信システムとを備えた通信
   システムであって、 上記第１の通信制御手段（２３，３９）と上記第２の通
   信制御手段（７）は所定のデータリンクプロトコルに従
   って上記メッセージ信号を交換し、 上記周辺サブシステム（ＢＡＹ，ＢＡＹ Ｎ）は、 上記第２のタイムスロットのチャンネルを割り当てるサ
   イズデータを記憶する記憶手段（３１９）と、 上記記憶手段（３１９）によって記憶されたサイズデー
   タに基づいて、上記サイズデータに対応して予め決めら
   れ、上記第１の通信制御手段（２３，３９）が上記メッ
   セージ信号を送信するための上記第２のタイムスロット
   のチャンネルを選択して割り当てる第１のチャンネル選
   択手段（３２９，３３１，３２１，３２３，３２５，３
   ３３、３３５，３１７）とを備え、 上記主制御装置（１）から出力されるアドレスデータを
   復号化して出力するデコーダ（４０７）と、 上記第２の通信制御手段（７）に接続され、上記デコー
   ダ（４０７）から出力されるデータに基づいて、予め決
   められたタイムスロットのチャンネルから、上記第２の
   通信制御手段（７）が上記メッセージ信号を送信するた
   めの上記第３のタイムスロットのチャンネルを選択して
   割り当てる第２のチャンネル選択手段（４２２，４２
   ６，４１４，４３２）とを備えたことを特徴とする通信
   システム。