JPH0573306B2 - - Google Patents
Info
- Publication number
- JPH0573306B2 JPH0573306B2 JP61176556A JP17655686A JPH0573306B2 JP H0573306 B2 JPH0573306 B2 JP H0573306B2 JP 61176556 A JP61176556 A JP 61176556A JP 17655686 A JP17655686 A JP 17655686A JP H0573306 B2 JPH0573306 B2 JP H0573306B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- parallel
- predetermined
- register
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000004044 response Effects 0.000 claims description 11
- 238000004891 communication Methods 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 abstract description 7
- 230000002457 bidirectional effect Effects 0.000 abstract description 4
- 238000012423 maintenance Methods 0.000 abstract 1
- 101150004219 MCR1 gene Proteins 0.000 description 28
- 101100206347 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pmh1 gene Proteins 0.000 description 27
- 102000003979 Mineralocorticoid Receptors Human genes 0.000 description 11
- 108090000375 Mineralocorticoid Receptors Proteins 0.000 description 11
- 238000006452 multicomponent reaction Methods 0.000 description 11
- 230000001360 synchronised effect Effects 0.000 description 5
- 101150080661 Ear1 gene Proteins 0.000 description 4
- 101150081376 NR1D1 gene Proteins 0.000 description 4
- 102100023170 Nuclear receptor subfamily 1 group D member 1 Human genes 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000005236 sound signal Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 102100027206 CD2 antigen cytoplasmic tail-binding protein 2 Human genes 0.000 description 2
- 102100037709 Desmocollin-3 Human genes 0.000 description 2
- 101000914505 Homo sapiens CD2 antigen cytoplasmic tail-binding protein 2 Proteins 0.000 description 2
- 101000968042 Homo sapiens Desmocollin-2 Proteins 0.000 description 2
- 101000880960 Homo sapiens Desmocollin-3 Proteins 0.000 description 2
- 101000922137 Homo sapiens Peripheral plasma membrane protein CASK Proteins 0.000 description 2
- 102100031166 Peripheral plasma membrane protein CASK Human genes 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 101710179734 6,7-dimethyl-8-ribityllumazine synthase 2 Proteins 0.000 description 1
- WZKNLUWTEBWEOX-UHFFFAOYSA-N 6-[3-(pyridin-2-ylmethyl)pyrrolidin-1-yl]pyrido[3,2-d]pyrimidin-4-amine Chemical compound N1=C2C(N)=NC=NC2=CC=C1N(C1)CCC1CC1=CC=CC=N1 WZKNLUWTEBWEOX-UHFFFAOYSA-N 0.000 description 1
- 101100373128 Arabidopsis thaliana WIT2 gene Proteins 0.000 description 1
- 206010006582 Bundle branch block right Diseases 0.000 description 1
- 101000633516 Homo sapiens Nuclear receptor subfamily 2 group F member 6 Proteins 0.000 description 1
- 101710186609 Lipoyl synthase 2 Proteins 0.000 description 1
- 101710122908 Lipoyl synthase 2, chloroplastic Proteins 0.000 description 1
- 101710101072 Lipoyl synthase 2, mitochondrial Proteins 0.000 description 1
- -1 MCR2 Proteins 0.000 description 1
- 101100346221 Mus musculus Mpi gene Proteins 0.000 description 1
- 101100460844 Mus musculus Nr2f6 gene Proteins 0.000 description 1
- 101100364675 Mus musculus Ss18l2 gene Proteins 0.000 description 1
- 102100029528 Nuclear receptor subfamily 2 group F member 6 Human genes 0.000 description 1
- 101100313912 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) TIM44 gene Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- JKMYXNKXJWIHOA-ACRUOGEOSA-N benzyl n-[(2s)-1-oxo-1-[[(2s)-1-oxo-3-[(3s)-2-oxopyrrolidin-3-yl]propan-2-yl]amino]-3-phenylpropan-2-yl]carbamate Chemical compound C([C@@H](C=O)NC(=O)[C@H](CC=1C=CC=CC=1)NC(=O)OCC=1C=CC=CC=1)[C@@H]1CCNC1=O JKMYXNKXJWIHOA-ACRUOGEOSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1647—Subrate or multislot multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Time-Division Multiplex Systems (AREA)
- Interface Circuits In Exchanges (AREA)
- Circuits Of Receivers In General (AREA)
- Logic Circuits (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
［関連出願との相互関係］
この発明に特に興味ある関連した同時係属中の
出願は、Alan T.Clark、Hadi Ibrahimおよび
Arthur Langeのための「デジタル加入者制御
器」と題する、1985年７月26日に出願された米国
特許出願連続番号第759622号であり、これはこの
出願の譲受人に譲り受けられた。
出願は、Alan T.Clark、Hadi Ibrahimおよび
Arthur Langeのための「デジタル加入者制御
器」と題する、1985年７月26日に出願された米国
特許出願連続番号第759622号であり、これはこの
出願の譲受人に譲り受けられた。
［発明の背景］
今日の電話の加入者ラインは、デジタル回路網
本来の信号の完全さおよび融通性が最高のものと
なるように、音声およびデータ転送の両方のため
の全デジタル回路網をますます採用している。加
入者に与えられるさらに他の利点は電話、パケツ
トおよび回路交換データ、遠隔測定、電子郵便、
警報信号、テレツクス、フアクシミリ、および銀
行取引のような現存のおよび新しいサービスが同
じ媒体でより効果的に与えられることを含み、そ
れによつて、必要とされる装置および空間が非常
に減じられる。さらに、これらの新しいサービス
の提供および単一（デジタル）回路網で動作する
あらゆるサービスから生じる簡略化した経営から
得られる増加した収益の面で、電話会社に利益が
生じる。
本来の信号の完全さおよび融通性が最高のものと
なるように、音声およびデータ転送の両方のため
の全デジタル回路網をますます採用している。加
入者に与えられるさらに他の利点は電話、パケツ
トおよび回路交換データ、遠隔測定、電子郵便、
警報信号、テレツクス、フアクシミリ、および銀
行取引のような現存のおよび新しいサービスが同
じ媒体でより効果的に与えられることを含み、そ
れによつて、必要とされる装置および空間が非常
に減じられる。さらに、これらの新しいサービス
の提供および単一（デジタル）回路網で動作する
あらゆるサービスから生じる簡略化した経営から
得られる増加した収益の面で、電話会社に利益が
生じる。
加入者の構内のそのような全デジタル音声／デ
ータの回路網にインターフエイスを提供するため
に、先行技術では個別のおよび／または高価な注
文回路を採用してきたが、これは変化する加入者
の要求に合わせるための融通性に欠けている。さ
らにそのような回路は、物理的、電気的およびラ
インプロトコール特性が変化する両立し難い実現
化例を急増させる。さらに、先行技術のインター
フエイスは広い空間を占有し、電力消費が高く、
そのためかなりの熱を発生して冷却装置を必要と
し、モノリシツクな集積回路の信頼性に欠ける。
ータの回路網にインターフエイスを提供するため
に、先行技術では個別のおよび／または高価な注
文回路を採用してきたが、これは変化する加入者
の要求に合わせるための融通性に欠けている。さ
らにそのような回路は、物理的、電気的およびラ
インプロトコール特性が変化する両立し難い実現
化例を急増させる。さらに、先行技術のインター
フエイスは広い空間を占有し、電力消費が高く、
そのためかなりの熱を発生して冷却装置を必要と
し、モノリシツクな集積回路の信頼性に欠ける。
［発明の要約］
この発明によつて提供されるプログラム可能デ
ータ経路指示マルチプレクサは全デジタル音声／
データ通信網によつて提供される種々のデータ取
扱い設備への加入者の容易なアクセスを可能にす
る。マルチプレクサは加入者の制御器の中で使用
することが意図され、これは外部の８ビツトマイ
クロプロセツサを介して加入者によつてプログラ
ムされることができ、２つの毎秒64キロビツト
（kbs）の音声／データチヤネルおよび16kbsデー
タ制御チヤネルへの同時のアクセスを与えること
によつて多数の機能を果たす。音声帯域信号は加
入者の端末装置でデジタル化され、64kbsチヤネ
ルの１つに送信される。
ータ経路指示マルチプレクサは全デジタル音声／
データ通信網によつて提供される種々のデータ取
扱い設備への加入者の容易なアクセスを可能にす
る。マルチプレクサは加入者の制御器の中で使用
することが意図され、これは外部の８ビツトマイ
クロプロセツサを介して加入者によつてプログラ
ムされることができ、２つの毎秒64キロビツト
（kbs）の音声／データチヤネルおよび16kbsデー
タ制御チヤネルへの同時のアクセスを与えること
によつて多数の機能を果たす。音声帯域信号は加
入者の端末装置でデジタル化され、64kbsチヤネ
ルの１つに送信される。
この発明のマルチプレクサは６つの他の機能ユ
ニツトを含む制御器内にプログラム可能なインタ
ーフエイスを提供し、そのため加入者は制御器の
アナログポートで様々なオーデイオ変換器を接続
したり、時間多重化デジタルポートでデジタル変
換器を接続したり、および制御器の外部のバス端
子で加入者のプログラム可能なマイクロプロセツ
サを接続してもよい。マイクロプロセツサのプロ
グラミングを通して、加入者はマルチプレクサが
ポートのいずれかと回路網へのラインインターフ
エイスとの間の２方向のデータフローを確立する
ことを引き起こす。
ニツトを含む制御器内にプログラム可能なインタ
ーフエイスを提供し、そのため加入者は制御器の
アナログポートで様々なオーデイオ変換器を接続
したり、時間多重化デジタルポートでデジタル変
換器を接続したり、および制御器の外部のバス端
子で加入者のプログラム可能なマイクロプロセツ
サを接続してもよい。マイクロプロセツサのプロ
グラミングを通して、加入者はマルチプレクサが
ポートのいずれかと回路網へのラインインターフ
エイスとの間の２方向のデータフローを確立する
ことを引き起こす。
この発明のマルチプレクサを介して相互接続さ
れ得る制御器内の機能ユニツトの中には、１対の
隔離変圧器を介して制御器を回路網伝送ラインに
接続されるラインインターフエイスユニツトと、
ラインインターフエイスユニツトからデータチヤ
ネル情報を受取り、そして加入者の発生したデー
タチヤネル情報をラインインターフエイスユニツ
トに送信して引き続き回路網へ伝送するためのデ
ータリンク制御器と、それぞれ制御器のアナログ
ポートで受取られかつそこへ送信されるオーデイ
オ信号のアナログ−デジタルおよびデジタル−ア
ナログの変換を提供する主要オーデイオプロセツ
サと、制御器内の機能およびデータ経路の加入者
の制御を可能にするマイクロプロセツサインター
フエイスと、さらにマルチプレクサの直列データ
ポートとがある。
れ得る制御器内の機能ユニツトの中には、１対の
隔離変圧器を介して制御器を回路網伝送ラインに
接続されるラインインターフエイスユニツトと、
ラインインターフエイスユニツトからデータチヤ
ネル情報を受取り、そして加入者の発生したデー
タチヤネル情報をラインインターフエイスユニツ
トに送信して引き続き回路網へ伝送するためのデ
ータリンク制御器と、それぞれ制御器のアナログ
ポートで受取られかつそこへ送信されるオーデイ
オ信号のアナログ−デジタルおよびデジタル−ア
ナログの変換を提供する主要オーデイオプロセツ
サと、制御器内の機能およびデータ経路の加入者
の制御を可能にするマイクロプロセツサインター
フエイスと、さらにマルチプレクサの直列データ
ポートとがある。
外部のマイクロプロセツサを介して加入者によ
つて指令されるこの発明のマルチプレクサは、ラ
インインターフエイスユニツト、主要オーデイオ
プロセツサ、マイクロプロセツサインターフエイ
スおよび直列ポートを含むいくつかの可能な通信
元と通信先の間にデータ経路を確立する。さら
に、加入者のプログラム可能なマルチプレクサは
２つの音声／データ直列チヤネルの時間多重化を
制御する。
つて指令されるこの発明のマルチプレクサは、ラ
インインターフエイスユニツト、主要オーデイオ
プロセツサ、マイクロプロセツサインターフエイ
スおよび直列ポートを含むいくつかの可能な通信
元と通信先の間にデータ経路を確立する。さら
に、加入者のプログラム可能なマルチプレクサは
２つの音声／データ直列チヤネルの時間多重化を
制御する。
［好ましい実施例の説明］
Ａ DSC構成
この発明のプログラム可能マルチプレクサは第
１図に例示されるように、７つの機能ブロツクか
らなるデジタル加入者制御器（DSC）３４内の
例示の応用が示される。DSCは電話回路網への
デジタルの加入者アクセスを与える。DSCは基
準点「Ｓ」および「Ｔ」のCCITT Ｉシリーズの
勧告と両立可能である。したがつて、この発明に
従つたDSCのユーザは国際規格に従う端末装置
（TE）を利用してもよい。
１図に例示されるように、７つの機能ブロツクか
らなるデジタル加入者制御器（DSC）３４内の
例示の応用が示される。DSCは電話回路網への
デジタルの加入者アクセスを与える。DSCは基
準点「Ｓ」および「Ｔ」のCCITT Ｉシリーズの
勧告と両立可能である。したがつて、この発明に
従つたDSCのユーザは国際規格に従う端末装置
（TE）を利用してもよい。
DSC３４は関連した同時係属中のAlan T.
Clark、Hadi IbrahimおよびArthur F.Langeの
ための「デジタル加入者制御器」と題する1985年
７月26日に出願された米国特許出願連続番号第
759622号の主題であり、これはこの発明の譲受人
に譲り受けられた。MUX１７０としてその上に
示されるこの発明のマルチプレクサのプログラム
可能データ経路指示以外の、第１図のDSC３４
の詳細な説明は、上で参照された同時係属中の出
願内に含まれる。関連した同時係属中の出願はこ
こに引用により援用される。
Clark、Hadi IbrahimおよびArthur F.Langeの
ための「デジタル加入者制御器」と題する1985年
７月26日に出願された米国特許出願連続番号第
759622号の主題であり、これはこの発明の譲受人
に譲り受けられた。MUX１７０としてその上に
示されるこの発明のマルチプレクサのプログラム
可能データ経路指示以外の、第１図のDSC３４
の詳細な説明は、上で参照された同時係属中の出
願内に含まれる。関連した同時係属中の出願はこ
こに引用により援用される。
第１図を参照すると、DSC３４は192kbsの全
二重デジタル経路に隔離変圧器（図示されていな
い）を介して端子LIN１およびLIN２での４−ワ
イヤの「Ｓ」インターフエイス上で受取られ、そ
して端子LOUT１およびLOUT２から４−ワイ
ヤインターフエイス上に送信されるビツトの流れ
を提供する。DSCは受取られたビツトの流れを
B1およびB2チヤネル（各64kbs）とＤチヤネル
（16kbs）に分離する。Ｂチヤネルはこの発明の
マルチプレクサ１７０を介してユーザの制御の下
で第１図に例示される機能ブロツクの異なるもの
に経路づけられる。ＤチヤネルはDSC３４のレ
ベル２で部分的に処理され、そしてマイクロプロ
セツサインターフエイス（MPI）１００を介し
て付加の処理のためにプログラム可能マイクロプ
ロセツサ（図示されていない）へと進められる。
DSC３４はPBXおよび公的応用の両方に合うよ
うに、２つの主要なCCITT勧告の両方すなわち
「ポイント・トウ・ポイント」および「ポイン
ト・トウ・マルチポイント」の加入者形態を支持
する。
二重デジタル経路に隔離変圧器（図示されていな
い）を介して端子LIN１およびLIN２での４−ワ
イヤの「Ｓ」インターフエイス上で受取られ、そ
して端子LOUT１およびLOUT２から４−ワイ
ヤインターフエイス上に送信されるビツトの流れ
を提供する。DSCは受取られたビツトの流れを
B1およびB2チヤネル（各64kbs）とＤチヤネル
（16kbs）に分離する。Ｂチヤネルはこの発明の
マルチプレクサ１７０を介してユーザの制御の下
で第１図に例示される機能ブロツクの異なるもの
に経路づけられる。ＤチヤネルはDSC３４のレ
ベル２で部分的に処理され、そしてマイクロプロ
セツサインターフエイス（MPI）１００を介し
て付加の処理のためにプログラム可能マイクロプ
ロセツサ（図示されていない）へと進められる。
DSC３４はPBXおよび公的応用の両方に合うよ
うに、２つの主要なCCITT勧告の両方すなわち
「ポイント・トウ・ポイント」および「ポイン
ト・トウ・マルチポイント」の加入者形態を支持
する。
第１図を参照すると、DSC３４は、端子LIN１
およびLIN２へ接続され受信器セクシヨン１２０
および送信器セクシヨン１３０を含むラインイン
ターフエイスユニツト（LIU）１１０を含む。受
信器セクシヨン１２０は受信器フイルタ、クロツ
ク回復のためのデジタル位相ロツクループ
（DPLL）、入つてくるビツトの流れのフレームの
ハイマークおよびローマークを検出するための２
つのスライサ、およびフレーム同期化のためのフ
レーム回復回路からなる。
およびLIN２へ接続され受信器セクシヨン１２０
および送信器セクシヨン１３０を含むラインイン
ターフエイスユニツト（LIU）１１０を含む。受
信器セクシヨン１２０は受信器フイルタ、クロツ
ク回復のためのデジタル位相ロツクループ
（DPLL）、入つてくるビツトの流れのフレームの
ハイマークおよびローマークを検出するための２
つのスライサ、およびフレーム同期化のためのフ
レーム回復回路からなる。
受信器１２０は入つてくる擬似３進コード化ビ
ツトの流れを第１図に例示されるDSC３４の他
のブロツクにバス１４０を介して伝達する前に、
２進に変換する。受信器１１０もまた、DSC３
４が「ポイント・トウ・マルチポイント」形態で
動作するとき、起こり得るコンテンシヨン
（contention）を解決するために、Ｄチヤネルア
クセルプロトコールを行なう。
ツトの流れを第１図に例示されるDSC３４の他
のブロツクにバス１４０を介して伝達する前に、
２進に変換する。受信器１１０もまた、DSC３
４が「ポイント・トウ・マルチポイント」形態で
動作するとき、起こり得るコンテンシヨン
（contention）を解決するために、Ｄチヤネルア
クセルプロトコールを行なう。
送信器セクシヨン１３０は２進−擬似３進エン
コーダおよびライン駆動器からなり、この駆動器
はバス１４０の信号を受取り、外に出るビツトの
流れがそこからDSC３４のLOUT１および
LOUT２の端子でそこから発生されることを引
き起こす。この外に出るビツトの流れは「Ｓ」イ
ンターフエイスに関するCCITT勧告で特定され
ている。
コーダおよびライン駆動器からなり、この駆動器
はバス１４０の信号を受取り、外に出るビツトの
流れがそこからDSC３４のLOUT１および
LOUT２の端子でそこから発生されることを引
き起こす。この外に出るビツトの流れは「Ｓ」イ
ンターフエイスに関するCCITT勧告で特定され
ている。
LIU１１０は「Ｓ」インターフエイスのレベル
１の活性化および不活性化に関するCCITT勧告
に従う。これは規格のCCITT「Info」信号を送信
およびデコードすることによつて達成される。
LIU１１０はまたDSC３４のフツクスイツチ
（HSW）端子の信号に応答する。HSW端子はハ
ンドセツトのオフフツクまたはオンフツク状態を
示す信号を受取る。
１の活性化および不活性化に関するCCITT勧告
に従う。これは規格のCCITT「Info」信号を送信
およびデコードすることによつて達成される。
LIU１１０はまたDSC３４のフツクスイツチ
（HSW）端子の信号に応答する。HSW端子はハ
ンドセツトのオフフツクまたはオンフツク状態を
示す信号を受取る。
DSC３４もまたバス１４０に接続されるデー
タリンク制御器（DLC）１５０を含み、これは
LIU１１０を介して受取られた16kbsDチヤネル
を部分的に処理する。プロトコールの層２の部分
的な処理は、フラツグ検出および発生、零の削除
および挿入、エラー検出のためのフレームチエツ
クシーケンス処理、およびいくつかのアドレスす
る能力を含む。外部のマイクロプロセツサ３８は
DLC１５０を初期設定し、そしてより高いレベ
ルのプロトコール処理を行なう。DSC３４が受
信モードにあるとき、ＤチヤネルデータはLIU１
１０からバス１４０を介してDLC１５０に伝達
され、そして次にDLC３４の１組の８個のデー
タ端子（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，
Ｄ６、およびＤ７）から外部のマイクロプロセツ
サに伝送するためにマイクロプロセツサインター
フエイス（MPI）１００に伝達される。DSCが
送信モードであるとき、Ｄチヤネルデータは
「Ｓ」インターフエイスへとＤチヤネル上を伝送
するために、DLC１５０を介してMPI１００か
らLIU１１０まで導伝される。
タリンク制御器（DLC）１５０を含み、これは
LIU１１０を介して受取られた16kbsDチヤネル
を部分的に処理する。プロトコールの層２の部分
的な処理は、フラツグ検出および発生、零の削除
および挿入、エラー検出のためのフレームチエツ
クシーケンス処理、およびいくつかのアドレスす
る能力を含む。外部のマイクロプロセツサ３８は
DLC１５０を初期設定し、そしてより高いレベ
ルのプロトコール処理を行なう。DSC３４が受
信モードにあるとき、ＤチヤネルデータはLIU１
１０からバス１４０を介してDLC１５０に伝達
され、そして次にDLC３４の１組の８個のデー
タ端子（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，
Ｄ６、およびＤ７）から外部のマイクロプロセツ
サに伝送するためにマイクロプロセツサインター
フエイス（MPI）１００に伝達される。DSCが
送信モードであるとき、Ｄチヤネルデータは
「Ｓ」インターフエイスへとＤチヤネル上を伝送
するために、DLC１５０を介してMPI１００か
らLIU１１０まで導伝される。
DSC３４内に含まれる主要オーデイオプロセ
ツサ（MAP）１６０はＤ／Ａセクシヨン１６２
内でデジタル−アナログ（Ｄ／Ａ）変換を、Ａ／
Ｄセクシヨン１６４内でアナログ−デジタル
（Ａ／Ｄ）変換を、受信／送信フイルタセクシヨ
ン１６６でDSC３４に存在する信号のデジタル
フイルタリングを行なう。アナログオーデイオ信
号はイヤホン端子（EAR１およびEAR２）、２
つの一般のアナログ入力およびそれらの関連した
接地端子（AINA、AINB、AGND）でDSC３
４のMAP部分に与えられることができ、そして
アナログ音声信号は拡声器端子（LS１およびLS
２）でMAP部分によつて発生される。MAP１６
０は、それぞれEAR１、EAR１、AINA、また
はAINB端子で受取られたり、またはLS１およ
びLS２端子で発生されるオーデイオ信号のデジ
タル表示を搬送するバス１４０上のデジタル信号
を送信および受信する。
ツサ（MAP）１６０はＤ／Ａセクシヨン１６２
内でデジタル−アナログ（Ｄ／Ａ）変換を、Ａ／
Ｄセクシヨン１６４内でアナログ−デジタル
（Ａ／Ｄ）変換を、受信／送信フイルタセクシヨ
ン１６６でDSC３４に存在する信号のデジタル
フイルタリングを行なう。アナログオーデイオ信
号はイヤホン端子（EAR１およびEAR２）、２
つの一般のアナログ入力およびそれらの関連した
接地端子（AINA、AINB、AGND）でDSC３
４のMAP部分に与えられることができ、そして
アナログ音声信号は拡声器端子（LS１およびLS
２）でMAP部分によつて発生される。MAP１６
０は、それぞれEAR１、EAR１、AINA、また
はAINB端子で受取られたり、またはLS１およ
びLS２端子で発生されるオーデイオ信号のデジ
タル表示を搬送するバス１４０上のデジタル信号
を送信および受信する。
この発明のデータ経路指示マルチプレクサ
（MUX）１７０はマイクロプロセツサを介して
外部でプログラム可能であり、そしてそれに応答
して、それぞれDSC３４の直列Ｂ入力（SBIN）
端子とDSC３４の直列Ｂ出力（SBOUT）端子で
DSC３４から外部の周辺装置に受信および送信
されるB1およびB2チヤネル上の多重化ビツトの
流れを制御する。MUX１７０は、SIBN端子、
SBOUT端子、MPI１００、LIU１１０、および
MAP１６０を含む、通信元および通信先を有す
るバス１４０を介する異なる様々な信号経路を確
立するためにプログラムできる。第１図のMUX
１７０はMPI１００、LIU１１０、およびMAP
１６０の中で64kbsのB1およびB2チヤネルを選
択的に経路づけ、内部の論理チヤネルはその上で
（MAPのための）Ba、（MPIのための）Bbおよ
びBc、（Ｂ直列ポートのための）Bd、Beおよび
Bf、および（LIUのための）B1およびB2で示さ
れる。ＤチヤネルデータはLIU１１０から直接に
DLC１５０へ経路づけられる。
（MUX）１７０はマイクロプロセツサを介して
外部でプログラム可能であり、そしてそれに応答
して、それぞれDSC３４の直列Ｂ入力（SBIN）
端子とDSC３４の直列Ｂ出力（SBOUT）端子で
DSC３４から外部の周辺装置に受信および送信
されるB1およびB2チヤネル上の多重化ビツトの
流れを制御する。MUX１７０は、SIBN端子、
SBOUT端子、MPI１００、LIU１１０、および
MAP１６０を含む、通信元および通信先を有す
るバス１４０を介する異なる様々な信号経路を確
立するためにプログラムできる。第１図のMUX
１７０はMPI１００、LIU１１０、およびMAP
１６０の中で64kbsのB1およびB2チヤネルを選
択的に経路づけ、内部の論理チヤネルはその上で
（MAPのための）Ba、（MPIのための）Bbおよ
びBc、（Ｂ直列ポートのための）Bd、Beおよび
Bf、および（LIUのための）B1およびB2で示さ
れる。ＤチヤネルデータはLIU１１０から直接に
DLC１５０へ経路づけられる。
Ｂ DSCプログラム可能内部バス構造
この発明のMUX１７０は３つのマルチプレク
サ制御レジスタ（MCR１、MCR２、および
MCR３）を含み、これはバス１４０として第１
図に機能的に示される、加入者が選択した２方向
のデータ経路に沿つてデータフローを指図するた
めにMPU１００を介してプログラムできる。
サ制御レジスタ（MCR１、MCR２、および
MCR３）を含み、これはバス１４０として第１
図に機能的に示される、加入者が選択した２方向
のデータ経路に沿つてデータフローを指図するた
めにMPU１００を介してプログラムできる。
Ｂ １ 論理バス構造
MUX１７０はMCR１、MCR２、およびMCR
３の内容物によつて制御されるように、第２図に
示される８個のMUX論理経路B1，B2，Ba，
Bb，Bc，Bd，Be、およびBfの間にそれらの２
方向の経路を確立することができる。これらの
MCRは外部でプログラムされ、適切なチヤネル
コードを対応するMCRに書込むことによつて８
個の論理Ｂチヤネルポートのいずれか２つを一緒
に接続することができる。MCR１、MCR２、お
よびMCR３の各々は１対の４ビツトチヤネルコ
ードを受取り、これは下の第表に従つて論理チ
ヤネル相互接続を特定する。
３の内容物によつて制御されるように、第２図に
示される８個のMUX論理経路B1，B2，Ba，
Bb，Bc，Bd，Be、およびBfの間にそれらの２
方向の経路を確立することができる。これらの
MCRは外部でプログラムされ、適切なチヤネル
コードを対応するMCRに書込むことによつて８
個の論理Ｂチヤネルポートのいずれか２つを一緒
に接続することができる。MCR１、MCR２、お
よびMCR３の各々は１対の４ビツトチヤネルコ
ードを受取り、これは下の第表に従つて論理チ
ヤネル相互接続を特定する。
たとえば、チヤネルコード0001および0100を
MCR１に割当てることは、B1およびBbの２方
向のチヤネル接続を確立する。ループバツク接続
は同じ１対のチヤネルコードを特定のMCRに割
当てることによつて確立され得る。
MCR１に割当てることは、B1およびBbの２方
向のチヤネル接続を確立する。ループバツク接続
は同じ１対のチヤネルコードを特定のMCRに割
当てることによつて確立され得る。
たとえば、アナログ出力（EAR１またはEAR
２）およびアナログ入力（AINAまはAINB）に
よつてDSC３４のMAP１６０部分の検査をする
ために、MCR３にチヤネルコード0011および
0011を割当てることはMUX１７０によるループ
バツク接続を確立する。
２）およびアナログ入力（AINAまはAINB）に
よつてDSC３４のMAP１６０部分の検査をする
ために、MCR３にチヤネルコード0011および
0011を割当てることはMUX１７０によるループ
バツク接続を確立する。
第 表
MCR１，MCR２，およびMCR３チヤネルコー
ドコード チヤネル 0011 接続なし 0001 B1（LIU） 0010 B2（LIU） 0011 Ba（MAP） 0100 Bb（MPI） 0101 Bc（MPI） 0010 Bd（直列Ｂポートチヤネル１） 0111 Be（直列Ｂポートチヤネル２） 1000 Bf（直列Ｂポートチヤネル３） Ｂ ２ 内部の物理的バス構造 第１図でバス１４０として機能的に示される、
DSC３４の内部のバス構造が第３図に例示され
る。上のセクシヨンB.1に述べられたＢチヤネル
２方向データ経路B1およびB2、Ba、Bb、およ
びBc、およびBd、Be、Bfが第３図ではそれぞれ
２００，２０２，２０４および２０６で示され
る。さらに、MPI１００ポートDA7-0、DB7-0お
よびMP１STRT6-0のそれぞれをLIU１１０、
DLC１５０、MPA１６０の受信／送信フイルタ
１６６、およびMUX１７０のポートDA7-0、
DB7-0およびMP１STRT60と相互接続させる３
つの制御バス２０８，２１０、および２１２が第
３図に示される。
ドコード チヤネル 0011 接続なし 0001 B1（LIU） 0010 B2（LIU） 0011 Ba（MAP） 0100 Bb（MPI） 0101 Bc（MPI） 0010 Bd（直列Ｂポートチヤネル１） 0111 Be（直列Ｂポートチヤネル２） 1000 Bf（直列Ｂポートチヤネル３） Ｂ ２ 内部の物理的バス構造 第１図でバス１４０として機能的に示される、
DSC３４の内部のバス構造が第３図に例示され
る。上のセクシヨンB.1に述べられたＢチヤネル
２方向データ経路B1およびB2、Ba、Bb、およ
びBc、およびBd、Be、Bfが第３図ではそれぞれ
２００，２０２，２０４および２０６で示され
る。さらに、MPI１００ポートDA7-0、DB7-0お
よびMP１STRT6-0のそれぞれをLIU１１０、
DLC１５０、MPA１６０の受信／送信フイルタ
１６６、およびMUX１７０のポートDA7-0、
DB7-0およびMP１STRT60と相互接続させる３
つの制御バス２０８，２１０、および２１２が第
３図に示される。
MCR１，MCR２、およびMCR３レジスタの
内容物は、第表に従つた上のセクシヨンB.1に
説明されるようにデータバス２００，２０２，２
０４および２０６上で実現される特定な相互接続
を決定する。DSC３４内のその他のユーザのア
クセス可能レジスタと同様、MCR１，MCR２、
およびMCR３のレジスタを加入者がプログラム
する態様が下のセクシヨンＣで説明される。
内容物は、第表に従つた上のセクシヨンB.1に
説明されるようにデータバス２００，２０２，２
０４および２０６上で実現される特定な相互接続
を決定する。DSC３４内のその他のユーザのア
クセス可能レジスタと同様、MCR１，MCR２、
およびMCR３のレジスタを加入者がプログラム
する態様が下のセクシヨンＣで説明される。
第３図に示されるように、MAP１６０のアナ
ログ−デジタル（Ａ／Ｄ）１６２セクシヨンはバ
ス２１４によつてMAP１６０の受信／送信フイ
ルタ１６６セクシヨンに接続され、そしてデジタ
ル／アナログ（Ｄ／Ａ）１６４のセクシヨンはバ
ス２１６によつてフイルタ１６６に接続される。
Ｄチヤネル２方向データ経路２１８はLIU１１０
とDLC１５０を相互接続し、そしてＤチヤネル
２方向データ経路２２０はDLC１５０とMPI１
００を相互接続する。
ログ−デジタル（Ａ／Ｄ）１６２セクシヨンはバ
ス２１４によつてMAP１６０の受信／送信フイ
ルタ１６６セクシヨンに接続され、そしてデジタ
ル／アナログ（Ｄ／Ａ）１６４のセクシヨンはバ
ス２１６によつてフイルタ１６６に接続される。
Ｄチヤネル２方向データ経路２１８はLIU１１０
とDLC１５０を相互接続し、そしてＤチヤネル
２方向データ経路２２０はDLC１５０とMPI１
００を相互接続する。
Ｃ マイクロプロセツサインターフエイス
DSC３４はマイクロプロセツサインターフエ
イス（MPI）１００を介してアクセス可能であ
る多数のプログラム可能レジスタおよびフイルタ
を含む。MPI１００の詳細な説明は上に述べら
れた「デジタル加入者制御器」と題する関連した
同時係属中の出願の中に含まれ、これはここで引
用により援用される。
イス（MPI）１００を介してアクセス可能であ
る多数のプログラム可能レジスタおよびフイルタ
を含む。MPI１００の詳細な説明は上に述べら
れた「デジタル加入者制御器」と題する関連した
同時係属中の出願の中に含まれ、これはここで引
用により援用される。
Ｄ プログラム可能データ経路指示マルチプレク
サ 第２図を参照すると、この発明のMUX１７０
はそこに示される８個のDSC３４論理チヤネル
B1，B2，Ba，Bb，Bc，Bd，Be、およびBfの
接合としての働きをする。これらのうち、Bd，
BeおよびBfはDSC３４の直列ポートを形成し、
MUX１７０と一体をなす。下に述べられるよう
に、加入者はMUX１７０がこれらの論理チヤネ
ルの選択された３つのいずれか、すなわち通信元
上の情報をその他の選択された３つの論理チヤネ
ルすなわち通信先へ経路づけることを引き起こす
ことができる。
サ 第２図を参照すると、この発明のMUX１７０
はそこに示される８個のDSC３４論理チヤネル
B1，B2，Ba，Bb，Bc，Bd，Be、およびBfの
接合としての働きをする。これらのうち、Bd，
BeおよびBfはDSC３４の直列ポートを形成し、
MUX１７０と一体をなす。下に述べられるよう
に、加入者はMUX１７０がこれらの論理チヤネ
ルの選択された３つのいずれか、すなわち通信元
上の情報をその他の選択された３つの論理チヤネ
ルすなわち通信先へ経路づけることを引き起こす
ことができる。
チヤネルB1およびB2はDSC３４のLIU１１０
部分の受信器１２０内で分離され、そしてそこか
らバス２００（第３図）を介してMUX１７０に
よつて受取られる。チヤネルB1およびB2はバス
２００を介してMUX１７０から受取られた後に
DSC３４にLIU１１０部分の送信器１３０内で時
間の多重化によつて再び組合わされる。MUX１
７０はDSC３４の直列ポートを形成するBd，Be
およびBfチヤネルの時間多重化および非多重化
（demultiplexing）を行なう。
部分の受信器１２０内で分離され、そしてそこか
らバス２００（第３図）を介してMUX１７０に
よつて受取られる。チヤネルB1およびB2はバス
２００を介してMUX１７０から受取られた後に
DSC３４にLIU１１０部分の送信器１３０内で時
間の多重化によつて再び組合わされる。MUX１
７０はDSC３４の直列ポートを形成するBd，Be
およびBfチヤネルの時間多重化および非多重化
（demultiplexing）を行なう。
BaチヤネルはDSC３４のMAP１６０部分に導
伝され、BbおよびBcチヤネルはDSC３４のMPI
１００部分に伝達される。MUX１７０のプログ
ラミングはDA7-0２０８およびDB7-0２１０制御
バスを介してDSC３４のMPI１００部分内で行
なわれる。
伝され、BbおよびBcチヤネルはDSC３４のMPI
１００部分に伝達される。MUX１７０のプログ
ラミングはDA7-0２０８およびDB7-0２１０制御
バスを介してDSC３４のMPI１００部分内で行
なわれる。
この発明のMUX１７０内部の構成は、第４図
のブロツク図に例示される。示されるように、
MUX１７０は６つの主要部分、すなわちMPI１
００によつて発生されるマルチプレクサ読出およ
び書込MP２READ、MP２WRITE信号と同様、
バス２１２（第３図）を介してマルチプレクサア
ドレス信号MP１STRT6-0を受取るレジスタアド
レスデコード部分８１０を含む。レジスタアドレ
スデコード部分８２０はそこから３つのマルチプ
レクサ制御レジスタ（MCR１、MCR２および
MCR３）に読出および書込信号を発生する。こ
れらの信号は一括して８１２で表示される６つの
信号ラインを介してアドレスデコード８１０から
マルチプレクサ制御レジスタMCR１ないしMCR
３を含む８２０で表示されるMUX１７０の部分
に導伝され、そこではそれらは以下に述べられる
ようにMCR１ないしMCR３の読出しおよびそこ
への書込みに用いられる。
のブロツク図に例示される。示されるように、
MUX１７０は６つの主要部分、すなわちMPI１
００によつて発生されるマルチプレクサ読出およ
び書込MP２READ、MP２WRITE信号と同様、
バス２１２（第３図）を介してマルチプレクサア
ドレス信号MP１STRT6-0を受取るレジスタアド
レスデコード部分８１０を含む。レジスタアドレ
スデコード部分８２０はそこから３つのマルチプ
レクサ制御レジスタ（MCR１、MCR２および
MCR３）に読出および書込信号を発生する。こ
れらの信号は一括して８１２で表示される６つの
信号ラインを介してアドレスデコード８１０から
マルチプレクサ制御レジスタMCR１ないしMCR
３を含む８２０で表示されるMUX１７０の部分
に導伝され、そこではそれらは以下に述べられる
ようにMCR１ないしMCR３の読出しおよびそこ
への書込みに用いられる。
MCR１ないしMCR３はまたMPU１００から
DB7-0バス２１０上のデータ制御信号を受取り、
結果として生じるセンスおよびデータ制御信号は
それぞれ８２２および８２４で一括して表示され
る１組の７個の信号ラインを介してMUX１７０
のデータ経路指示マルチプレクサ部分８４０に伝
達され、そこではそれらはデータ経路指示マルチ
プレクサ８４０の内部の構造に関連して以下に説
明されるように、MPI１００を介して加入者に
よつて選択されるデータ経路を確立するのに用い
られる。
DB7-0バス２１０上のデータ制御信号を受取り、
結果として生じるセンスおよびデータ制御信号は
それぞれ８２２および８２４で一括して表示され
る１組の７個の信号ラインを介してMUX１７０
のデータ経路指示マルチプレクサ部分８４０に伝
達され、そこではそれらはデータ経路指示マルチ
プレクサ８４０の内部の構造に関連して以下に説
明されるように、MPI１００を介して加入者に
よつて選択されるデータ経路を確立するのに用い
られる。
データ経路指示マルチプレクサ８４０は信号ラ
イン２００を介してLIU１１０から時分割多重化
B1およびB2チヤネルのデータ信号を受取る。Bb
およびBcチヤネルのデータ信号は以下に述べら
れるように、２方向のDA7-0バス２０８を介して
MPI１００からデータ経路指示マルチプレクサ
８４０に接続され、そしてMUX１７０と一体を
成す時間多重化直列データポート２０６は直列
Ｉ／Ｏ制御器８５０と直列Ｉ／Ｏ制御器８５０か
らデータマルチプレクサ８４０まで進む２つの信
号ライン８５２および８５４を介してデータマル
チプレクサ８４０に接続される。LIU１１０によ
つて発生されるLU１TbeないしLU１Tbfタイミ
ング信号は８５６で一括して示される１組の３つ
の信号ラインを介してMUX１７０のデータ経路
指示マルチプレクサ８４０および直列Ｉ／Ｏ制御
器８５０部分に伝達される。直列Ｉ／Ｏ制御器８
５０内で発生されるMX１TbeないしMX１Tbf
は一括して８５８で示される１組の３つの信号ラ
インを介してMUX１７０に伝導される。データ
経路指示マルチプレクサ８４０はまたMPI１０
０によつて発生される読出Bb（RDBB）、書込Bb
（WRBB）、読出Bc（RDBC）および書込Bc
（WRBC）信号を受取る。
イン２００を介してLIU１１０から時分割多重化
B1およびB2チヤネルのデータ信号を受取る。Bb
およびBcチヤネルのデータ信号は以下に述べら
れるように、２方向のDA7-0バス２０８を介して
MPI１００からデータ経路指示マルチプレクサ
８４０に接続され、そしてMUX１７０と一体を
成す時間多重化直列データポート２０６は直列
Ｉ／Ｏ制御器８５０と直列Ｉ／Ｏ制御器８５０か
らデータマルチプレクサ８４０まで進む２つの信
号ライン８５２および８５４を介してデータマル
チプレクサ８４０に接続される。LIU１１０によ
つて発生されるLU１TbeないしLU１Tbfタイミ
ング信号は８５６で一括して示される１組の３つ
の信号ラインを介してMUX１７０のデータ経路
指示マルチプレクサ８４０および直列Ｉ／Ｏ制御
器８５０部分に伝達される。直列Ｉ／Ｏ制御器８
５０内で発生されるMX１TbeないしMX１Tbf
は一括して８５８で示される１組の３つの信号ラ
インを介してMUX１７０に伝導される。データ
経路指示マルチプレクサ８４０はまたMPI１０
０によつて発生される読出Bb（RDBB）、書込Bb
（WRBB）、読出Bc（RDBC）および書込Bc
（WRBC）信号を受取る。
MUX１７０の読出／書込バツフア部分８６０
は、８６２で一括して示される１組の８つの信号
ラインを介して、MUX１７０のデータマルチプ
レクサ部分に導伝されるBbおよびBc時間多重化
データ信号をMPU１００からのDA7-0バス２０
８で受取り、そこではそれらはデータ経路指示マ
ルチプレクサ８４０の内部構造に関連して以下に
説明されるように、MPI１００を介して加入者
によつて選択されるデータ経路を確立するために
用いられる。読出／書込バツフア８６０はMPI
１００によつて発生される読出Bb（RBBB）、書
込Bb（WRBB）、読出Bc（RDBC）および書込Bc
（WRBC）信号を受取る。
は、８６２で一括して示される１組の８つの信号
ラインを介して、MUX１７０のデータマルチプ
レクサ部分に導伝されるBbおよびBc時間多重化
データ信号をMPU１００からのDA7-0バス２０
８で受取り、そこではそれらはデータ経路指示マ
ルチプレクサ８４０の内部構造に関連して以下に
説明されるように、MPI１００を介して加入者
によつて選択されるデータ経路を確立するために
用いられる。読出／書込バツフア８６０はMPI
１００によつて発生される読出Bb（RBBB）、書
込Bb（WRBB）、読出Bc（RDBC）および書込Bc
（WRBC）信号を受取る。
第４図で示されるMUX１７０のデータ経路指
示マルチプレクサ部分８４０以外の、すべての要
素の構成および設計は従来のものであり、当業者
にとつて周知である。
示マルチプレクサ部分８４０以外の、すべての要
素の構成および設計は従来のものであり、当業者
にとつて周知である。
第５Ａ図、第５Ｂ図および第５Ｃ図にそれぞれ
示されるこの発明のデータ経路指示マルチプレク
サ８４０内部の構成は８４１，８４２および８４
３で一般に示される３つの主要セクシヨンからな
る。データ経路指示マルチプレクサ８４０の８４
１で示される部分は、チヤネルBbおよびBcから
なるMPI１００インターフエイス部分を含む。
データ経路指示マルチプレクサ部分８４０の８４
２で示される部分はチヤネルBd，BeおよびBfか
らなるMUX１７０の一体の直列ポートインター
フエイスを含み、そして８４３で示される部分は
チヤネルB1およびB2からなるLIU１１０インタ
ーフエイス部分を含む。データ経路指示マルチプ
レクサ８４０に垂直に入るかまたはそこを離れる
ように示されたそれらの信号ラインは、示される
部分８４１，８４２または８４３のみに接続し、
ブロツク８４０に水平に入るかまたは離れるよう
に示された信号ライン８２２，８２４および２０
４はそこのすべての部分８４１，８４２および８
４３に接続する。
示されるこの発明のデータ経路指示マルチプレク
サ８４０内部の構成は８４１，８４２および８４
３で一般に示される３つの主要セクシヨンからな
る。データ経路指示マルチプレクサ８４０の８４
１で示される部分は、チヤネルBbおよびBcから
なるMPI１００インターフエイス部分を含む。
データ経路指示マルチプレクサ部分８４０の８４
２で示される部分はチヤネルBd，BeおよびBfか
らなるMUX１７０の一体の直列ポートインター
フエイスを含み、そして８４３で示される部分は
チヤネルB1およびB2からなるLIU１１０インタ
ーフエイス部分を含む。データ経路指示マルチプ
レクサ８４０に垂直に入るかまたはそこを離れる
ように示されたそれらの信号ラインは、示される
部分８４１，８４２または８４３のみに接続し、
ブロツク８４０に水平に入るかまたは離れるよう
に示された信号ライン８２２，８２４および２０
４はそこのすべての部分８４１，８４２および８
４３に接続する。
第５Ａ図に示されるように、MPIインターフ
エイス８４１部分は４つの８ビツトレジスタ９０
０，９０２，９０４および９０６を含み、これら
のレジスタは９０８で一括して示される８個の信
号ラインを介して並列に接続され、これらの信号
ラインは８個の２方向の信号ライン８６２（第４
図）に並列の態様で接続され、これらの信号ライ
ン８６２は読出／書込バツフア８６０を介して
DA7-0バス２０８上に信号に伝達する。レジスタ
９００および９０２の８個の書込端子（入力）と
レジスタ９０４および９０６の８個の読出端子
（出力）はこの並列の態様で相互接続される。レ
ジスタ９００および９０２の８個の読出端子（出
力）はそれぞれ９１０および９１２で一括して示
される８個の信号ラインによつて、それぞれレジ
スタ９０４および９０６の書込端子（入力）に並
列に接続される。８個の信号ライン９１０および
９１２は各々並列の態様でバス２０４の８個の２
方向の信号ラインに接続される。
エイス８４１部分は４つの８ビツトレジスタ９０
０，９０２，９０４および９０６を含み、これら
のレジスタは９０８で一括して示される８個の信
号ラインを介して並列に接続され、これらの信号
ラインは８個の２方向の信号ライン８６２（第４
図）に並列の態様で接続され、これらの信号ライ
ン８６２は読出／書込バツフア８６０を介して
DA7-0バス２０８上に信号に伝達する。レジスタ
９００および９０２の８個の書込端子（入力）と
レジスタ９０４および９０６の８個の読出端子
（出力）はこの並列の態様で相互接続される。レ
ジスタ９００および９０２の８個の読出端子（出
力）はそれぞれ９１０および９１２で一括して示
される８個の信号ラインによつて、それぞれレジ
スタ９０４および９０６の書込端子（入力）に並
列に接続される。８個の信号ライン９１０および
９１２は各々並列の態様でバス２０４の８個の２
方向の信号ラインに接続される。
レジスタ９００および９０２は、マルチプレク
サ制御レジスタMCR１ないしMCR３の８２０に
よつて発生され、そして信号ライン８２２を介し
てデータ経路指示マルチプレクサ８４０に伝達さ
れるMX２SEBBおよびMX２SEBCセンス信号
をそれぞれ受取る。MCR１ないしMCR３ブロツ
ク８２０内で行なわれる適切な時分割多重化によ
つて、それぞれ、８ビツトのレジスタ９００また
はレジスタ９０２のいずれかに前もつて書込まれ
た、読出／書込バツフア８６０およびバス８６２
を介してMPI１００からDA7-0バス２０８上で受
取られたBbまたはBcチヤネル信号の並列の８ビ
ツトは、それぞれ信号ライン９１０または９１２
を介して８ビツトワイドのバス２０４上に位置決
めされ、そこに直接に接続されるMAP１６０の
Baチヤネルに接続されるバス２０４の部分に伝
送される。この８ビツトの内容物はまた、以下に
説明されるように、上の第表と関連して加入者
によつてプログラムされるMCR１ないしMCR３
８２０の内容物によつて決定される、第７図に
示されるバス２０４の部分に接続され得るチヤネ
ルBa，Bc，Bd，Be，Bf，B1またはB2のいずれ
かに利用可能にされる。
サ制御レジスタMCR１ないしMCR３の８２０に
よつて発生され、そして信号ライン８２２を介し
てデータ経路指示マルチプレクサ８４０に伝達さ
れるMX２SEBBおよびMX２SEBCセンス信号
をそれぞれ受取る。MCR１ないしMCR３ブロツ
ク８２０内で行なわれる適切な時分割多重化によ
つて、それぞれ、８ビツトのレジスタ９００また
はレジスタ９０２のいずれかに前もつて書込まれ
た、読出／書込バツフア８６０およびバス８６２
を介してMPI１００からDA7-0バス２０８上で受
取られたBbまたはBcチヤネル信号の並列の８ビ
ツトは、それぞれ信号ライン９１０または９１２
を介して８ビツトワイドのバス２０４上に位置決
めされ、そこに直接に接続されるMAP１６０の
Baチヤネルに接続されるバス２０４の部分に伝
送される。この８ビツトの内容物はまた、以下に
説明されるように、上の第表と関連して加入者
によつてプログラムされるMCR１ないしMCR３
８２０の内容物によつて決定される、第７図に
示されるバス２０４の部分に接続され得るチヤネ
ルBa，Bc，Bd，Be，Bf，B1またはB2のいずれ
かに利用可能にされる。
読出／書込バツフア８６０およびバス８６２を
介してMPI１００からDA7-0バス２０８で受取ら
れたBbまたはBcチヤネル信号の並列の８ビツト
はそれぞれ、WRBB信号およびWRBC信号を与
えられ、かつ、クロツク端子９００および９０２
にDSC３４内のマスタクロツク（図示されてい
ない）によつて発生される位相１（PH１）同期
クロツクを与えると、それぞれレジスタ９００お
よび９０２に書込まれる。
介してMPI１００からDA7-0バス２０８で受取ら
れたBbまたはBcチヤネル信号の並列の８ビツト
はそれぞれ、WRBB信号およびWRBC信号を与
えられ、かつ、クロツク端子９００および９０２
にDSC３４内のマスタクロツク（図示されてい
ない）によつて発生される位相１（PH１）同期
クロツクを与えると、それぞれレジスタ９００お
よび９０２に書込まれる。
同様の態様で、レジスタ９０４および９０６の
８ビツトの内容物はMPI１００への伝送のため
にバス８６２およびバツフア８６０を介して
DA70バス２０８上に位置づけられることができ、
そしてそれらの内容物はそれぞれRDBBまたは
RDBC信号およびそれぞれMX２DEBCまたは
MX２DEBBデータ可能信号の制御の下で８ビツ
トワイドバス２０４から書込まれてもよい。
８ビツトの内容物はMPI１００への伝送のため
にバス８６２およびバツフア８６０を介して
DA70バス２０８上に位置づけられることができ、
そしてそれらの内容物はそれぞれRDBBまたは
RDBC信号およびそれぞれMX２DEBCまたは
MX２DEBBデータ可能信号の制御の下で８ビツ
トワイドバス２０４から書込まれてもよい。
上の第表に従つたMCR１ないしMCR３ ８
２０の加入者のプログラミングによつて、データ
経路指示マルチプレクサ８４０のMPIインター
フエイス８４１部分はMPI１００と上の第３図
に関連して説明されたDSC３４の種々の他の要
素との間のBbおよびBcチヤネルを含む２方向の
データ経路を確立することができる。
２０の加入者のプログラミングによつて、データ
経路指示マルチプレクサ８４０のMPIインター
フエイス８４１部分はMPI１００と上の第３図
に関連して説明されたDSC３４の種々の他の要
素との間のBbおよびBcチヤネルを含む２方向の
データ経路を確立することができる。
データ経路指示マルチプレクサ８４０の直列ポ
ートインターフエイス８４２部分（第５Ｂ図）は
２組の３つの８ビツトレジスタ９１４，９１６お
よび９１８と９２０，９２２および９２４を含
み、その各組は第５Ｂ図にそれぞれ９２６および
９２８で一括して示される８個の信号ラインを介
して並列に相互接続される。レジスタ９１４，９
１６および９１８への書込端子（入力）はこの並
列の態様で相互接続され、そして９２３で一括し
て示される８個の信号ラインを介して直列−並列
レジスタ９３０の８個の出力端子に並列に接続さ
れる。レジスタ９２０，９２２および９２４の読
出端子（出力）は同様に相互に、そして９３６で
一括して示される８個の信号ラインを介して並列
−直列レジスタ９３４の８個の入力端子にも、並
列に接続される。レジスタ９１４，９１６および
９１８の８個の読出端子（出力）はそれぞれ一括
して９３８，９４０および９４２で示される８個
の信号ラインによつてそれぞれ、レジスタ９２
０，９２２および９２４の８個の書出端子（入
力）に並列に接続される。８個の信号ライン９２
８，９４０および９４２は各々並列の態様でバス
２０４の８個の２方向の信号ラインに接続され
る。
ートインターフエイス８４２部分（第５Ｂ図）は
２組の３つの８ビツトレジスタ９１４，９１６お
よび９１８と９２０，９２２および９２４を含
み、その各組は第５Ｂ図にそれぞれ９２６および
９２８で一括して示される８個の信号ラインを介
して並列に相互接続される。レジスタ９１４，９
１６および９１８への書込端子（入力）はこの並
列の態様で相互接続され、そして９２３で一括し
て示される８個の信号ラインを介して直列−並列
レジスタ９３０の８個の出力端子に並列に接続さ
れる。レジスタ９２０，９２２および９２４の読
出端子（出力）は同様に相互に、そして９３６で
一括して示される８個の信号ラインを介して並列
−直列レジスタ９３４の８個の入力端子にも、並
列に接続される。レジスタ９１４，９１６および
９１８の８個の読出端子（出力）はそれぞれ一括
して９３８，９４０および９４２で示される８個
の信号ラインによつてそれぞれ、レジスタ９２
０，９２２および９２４の８個の書出端子（入
力）に並列に接続される。８個の信号ライン９２
８，９４０および９４２は各々並列の態様でバス
２０４の８個の２方向の信号ラインに接続され
る。
直列−並列レジスタ９３０はMUX１７０の直
列ポート２０６で与えられ、直列ポート２０６に
接続される直列Ｉ／Ｏ制御器８５０からの信号ラ
イン８５２を介してそこから導伝される直列チヤ
ネルBd，BeおよびBf上の入つてくるデータを入
力端子で受取る。PH２のクロツク信号を同時に
与えられてDSC３４のLIU部分１００によつて発
生される同期クロツク信号（LU１SCLKN）は
レジスタ９３０に与えられ、信号ライン９３２を
介してレジスタ９１４，９１６および９１８に引
き続いて伝達されるレジスタ９３０の出力での８
個の並列信号の発生とレジスタ９３０の入力に与
えられる直列の信号との同期化を提供する。並列
−直列レジスタ９３４はレジスタ９２０，９２２
および９２４から信号ライン９３６上の信号を８
個の並列入力で受取り、そこから信号ライン８５
４を介して直列のＩ／Ｏ制御器８５０に接続され
る出力端子で直列信号が発生される。この外に出
ていくデータは直列ポート２０６のチヤネルBd，
BeおよびBfを形成する。LIU１００によつて発
生される同期クロツク信号（LIU１SCLKD）は
ANDゲート９３６にPH1クロツクを同時に与え
ることによつて順にレジスタ９３４に与えられ、
レジスタ９３４の入力に与えられる並列信号とそ
の直列出力の発生との同期化を提供する。
列ポート２０６で与えられ、直列ポート２０６に
接続される直列Ｉ／Ｏ制御器８５０からの信号ラ
イン８５２を介してそこから導伝される直列チヤ
ネルBd，BeおよびBf上の入つてくるデータを入
力端子で受取る。PH２のクロツク信号を同時に
与えられてDSC３４のLIU部分１００によつて発
生される同期クロツク信号（LU１SCLKN）は
レジスタ９３０に与えられ、信号ライン９３２を
介してレジスタ９１４，９１６および９１８に引
き続いて伝達されるレジスタ９３０の出力での８
個の並列信号の発生とレジスタ９３０の入力に与
えられる直列の信号との同期化を提供する。並列
−直列レジスタ９３４はレジスタ９２０，９２２
および９２４から信号ライン９３６上の信号を８
個の並列入力で受取り、そこから信号ライン８５
４を介して直列のＩ／Ｏ制御器８５０に接続され
る出力端子で直列信号が発生される。この外に出
ていくデータは直列ポート２０６のチヤネルBd，
BeおよびBfを形成する。LIU１００によつて発
生される同期クロツク信号（LIU１SCLKD）は
ANDゲート９３６にPH1クロツクを同時に与え
ることによつて順にレジスタ９３４に与えられ、
レジスタ９３４の入力に与えられる並列信号とそ
の直列出力の発生との同期化を提供する。
データ経路指示マルチプレクサ８４０の直列ポ
ートインターフエイス部分８４２の動作は信号
LU１Tbd、LU１TbeおよびLU１Tbfと、AND
ゲート９１５，９１７および９１９に与えられる
PH2クロツクと、それぞれレジスタ９１４，９
１６および９１８に与えられるセンス信号MX２
SEBD、MX２SEBEおよびMX２SBEBFによつ
て制御され、マルチプレクサ８４０のMPIイン
ターフエイス部分８４１のレジスタ９００および
９０２と関連して説明されるのとほとんど同じよ
うに、それぞれこれらのレジスタからバス２０４
に書込むかまたは直列ポートからそれらに読出
す。それぞれレジスタ９２０，９２２および９２
４に与えられる、信号MX１Tbf、MX１Tbeお
よびMX１Tbdとデータ可能信号MX２DEBD、
MX２DEBEおよびMX２DEBFはMPIインター
フエイス８４１のレジスタ９０４および９０６に
関連して説明されるのとほとんど同じように、そ
れぞれこれらのレジスタへとバス２０４から読出
したりまたはこれらのレジスタから直列ポートに
書込んだりするのに用いられる。
ートインターフエイス部分８４２の動作は信号
LU１Tbd、LU１TbeおよびLU１Tbfと、AND
ゲート９１５，９１７および９１９に与えられる
PH2クロツクと、それぞれレジスタ９１４，９
１６および９１８に与えられるセンス信号MX２
SEBD、MX２SEBEおよびMX２SBEBFによつ
て制御され、マルチプレクサ８４０のMPIイン
ターフエイス部分８４１のレジスタ９００および
９０２と関連して説明されるのとほとんど同じよ
うに、それぞれこれらのレジスタからバス２０４
に書込むかまたは直列ポートからそれらに読出
す。それぞれレジスタ９２０，９２２および９２
４に与えられる、信号MX１Tbf、MX１Tbeお
よびMX１Tbdとデータ可能信号MX２DEBD、
MX２DEBEおよびMX２DEBFはMPIインター
フエイス８４１のレジスタ９０４および９０６に
関連して説明されるのとほとんど同じように、そ
れぞれこれらのレジスタへとバス２０４から読出
したりまたはこれらのレジスタから直列ポートに
書込んだりするのに用いられる。
データ経路指示マルチプレクサ８４０のLIUイ
ンターフエイス部分８４３（第５Ｃ図）は２つの
８ビツトレジスタ９４４および９４６の組と、２
つの並列−直列レジスタ９４８および９５０の組
を含む。レジスタ９４４および９４６の８個の読
出ターミナル（出力）はそれぞれ９５２および９
５４で一括して示される８個の信号ラインによつ
てそれぞれ、並列−直列レジスタ９４８および９
５０の８個の書込端子（入力）に並列に接続され
る。８個の信号ライン９５２および９５４はそれ
ぞれ並列の態様でバス２０４の８個の２方向の信
号ラインに接続される。レジスタ９４４および９
４６の８個の書込端子（入力）はそれぞれ９６０
および９６２で一括して示される１組の８個の直
列ラインを介して、それぞれ直列−並列レジスタ
９５６および９５８の８個の出力端子に並列に接
続される。
ンターフエイス部分８４３（第５Ｃ図）は２つの
８ビツトレジスタ９４４および９４６の組と、２
つの並列−直列レジスタ９４８および９５０の組
を含む。レジスタ９４４および９４６の８個の読
出ターミナル（出力）はそれぞれ９５２および９
５４で一括して示される８個の信号ラインによつ
てそれぞれ、並列−直列レジスタ９４８および９
５０の８個の書込端子（入力）に並列に接続され
る。８個の信号ライン９５２および９５４はそれ
ぞれ並列の態様でバス２０４の８個の２方向の信
号ラインに接続される。レジスタ９４４および９
４６の８個の書込端子（入力）はそれぞれ９６０
および９６２で一括して示される１組の８個の直
列ラインを介して、それぞれ直列−並列レジスタ
９５６および９５８の８個の出力端子に並列に接
続される。
直列−並列レジスタ９５６および９５８は入力
端子で、信号ライン１００を介してLIU１１０か
らMUX１７０に伝達されるそれぞれ直列チヤネ
ルB1およびB2上の入つてくるデータを受取る。
DSC３４のLIU１１０によつて発生される同期ク
ロツク信号（LU１RDATA）はPH2クロツク信
号とともにそれぞれANDゲート９５７および９
５９を介してゲートされてレジスタ９５６および
９５８に与えられ、それぞれレジスタ９５６およ
び９５８の出力での８個の並列信号の発生とレジ
スタ９５６および９５８の入力端子へ与えられる
直列信号との同期化を提供し、それぞれレジスタ
９４４および９４６にそれぞれ、信号ライン９６
０および９６２を介して引き続いて伝達される。
端子で、信号ライン１００を介してLIU１１０か
らMUX１７０に伝達されるそれぞれ直列チヤネ
ルB1およびB2上の入つてくるデータを受取る。
DSC３４のLIU１１０によつて発生される同期ク
ロツク信号（LU１RDATA）はPH2クロツク信
号とともにそれぞれANDゲート９５７および９
５９を介してゲートされてレジスタ９５６および
９５８に与えられ、それぞれレジスタ９５６およ
び９５８の出力での８個の並列信号の発生とレジ
スタ９５６および９５８の入力端子へ与えられる
直列信号との同期化を提供し、それぞれレジスタ
９４４および９４６にそれぞれ、信号ライン９６
０および９６２を介して引き続いて伝達される。
並列−直列レジスタ９４８および９５０は
PH2クロツク信号とともに、それぞれANDゲー
ト９４９および９５１を介してゲートされるLIU
１１０によつて発生されるクロツク信号（それぞ
れLU１CXB１およびLU１CXB２）を受取り、
それぞれインターフエイス９４８および９５０の
出力での直列信号の発生と、それらの入力端子に
与えられる８個の並列信号との同期化を提供し、
引き続いて信号ラインを介して導伝されてLIU１
１０に信号ライン１００を介してそれぞれ伝達さ
れる直列チヤネルB1およびB2上の外に出ていく
データを形成する。
PH2クロツク信号とともに、それぞれANDゲー
ト９４９および９５１を介してゲートされるLIU
１１０によつて発生されるクロツク信号（それぞ
れLU１CXB１およびLU１CXB２）を受取り、
それぞれインターフエイス９４８および９５０の
出力での直列信号の発生と、それらの入力端子に
与えられる８個の並列信号との同期化を提供し、
引き続いて信号ラインを介して導伝されてLIU１
１０に信号ライン１００を介してそれぞれ伝達さ
れる直列チヤネルB1およびB2上の外に出ていく
データを形成する。
データ経路指示マルチプレクサ８４０のLIUイ
ンターフエイス部分８４３の動作はレジスタ９４
４および９４６に与えられる信号MX１Ｔ５およ
びそれぞれレジスタ９４４および９４６に与えら
れるセンス信号MX２SEB１およびMX２SEB２
によつて制御され、マルチプレクサ８４０の
MPIインターフエイス部分８４１のレジスタ９
００および９０２と関連して説明されるのとほと
んど同じように、それぞれB1およびB2チヤネル
からバス２０４に書込んだりまたはそこから読出
したりする。それぞれレジスタ９４８および９５
０に与えられたデータ可能信号MX２DEB１お
よびMX２DEB２とそれぞれクロツク信号LU１
CXB１およびLU１CXB２が、MP１インターフ
エイス８４１のレジスタ９０４および９０６と関
連して説明されるのとほとんど同じように、それ
ぞれこれらの並列−直列レジスタにバス２０４か
ら読出したりまたはそこからそれぞれB1チヤネ
ルおよびB2チヤネルに書込んだするために用い
られる。
ンターフエイス部分８４３の動作はレジスタ９４
４および９４６に与えられる信号MX１Ｔ５およ
びそれぞれレジスタ９４４および９４６に与えら
れるセンス信号MX２SEB１およびMX２SEB２
によつて制御され、マルチプレクサ８４０の
MPIインターフエイス部分８４１のレジスタ９
００および９０２と関連して説明されるのとほと
んど同じように、それぞれB1およびB2チヤネル
からバス２０４に書込んだりまたはそこから読出
したりする。それぞれレジスタ９４８および９５
０に与えられたデータ可能信号MX２DEB１お
よびMX２DEB２とそれぞれクロツク信号LU１
CXB１およびLU１CXB２が、MP１インターフ
エイス８４１のレジスタ９０４および９０６と関
連して説明されるのとほとんど同じように、それ
ぞれこれらの並列−直列レジスタにバス２０４か
ら読出したりまたはそこからそれぞれB1チヤネ
ルおよびB2チヤネルに書込んだするために用い
られる。
上の第表に従つてMUX１７０のMCR１な
いし３部分８２０を外部でプログラミングするこ
とによつて、MUX１７０のデータ経路指示マル
チプレクサ部分８４０に関連して述べられたセン
ス可能信号およびデータ化可能信号は、MCR１
ないし３部分８２０によつて発生され、そして信
号ライン８２２および８２４を介してデータ経路
指示マルチプレクサ８４０によつて受取られ、こ
れは通信元として以下の64kbs論理チヤネルのう
ちのいずれか３つと通信先としてのいずれか３つ
との間に２方向のデータ経路を確立する。すなわ
ちBaはバス２０４の部分を介して第４図にデー
タ経路指示マルチプレクサ８４０の３つの部分８
４１，８４２および８４３をすべて相互接続させ
て示されるバス２０４の残余にMAP１６０を接
続させ、BbおよびBcはバス８６２を介してMPI
インターフエイス部分８４１とMPI１００を相
互接続させ、Bd，BeおよびBfは信号ライン８５
２および８５４を介して直列インターフエイス部
分８４２と、MUX１７０と一体となる直列ポー
トを相互接続させ、そしてB1およびB2は信号ラ
イン２００を介してLIUインターフエイス部分８
４３とDSC３４のLIU１１０を相互接続させる。
いし３部分８２０を外部でプログラミングするこ
とによつて、MUX１７０のデータ経路指示マル
チプレクサ部分８４０に関連して述べられたセン
ス可能信号およびデータ化可能信号は、MCR１
ないし３部分８２０によつて発生され、そして信
号ライン８２２および８２４を介してデータ経路
指示マルチプレクサ８４０によつて受取られ、こ
れは通信元として以下の64kbs論理チヤネルのう
ちのいずれか３つと通信先としてのいずれか３つ
との間に２方向のデータ経路を確立する。すなわ
ちBaはバス２０４の部分を介して第４図にデー
タ経路指示マルチプレクサ８４０の３つの部分８
４１，８４２および８４３をすべて相互接続させ
て示されるバス２０４の残余にMAP１６０を接
続させ、BbおよびBcはバス８６２を介してMPI
インターフエイス部分８４１とMPI１００を相
互接続させ、Bd，BeおよびBfは信号ライン８５
２および８５４を介して直列インターフエイス部
分８４２と、MUX１７０と一体となる直列ポー
トを相互接続させ、そしてB1およびB2は信号ラ
イン２００を介してLIUインターフエイス部分８
４３とDSC３４のLIU１１０を相互接続させる。
ソースおよび行き先の選択は、MUX１７０の
MCR１ないし３部分８２０に関連してこれから
説明されるように、加入者によつてなされる。
MCR１ないし３部分８２０内部の構成は第６Ａ
図および第６Ｂ図に例示される。１組の３つの８
ビツトマルチプレクサ制御レジスタ（MCR１、
MCR２、MCR３）９７０，９７２および９７４
はそれぞれ第６Ａ図に示されるように並列に相互
接続される。それらの８個の書込（入力）端子の
各々は９７６で一括して示される１組の８個の信
号ラインを介して並列に相互接続されそしてそれ
らの８個の読出（出力）端子の各々は９７８で一
括して示される１組の８個の信号ラインによつて
並列に相互接続される。８個の信号ライン９７６
もまたMPI１００に接続される２方向のDB7-0バ
ス２１０を形成する８個の信号ラインに並列に接
続される。
MCR１ないし３部分８２０に関連してこれから
説明されるように、加入者によつてなされる。
MCR１ないし３部分８２０内部の構成は第６Ａ
図および第６Ｂ図に例示される。１組の３つの８
ビツトマルチプレクサ制御レジスタ（MCR１、
MCR２、MCR３）９７０，９７２および９７４
はそれぞれ第６Ａ図に示されるように並列に相互
接続される。それらの８個の書込（入力）端子の
各々は９７６で一括して示される１組の８個の信
号ラインを介して並列に相互接続されそしてそれ
らの８個の読出（出力）端子の各々は９７８で一
括して示される１組の８個の信号ラインによつて
並列に相互接続される。８個の信号ライン９７６
もまたMPI１００に接続される２方向のDB7-0バ
ス２１０を形成する８個の信号ラインに並列に接
続される。
レジスタMCR１ ９７０、MCR２ ９４２、
およびMCR３ ９７４はMUX１７０のレジス
タアドレスデコード８１０部分によつて発生さ
れ、そして信号ライン８１２を介してそこから受
取られるそれぞれ書込可能および読出可能信号
WRMCR１およびRDMCR１、WRMCR２およ
びRDMCR２、およびWRMCR３および
RDMCR３を受取る。
およびMCR３ ９７４はMUX１７０のレジス
タアドレスデコード８１０部分によつて発生さ
れ、そして信号ライン８１２を介してそこから受
取られるそれぞれ書込可能および読出可能信号
WRMCR１およびRDMCR１、WRMCR２およ
びRDMCR２、およびWRMCR３および
RDMCR３を受取る。
DSC３４（図示されていない）のマスタクロ
ツクセクシヨンによつて発生される位相１
（PH1）クロツク信号はMCR１ないし３の９７
０、９７２および９７４のクロツク（CLK）可
能入力端子に与えられる。このPH1信号はレジ
スタへの書込みを同期化するために用いられる。
MUX１７０のデコード８１０部分の時間スロツ
ト発生器部分によつて発生されるクロツク信号
MX１MCR１０、MX１MCR２０およびMX１
CR３０はそれぞれMCR１、MCR２およびMCR
３の第２のクロツク可能入力端子に与えられ、そ
れぞれレジスタ９７０，９７２および９７４から
の読出しを同期化する。
ツクセクシヨンによつて発生される位相１
（PH1）クロツク信号はMCR１ないし３の９７
０、９７２および９７４のクロツク（CLK）可
能入力端子に与えられる。このPH1信号はレジ
スタへの書込みを同期化するために用いられる。
MUX１７０のデコード８１０部分の時間スロツ
ト発生器部分によつて発生されるクロツク信号
MX１MCR１０、MX１MCR２０およびMX１
CR３０はそれぞれMCR１、MCR２およびMCR
３の第２のクロツク可能入力端子に与えられ、そ
れぞれレジスタ９７０，９７２および９７４から
の読出しを同期化する。
第６Ｂ図に示されるように、８個の信号ライン
９７８はまた１対の２対１マルチプレクサ９８０
および９８２の８個の入力端子に並列に接続され
る。マルチプレクサ９８０は４つの出力端子を有
し、これはMCR１ないしMCR３、９７０，９７
２および９７４の最上位（ms）の４ビツト位置
の内容物を受取るその４個の入力端子または
MCR１ないし３の９７０，９７２および９７４
の最下位（1s）の４ビツト位置の内容物を受取る
その４個の入力端子に並列に選択的に相互接続さ
れてもよい。選択はマルチプレクサ７８０に与え
られたデコーダ８１０の時間スロツト発生器部分
によつて発生される２進値信号MX１TS１３５
およびMX１TS２４６の状態によつて時分割多
重化される。同様の態様で、マルチプレクサ９８
２はMCR１ないし３のmsの４ビツト位置または
それらの1sの４ビツト位置の内容物に選択的に接
続されることができる４個の出力端子を有する。
選択は信号MX１TS１３５およびMX１TS２４
６によつて決定されるように時分割で多重化さ
れ、そのためmsの４ビツトがマルチプレクサ９
８０の出力に選択されるとき、その1sの４ビツト
はマルチプレクサ９８２の出力に選択され、そし
て逆に1sの４ビツトがマルチプレクサ９８０の出
力に選択されるとき、msの４ビツトはマルチプ
レクサ９８２の出力に選択される。
９７８はまた１対の２対１マルチプレクサ９８０
および９８２の８個の入力端子に並列に接続され
る。マルチプレクサ９８０は４つの出力端子を有
し、これはMCR１ないしMCR３、９７０，９７
２および９７４の最上位（ms）の４ビツト位置
の内容物を受取るその４個の入力端子または
MCR１ないし３の９７０，９７２および９７４
の最下位（1s）の４ビツト位置の内容物を受取る
その４個の入力端子に並列に選択的に相互接続さ
れてもよい。選択はマルチプレクサ７８０に与え
られたデコーダ８１０の時間スロツト発生器部分
によつて発生される２進値信号MX１TS１３５
およびMX１TS２４６の状態によつて時分割多
重化される。同様の態様で、マルチプレクサ９８
２はMCR１ないし３のmsの４ビツト位置または
それらの1sの４ビツト位置の内容物に選択的に接
続されることができる４個の出力端子を有する。
選択は信号MX１TS１３５およびMX１TS２４
６によつて決定されるように時分割で多重化さ
れ、そのためmsの４ビツトがマルチプレクサ９
８０の出力に選択されるとき、その1sの４ビツト
はマルチプレクサ９８２の出力に選択され、そし
て逆に1sの４ビツトがマルチプレクサ９８０の出
力に選択されるとき、msの４ビツトはマルチプ
レクサ９８２の出力に選択される。
第６Ｂ図に示されるように、マルチプレクサ９
８０の各出力端子の（真の）信号はそれぞれイン
バータ９８４ａ，９８４ｂ，９８４ｃおよび９８
４ｄに導伝され、そしてマルチプレクサ９８０に
よつて発生される真のおよび補数の信号は８個の
NANDゲート９８６ａないし９８６ｂを含む
「８の１」組合わせ論理回路内に用いられ、これ
は当業者によつて認められるように、マルチプレ
クサ９８０によつて選択されるMCR１ ９７０、
MCR２ ９７２またはMCR３ ９７０の４つの
msまたは４つの1sビツト位置の真または補数の
信号の或るものからなる入力に従つて信号を発生
する。NANDゲート９８６ａないし９８６ｇに
よつて発生される結果として生じる信号は１組の
８個のインバータの１つに伝達され、そのインバ
ータによつて発生される出力信号は、センス可能
信号MX２SEBB、MX２SEBC、MX２SEBD、
MX２SEBE、MX２SEBF、MX２SEB１および
MX２SEB２の１つであり、これは信号ライン８
２２を介してデータ経路指示マルチプレクサ部分
８４０に伝達されて、上に説明される３つの２方
向のデータ経路を確立する。４つのインバータ９
８８ａないし９８８ｄ、８個のNANDゲート９
９０ａないし９９０ｆおよび８個のインバータを
含む第２の「８の１」組合わせ論理回路はマルチ
プレクサ９８２によつて選択される７つのデータ
可能信号MX２DEBB、MX２DEBC、MX２
DEBD、MX２DEBE、MX２DEBF、MX２
DEB１およびMX２DEB２を発生し、これは信
号ライン８２４を介してデータ経路指示マルチプ
レクサ８４０に導伝されて残つている３つの２方
向／データ経路を確立する。MUX１７０の
MCR１ないし３部分８２０の結果は８個の論理
チヤネルを介してMUX１７０内で行なわれるデ
ータ経路づけの加入者の選択を反映するPH2ク
ロツク信号によつて同期化される時分割同期化セ
ンスおよびデータ可能信号を発生する。
８０の各出力端子の（真の）信号はそれぞれイン
バータ９８４ａ，９８４ｂ，９８４ｃおよび９８
４ｄに導伝され、そしてマルチプレクサ９８０に
よつて発生される真のおよび補数の信号は８個の
NANDゲート９８６ａないし９８６ｂを含む
「８の１」組合わせ論理回路内に用いられ、これ
は当業者によつて認められるように、マルチプレ
クサ９８０によつて選択されるMCR１ ９７０、
MCR２ ９７２またはMCR３ ９７０の４つの
msまたは４つの1sビツト位置の真または補数の
信号の或るものからなる入力に従つて信号を発生
する。NANDゲート９８６ａないし９８６ｇに
よつて発生される結果として生じる信号は１組の
８個のインバータの１つに伝達され、そのインバ
ータによつて発生される出力信号は、センス可能
信号MX２SEBB、MX２SEBC、MX２SEBD、
MX２SEBE、MX２SEBF、MX２SEB１および
MX２SEB２の１つであり、これは信号ライン８
２２を介してデータ経路指示マルチプレクサ部分
８４０に伝達されて、上に説明される３つの２方
向のデータ経路を確立する。４つのインバータ９
８８ａないし９８８ｄ、８個のNANDゲート９
９０ａないし９９０ｆおよび８個のインバータを
含む第２の「８の１」組合わせ論理回路はマルチ
プレクサ９８２によつて選択される７つのデータ
可能信号MX２DEBB、MX２DEBC、MX２
DEBD、MX２DEBE、MX２DEBF、MX２
DEB１およびMX２DEB２を発生し、これは信
号ライン８２４を介してデータ経路指示マルチプ
レクサ８４０に導伝されて残つている３つの２方
向／データ経路を確立する。MUX１７０の
MCR１ないし３部分８２０の結果は８個の論理
チヤネルを介してMUX１７０内で行なわれるデ
ータ経路づけの加入者の選択を反映するPH2ク
ロツク信号によつて同期化される時分割同期化セ
ンスおよびデータ可能信号を発生する。
MPI１００はバス２１２上にアドレス信号MP
１STRT60を発生し、これは３つのMCR１ない
しMCR３レジスタ９７０，９７２および９７４
に入れられるべき、上に説明された３論理チヤネ
ル−３論理チヤネル相互接続の加入者の選択を可
能にする。MUX１７０のレジスタアドレスデコ
ード部分８１０はMPI１００によつて発生され
たMP１STRT60とMP２READおよびMP２
WIT２信号から、信号ライン８１２を介してそ
れぞれMCR１，MCR２、およびMCR３レジス
タに導伝されるWRMCR１、RDMCR１、
WRMCR２、RDMCR２、およびWRMCR３、
RDMCR３信号を発生する。これらのMCR１な
いしMCR３の書込および読出信号は加入者によ
つて発生されそしてそこからDB7-0バス２１０を
介してMPI１００からのデータ経路指示マルチ
プレクサ８４０に進む経路指示情報が、当業者に
よつて認められるように、デコーダ８１０によつ
て発生されるWRMCR１、WRMCR２および
WRMCR３信号に応答して適切なMCR１ないし
MCR３レジスタに入ることを可能にする。デコ
ーダ８１０の時間スロツト発生器部分内に発生さ
れ、そしてそれぞれMCR１，MCR２および
MCR３に与えられる時分割マルチプレクサ信号
MX１MCR１０、MX１MCR２０およびMX１
MCR３０はバス２１０上のデータ経路指示情報
がその割当てられた時分割スロツトの間のみ、信
号ライン９７６を介して所与のMCRレジスタに
入るかまたは信号ライン９７８を介してそこから
感知されることを引き起こす。
１STRT60を発生し、これは３つのMCR１ない
しMCR３レジスタ９７０，９７２および９７４
に入れられるべき、上に説明された３論理チヤネ
ル−３論理チヤネル相互接続の加入者の選択を可
能にする。MUX１７０のレジスタアドレスデコ
ード部分８１０はMPI１００によつて発生され
たMP１STRT60とMP２READおよびMP２
WIT２信号から、信号ライン８１２を介してそ
れぞれMCR１，MCR２、およびMCR３レジス
タに導伝されるWRMCR１、RDMCR１、
WRMCR２、RDMCR２、およびWRMCR３、
RDMCR３信号を発生する。これらのMCR１な
いしMCR３の書込および読出信号は加入者によ
つて発生されそしてそこからDB7-0バス２１０を
介してMPI１００からのデータ経路指示マルチ
プレクサ８４０に進む経路指示情報が、当業者に
よつて認められるように、デコーダ８１０によつ
て発生されるWRMCR１、WRMCR２および
WRMCR３信号に応答して適切なMCR１ないし
MCR３レジスタに入ることを可能にする。デコ
ーダ８１０の時間スロツト発生器部分内に発生さ
れ、そしてそれぞれMCR１，MCR２および
MCR３に与えられる時分割マルチプレクサ信号
MX１MCR１０、MX１MCR２０およびMX１
MCR３０はバス２１０上のデータ経路指示情報
がその割当てられた時分割スロツトの間のみ、信
号ライン９７６を介して所与のMCRレジスタに
入るかまたは信号ライン９７８を介してそこから
感知されることを引き起こす。
MCR１ないしMCR３レジスタ９７０，９７２
および９７４の各々のmsの４ビツトの内容物は
上の第表に示されるコードに従つて論理チヤネ
ルソースを意味し、そして1sの４ビツトは再び第
表に従つて論理チヤネル通信先を意味する。チ
ヤネルの中のデータ経路指示の加入者による選択
はしたがつてMPI１００を介してMCR１、MCR
２およびMCR３に入り、そしてMUX１７０の
MCR１ないしMCR３部分８２０によつて発生れ
る時分割多重データ可能およびセンス可能信号
MX２DEBB、MX２DEBC、MX２DEBD、
MX２DEBE、MX２DEBF、MX２DEB１、
MX２DEB２およびMX２SEBB、MX２SEBC、
MX２SEBD、MX２SEBE、MX２SEBF、MX
２SEB１、MX２SEB２はそれぞれレジスタ９０
０，９０２，９１４，９１６，９１８，９４４，
９４６およびそれぞれレジスタ９０４，９０６，
９２０，９２２，９２４，９４８，９５０がバス
２０４の第５図に示される部分へおよびそこから
それぞれデータを転送することを引き起こし、上
のデータ経路指示マルチプレクサ８４０に関連し
て述べられるように３つの加入者の選択した通信
元および通信先を実現する。
および９７４の各々のmsの４ビツトの内容物は
上の第表に示されるコードに従つて論理チヤネ
ルソースを意味し、そして1sの４ビツトは再び第
表に従つて論理チヤネル通信先を意味する。チ
ヤネルの中のデータ経路指示の加入者による選択
はしたがつてMPI１００を介してMCR１、MCR
２およびMCR３に入り、そしてMUX１７０の
MCR１ないしMCR３部分８２０によつて発生れ
る時分割多重データ可能およびセンス可能信号
MX２DEBB、MX２DEBC、MX２DEBD、
MX２DEBE、MX２DEBF、MX２DEB１、
MX２DEB２およびMX２SEBB、MX２SEBC、
MX２SEBD、MX２SEBE、MX２SEBF、MX
２SEB１、MX２SEB２はそれぞれレジスタ９０
０，９０２，９１４，９１６，９１８，９４４，
９４６およびそれぞれレジスタ９０４，９０６，
９２０，９２２，９２４，９４８，９５０がバス
２０４の第５図に示される部分へおよびそこから
それぞれデータを転送することを引き起こし、上
のデータ経路指示マルチプレクサ８４０に関連し
て述べられるように３つの加入者の選択した通信
元および通信先を実現する。
第１図はこの発明のプログラム可能マルチプレ
クサを採用するデジタル加入者制御器（DSC）
の機能ブロツク図である。第２図は外部のマイク
ロプロセツサからプログラムすることによつてこ
の発明のマルチプレクサによつて構成され得る
DSCの論理データバス構造を例示する。第３図
は外部のマイクロプロセツサからプログラムする
ことによつてこの発明のマルチプレクサによつて
構成され得るDSC内部の物理的データバス構造
を例示する。第４図はこの発明のプログラム可能
マルチプレクサ１７０のブロツク図である。第５
Ａ図、第５Ｂ図および第５Ｃ図はこの発明のプロ
グラム可能マルチプレクサのプログラム可能デー
タ経路指示マルチプレクサ８４０部分のプロツク
図を含む。第６Ａ図および第６Ｂ図はこの発明の
プログラム可能データ経路指示マルチプレクサの
MCR１ないしMCR３部分の論理図を含む。 図において、３４はデジタル加入者制御器、１
００はマイクロプロセツサインターフエイス、１
２０は受信器セクシヨン、１３０は送信器セクシ
ヨン、１１０はラインインターフエイスユニツ
ト、１４０はバス、１５０はデータリンク制御
器、１６０は主要オーデイオプロセツサ、１６２
はデジタル／アナログセクシヨン、１６４はアナ
ログ−デジタルセクシヨン、１６６は受信／送信
フイルタセクシヨン、１７０はデータ経路指示マ
ルチプレクサ、２００，２０２，２０４および２
０６はデータ経路、２０８，２１０および２１２
は制御バス、２１４および２１６はバス、２１８
および２２０はデータ経路、８１０はアドレスデ
コード部分、８１２は信号ライン、８２０は経路
指示マルチプレクサのマルチプレクサ制御レジス
タを含む部分、８２２および８２４は信号ライ
ン、８４０はデータ経路指示マルチプレクサ部
分、８５０は直列Ｉ／Ｏ制御器、８５２，８５
４，８５６および８５８は信号ライン、８６０は
読出／書込バツフア、８６２は信号ライン、９０
０，９０２，９０４および９０６はレジスタ、９
０８，９１０および９１２は信号ライン、９１
４，９１６，９１８，９２０，９２２および９２
４は８ビツトレジスタ、９２６および９２８は信
号ライン、９３０は直列−並列レジスタ、９３２
は信号ライン、９３４は並列／直列レジスタ、９
３６は信号ライン、８４３はLIUインターフエイ
ス部分、９４４，９４６は８ビツトレジスタ、９
４８および９５０は並列／直列レジスタ、９５２
および９５４は信号ライン、９５６および９５８
は直列／並列レジスタ、９６０および９６２は信
号ライン、９４９，９５１，９５７および９５９
はANDゲート、９７０，９７２、および９７４
はレジスタ、９７６は信号ライン、９８０および
９８２は２：１マルチプレクサ、９８４はインバ
ータ、９８６はNANDゲート、９８８はインバ
ータ、９９０はNANDゲートである。
クサを採用するデジタル加入者制御器（DSC）
の機能ブロツク図である。第２図は外部のマイク
ロプロセツサからプログラムすることによつてこ
の発明のマルチプレクサによつて構成され得る
DSCの論理データバス構造を例示する。第３図
は外部のマイクロプロセツサからプログラムする
ことによつてこの発明のマルチプレクサによつて
構成され得るDSC内部の物理的データバス構造
を例示する。第４図はこの発明のプログラム可能
マルチプレクサ１７０のブロツク図である。第５
Ａ図、第５Ｂ図および第５Ｃ図はこの発明のプロ
グラム可能マルチプレクサのプログラム可能デー
タ経路指示マルチプレクサ８４０部分のプロツク
図を含む。第６Ａ図および第６Ｂ図はこの発明の
プログラム可能データ経路指示マルチプレクサの
MCR１ないしMCR３部分の論理図を含む。 図において、３４はデジタル加入者制御器、１
００はマイクロプロセツサインターフエイス、１
２０は受信器セクシヨン、１３０は送信器セクシ
ヨン、１１０はラインインターフエイスユニツ
ト、１４０はバス、１５０はデータリンク制御
器、１６０は主要オーデイオプロセツサ、１６２
はデジタル／アナログセクシヨン、１６４はアナ
ログ−デジタルセクシヨン、１６６は受信／送信
フイルタセクシヨン、１７０はデータ経路指示マ
ルチプレクサ、２００，２０２，２０４および２
０６はデータ経路、２０８，２１０および２１２
は制御バス、２１４および２１６はバス、２１８
および２２０はデータ経路、８１０はアドレスデ
コード部分、８１２は信号ライン、８２０は経路
指示マルチプレクサのマルチプレクサ制御レジス
タを含む部分、８２２および８２４は信号ライ
ン、８４０はデータ経路指示マルチプレクサ部
分、８５０は直列Ｉ／Ｏ制御器、８５２，８５
４，８５６および８５８は信号ライン、８６０は
読出／書込バツフア、８６２は信号ライン、９０
０，９０２，９０４および９０６はレジスタ、９
０８，９１０および９１２は信号ライン、９１
４，９１６，９１８，９２０，９２２および９２
４は８ビツトレジスタ、９２６および９２８は信
号ライン、９３０は直列−並列レジスタ、９３２
は信号ライン、９３４は並列／直列レジスタ、９
３６は信号ライン、８４３はLIUインターフエイ
ス部分、９４４，９４６は８ビツトレジスタ、９
４８および９５０は並列／直列レジスタ、９５２
および９５４は信号ライン、９５６および９５８
は直列／並列レジスタ、９６０および９６２は信
号ライン、９４９，９５１，９５７および９５９
はANDゲート、９７０，９７２、および９７４
はレジスタ、９７６は信号ライン、９８０および
９８２は２：１マルチプレクサ、９８４はインバ
ータ、９８６はNANDゲート、９８８はインバ
ータ、９９０はNANDゲートである。
Claims (1)
- 【特許請求の範囲】 １ タイミング信号を発生するためのクロツク手
段と、アナログおよびデジタル装置を接続する複
数のインタフエース手段とを有するデジタル加入
者制御器内で使用するためのプログラム可能マル
チプレクサであつて、前記プログラム可能マルチ
プレクサは加入者の指令に応答して、前記加入者
が前記複数個のインタフエース手段から選択した
通信元−通信先の組を表わす制御信号を発生する
ための制御論理およびマイクロプロセツサインタ
フエース手段を含み、 前記制御論理およびマイクロプロセツサインタ
フエース手段が発生する制御信号に応答して、前
記加入者が選択した通信元および通信先を各々が
示す複数個の時分割多重化されたデータ経路指示
信号を発生するための制御レジスタ手段を含み、
前記データ経路指示信号の各々は、互いに時間多
重化された通信元および通信先指示部分を含み、 前記複数のインタフエース手段に接続され、前
記時分割多重化データ経路指示信号に応答して、
前記加入者が選択した通信元−通信先の各組の間
に時分割多重化データ経路を確立するためのデー
タ経路指示手段を含む、プログラム可能マルチプ
レクサ。 ２ 前記データ経路指示手段は、前記制御器内に
おいて、その一部分が前記データ経路指示手段に
含まれるデータバスを介して前記複数のインタフ
エース手段のうちの予め定められたインタフエー
ス手段に接続され、 前記データ経路指示手段は、各々が複数個の入
力端子と複数個の出力端子とを有する複数の多ビ
ツトレジスタ手段を有し、前記複数の多ビツトレ
ジスタ手段の予め定められた第１の複数個のレジ
スタ手段の入力端子は並列に前記多ビツトレジス
タ手段の予め定められた第２の複数のレジスタ手
段の出力端子および前記制御論理およびマイクロ
プロセツサインタフエース手段に接続され、 前記多ビツトレジスタ手段の前記第１の複数個
の多ビツトレジスタ手段の各々はその出力端子が
前記第２の複数のレジスタ手段のうちの予め定め
られたレジスタ手段の入力端子および前記データ
バスの前記データ経路指示手段内部の部分に並列
に接続され、 各前記多ビツトレジスタ手段は前記制御レジス
タ手段に接続されるとともに前記時分割多重化デ
ータ経路指示信号に応答するための制御端子を有
し、 前記予め定められた第１の複数個のレジスタ手
段は前記制御論理およびマイクロプロセツサイン
タフエース手段からデータを受けて並列に格納し
かつ予め定められたデータ経路指示信号が与えら
れたとき該データを前記データバスへ発生し、か
つ 前記予め定められた第２の複数個のレジスタ手
段は前記データ経路指示手段内のデータバス部分
を介して前記加入者が選択した送信元および送信
先となるインタフエース手段の一つから与えられ
たデータを並列に格納しかつ予め定められたデー
タ経路指示信号が与えられとき該格納データを前
記制御論理およびマイクロプロセツサインタフエ
ース手段へ与える、特許請求の範囲第１項記載の
プログラム可能マルチプレクサ。 ３ 前記デジタル加入者制御器は第１の直列イン
タフエース手段を有し、かつ前記データ経路指示
手段の前記制御器内の部分はその一部分が前記デ
ータ経路指示手段内に存在するデータバスを介し
て予め定められたインタフエース手段に接続さ
れ、さらに 前記データ経路指示手段は、前記第１の直列イ
ンタフエース手段に接続される入力端子と複数の
出力端子とを有し、前記クロツク手段に応答して
前記入力端子に与えられた時間多重化直列信号を
表わすデータ信号を前記出力端子に並列に発生す
る直列−並列レジスタ手段と、 複数の入力端子と出力端子とを有し、前記クロ
ツク手段に応答して前記複数の入力端子に与えら
れた並列データ信号を表わす時間多重化直列信号
をその出力端子に発生するための並列−直列レジ
スタ手段と、 各々が複数の入力端子と複数の出力端子とを有
する複数の多ビツトレジスタ手段とを備え、予め
定められた第１の複数のレジスタ手段はその入力
端子が並列に前記直列−並列レジスタ手段の出力
端子に接続され、かつ予め定められた第２の複数
のレジスタ手段はその出力端子が並列に前記並列
−直列レジスタ手段の入力端子に接続され、かつ
前記予め定められた第１の複数のレジスタ手段の
各々はその出力端子が並列に前記予め定められた
第２の複数のレジスタ手段のうちの所定のレジス
タ手段の入力端子に並列に接続されるとともに前
記データ経路指示手段内のデータバス部分に並列
に接続され、さらに 前記予め定めれらた第２の複数のレジスタ手段
の各々は前記制御レジスタ手段に接続される制御
端子を有しかつ前記時分割多重化データ経路指示
信号に応答し、 前記予め定められた第１の複数のレジスタ手段
は前記直列インタフエース手段から与えられたデ
ータを並列に格納し、該データを予め定められた
データ経路指示信号が与えられると前記データバ
ス上に発生し、 前記予め定められた第２の複数のレジスタ手段
は前記データバスの前記データ経路指示手段内の
部分を介して前記加入者が選択した送信元および
送信先の組に対応するインタフエース手段の一つ
から与えられたデータを並列に格納して予め定め
られたデータ経路指示信号が与えられると該格納
データを前記直列インタフエース手段へ与える、
特許請求の範囲第１項記載のプログラム可能マル
チプレクサ。 ４ 前記デジタル加入者制御器は複数の直列イン
タフエース手段を有し、かつ前記データ経路指示
手段の前記制御器内の部分は前記直列インタフエ
ース手段のうちの所定のものにその一部分が前記
データ経路指示手段内に存在するデータバスを介
して接続され、かつ 前記データ経路指示手段は 各々が所定の直列インタフエース手段に接続さ
れる入力端子と複数の出力端子とを有し、前記ク
ロツク手段に応答して前記入力端子へ与えられた
時間多重化直列信号を表わすデータ信号を並列に
発生するための複数の直列−並列レジスタ手段
と、 各々が所定の直列インタフエース手段に接続さ
れる出力端子と複数の入力端子とを有し、前記ク
ロツク手段に応答して該入力端子に与えられた並
列データ信号を表わす時間多重化信号を該出力端
子に発生するための複数の並列−直列レジスタ手
段と、 各々が複数の入力端子と複数の出力端子とを有
する複数の多ビツトレジスタ手段とを備え、予め
定められた第１の複数のレジスタ手段の各々はそ
の入力端子が並列に所定の直列−並列レジスタ手
段の出力端子に接続され、かつ予め定められた第
２の複数のレジスタ手段の各々はその出力端子が
並列に所定の並列−直列レジスタ手段の入力端子
に接続され、かつさらに前記予め定められた第１
の複数のレジスタ手段の各々はその出力端子が並
列に前記予め定められた第２の複数のレジスタ手
段のうちの所定のレジスタ手段の入力端子および
前記データ経路指示手段内のデータバス部分に接
続され、 前記複数のレジスタ手段の各々は前記制御レジ
スタ手段に接続されるとともに前記時分割多重化
データ経路指示信号に応答する制御端子を有し、 前記予め定められた第１の複数のレジスタ手段
の各々は所定の直列インタフエース手段から与え
られたデータを並列に格納し、該格納データを所
定のデータ経路指示信号が与えられたとき前記デ
ータバスに発生し、かつ 前記予め定められた第２の複数のレジスタ手段
は前記加入者が選択した送信元および送信先に対
応するインタフエース手段の１つから前記データ
経路指示手段内のデータバスを介して与えられた
データを並列に格納し、かつ該格納データを予め
定められたデータ経路指示信号が与えられたとき
所定の直列インタフエース手段へ発生する、特許
請求の範囲第１項記載のプログラム可能マルチプ
レクサ。 ５ 前記データ経路指示手段の前記制御器内の部
分は、その一部分が前記データ経路指示手段内に
存在するデータバスを介して予め定められたイン
タフエース手段へ接続され、かつ前記制御器は第
１の直列インタフエース手段を含む複数の直列イ
ンタフエース手段を有し、 前記データ経路指示手段は、 各々が複数の入力端子と複数の出力端子とを有
する複数の第１の多ビツトレジスタ手段を備え、
予め定められた第１の複数の第２の多ビツトレジ
スタ手段はそのそれぞれの入力端子が並列に予め
定められた第２の複数の第１の多ビツトレジスタ
手段の出力端子および前記制御論理およびマイク
ロプロセツサインタフエース手段に並列に接続さ
れ、 前記予め定められた第１の複数の第１の多ビツ
トレジスタ手段の各々はその出力端子が前記予め
定められた第２の複数の第１の多ビツトレジスタ
手段の所定のレジスタ手段の入力端子および前記
データ経路指示手段内のデータバス部分に並列に
接続され、 前記複数の第１の多ビツトレジスタ手段の各々
は前記制御レジスタ手段に接続されかつ前記時分
割多重化データ経路指示信号に応答する制御端子
を有し、 前記予め定められた第１の複数の第１の多ビツ
トレジスタ手段は前記制御論理およびマイクロプ
ロセツサインタフエース手段から与えられたデー
タを並列に格納しかつ所定のデータ経路指示信号
が与えられることに応答して前記データバスへ該
格納データを伝達し、かつ 前記予め定められた第２の複数の第１の多ビツ
トレジスタ手段は前記加入者が選択したインタフ
エース手段の１つから前記データ経路指示手段内
のデータバス部分を介して与えられたデータを並
列に格納し、かつ予め定められたデータ経路指示
信号が与えられることに応答して前記制御論理お
よびマイクロプロセツサインタフエース手段に対
し該格納データを与え、 前記データ経路指示手段はさらに、 前記第１の直列インタフエース手段に接続され
る入力端子と複数の出力端子とを有し、前記クロ
ツク手段に応答して該入力端子へ与えられた時間
多重化直列信号を表わすデータ信号を並列に前記
出力端子へ発生する直列−並列レジスタ手段と、 複数の入力端子と出力端子とを有し、該入力端
子へ与えられた並列データ信号を表わす時間多重
化直列信号をクロツク手段に応答して出力端子に
発生する並列−直列レジスタ手段と、 各々が複数の入力端子と複数の出力端子とを有
する複数の第２の多ビツトレジスタ手段とを備
え、 予め定められた第１の複数の第２の多ビツトレ
ジスタ手段はそれぞれの入力端子が前記直列−並
列レジスタ手段の出力端子に並列に接続され、予
め定められた第２の複数の第２の多ビツトレジス
タ手段はそれぞれの出力端子が並列に前記並列−
直列レジスタ手段の入力端子に並列に接続され、
前記予め定められた第１の複数の第２のレジスタ
手段の各々はその出力端子が前記予め定められた
第２の複数の第２のレジスタ手段のうちの所定の
レジスタ手段の入力端子および前記データ経路指
示手段内のデータバス部分に並列に接続され、前
記予め定められた第２の複数の第２の多ビツトレ
ジスタ手段の各々は前記制御レジスタ手段に接続
される制御端子を有しかつ前記時分割多重化デー
タ経路指示信号に応答して動作し、 前記予め定められた第１の複数の第２の多ビツ
トレジスタ手段は前記直列インタフエース手段か
ら与えられたデータを並列に格納しかつ予め定め
られたデータ経路指示信号が与えられると前記デ
ータバスに該格納データを発生し、かつ前記予め
定められた第２の複数の第２の多ビツトレジスタ
手段は前記加入者が選択したインタフエース手段
の１つから前記データ経路指示手段内のデータバ
ス部分を介して与えられたデータを並列に格納し
かつ所定のデータ経路指示信号が与えられると前
記直列インタフエース手段に該データを与え、 前記データ経路指示手段はさらに、 各々が所定の直列インタフエース手段に接続さ
れる入力端子と複数の出力端子とを有し前記クロ
ツク手段に応答して前記入力端子へ与えられた時
間多重化直列信号を表わすデータ信号を並列に該
出力端子へ発生する複数の直列−並列レジスタ手
段と、 各々が所定の直列インタフエース手段に接続さ
れる出力端子と複数の入力端子とを有し前記クロ
ツク手段に応答して前記入力端子へ与えられた並
列データ信号を表わす時間多重化信号を前記出力
端子に発生する複数の並列−直列レジスタ手段
と、 各々が複数の入力端子と複数の出力端子とを有
する複数の第３の多ビツトレジスタ手段とを備
え、予め定められた第１の複数の第３の多ビツト
レジスタ手段の各々はその入力端子が所定の直列
−並列レジスタ手段の出力端子に並列に接続さ
れ、予め定められた第２の複数の第３の多ビツト
レジスタ手段の各々はその出力端子が所定の並列
−直列レジスタ手段の入力端子に並列に接続さ
れ、前記予め定められた第１の複数の第３の多ビ
ツトレジスタ手段の各々はその出力端子が前記予
め定められた第２の複数の第３の多ビツトレジス
タ手段のうちの所定のレジスタ手段の入力端子お
よび前記データ経路指示手段内のデータバス部分
にともに並列に接続され、 前記第３の多ビツトレジスタ手段の各々は前記
制御レジスタ手段に接続される制御端子を有しか
つ前記時分割多重化データ経路指示信号に応答
し、前記予め定められた第１の複数の第３の多ビ
ツトレジスタ手段の各々は所定の直列インタフエ
ース手段から与えられたデータを並列に格納しか
つ所定のデータ経路指示信号が与えられると前記
データバスに該格納データを発生し、かつ前記予
め定められた第２の複数の第３の多ビツトレジス
タ手段は前記加入者が選択したインタフエース手
段の１つから前記データ経路指示手段内のデータ
バス部分を介して与えられたデータを並列に格納
しかつ該格納データを所定のデータ経路指示信号
が与えられると所定の直列インタフエース手段へ
与える、特許請求の範囲第１項記載のプログラム
可能マルチプレクサ。 ６ 前記制御レジスタ手段は、 前記クロツク手段と前記制御ロジツクおよびマ
イクロプロセツサインタフエース手段が発生した
第１のアドレス制御信号とに応答して複数の読出
マルチプレクス制御レジスタ（RMCR）信号と
複数の書込マルチプレクサ制御レジスタ
（WMCR）信号とを発生するためのレジスタアド
レスデコードおよび時間スロツト発生手段と、 前記レジスタアドレスデコードおよび時間スロ
ツト発生手段が発生して複数のマルチプレクサ制
御レジスタへ伝達される前記複数の読出マルチプ
レクサ制御レジスタ信号および書込マルチプレク
サ制御レジスタ信号とさらに前記制御論理および
マイクロプロセツサインタフエース手段が発生し
た第２のコード制御信号とに応答して、前記加入
者が選択した送信元−送信先の組を表わす時分割
多重化データ経路指示信号を発生するためのアド
レス可能マルチプレクサ制御レジスタ信号とを備
える、特許請求の範囲第１項記載のプログラム可
能マルチプレクサ。 ７ 前記マルチプレクサ制御レジスタ手段は前記
制御論理およびマイクロプロセツサインタフエー
ス手段から制御バスを介して前記第２のコード制
御信号を受け、 前記マイクロプロセツサ制御レジスタ手段は、 各々が複数の入力端子と複数の出力端子とを有
し、出力端子が互いに並列に相互接続されかつ入
力端子が互いに並列に相互接続されかつさらに前
記制御バスに接続される複数のアドレス可能マル
チプレクス制御多ビツトレジスタ手段を備え、各
前記アドレス可能マルチプレクス制御多ビツトレ
ジスタ手段は前記読出マルチプレクサ制御レジス
タ信号および書込マルチプレクサ制御レジスタ信
号のうちの所定のものおよび前記クロツク手段に
応答して所定の書込マルチプレクサ制御レジスタ
信号が表わすアドレスを有するマルチプレクス制
御多ビツトレジスタ手段に前記制御論理およびマ
イクロプロセツサインタフエース手段から与えら
れた前記第２のコード制御信号を並列に格納しか
つ所定のクロツク信号と所定の読出マルチプレク
サ制御レジスタ信号が与えられると前記出力端子
に並列に前記コード制御信号を時間多重化コード
制御信号として発生し、さらに 各々が前記マルチプレクス制御レジスタ手段の
前記出力端子の並列相互接続と並列に接続される
複数の入力端子と、その制御端子に与えられるマ
ルチプレクス制御信号に応答する複数の出力信号
とを有し、かつ各々がその制御端子に与えられる
マルチプレクス制御信号に応答して、予め定めら
れた第１の複数の入力端子または予め定められた
第２の複数の入力端子に与えられた信号を該出力
端子に選択的に発生するための複数の２対１マル
チプレクサ手段と、 前記２対１マルチプレクサ手段に接続され前記
加入者が選択した送信元−送信先の組を表わす時
分割多重化データ経路指示信号を発生するための
データ経路指示信号発生手段とを備える、特許請
求の範囲第６項記載のプログラム可能マルチプレ
クサ。 ８ 前記デジタル加入者制御器は少なくとも第
１、第２、第３、第４、第５、第６、第７、およ
び第８のインタフエース手段に接続され、かつ前
記アドレス可能多ビツトマルチプレクス制御レジ
スタ手段は少なくとも３個の、各々が８個の入力
端子と８個の出力端子とを有し８ビツト二進デー
タを格納することのできるレジスタを備え、 前記２対１マルチプレクサ手段の各々は最上位
ビツトから下位ビツトまで配列される８個の入力
端子と４個の出力端子とを有しかつ前記４個の出
力端子に最上位４ビツト入力端子に与えられた信
号または下位４ビツトの入力端子に与えられた信
号を選択的に発生し、 前記データ経路指示信号発生手段が発生する時
分割多重化データ経路指示信号は以下の関係に従
つて発生され、 第２のコード 加入者の選択した 制御信号 通信元／通信先 0000 接続なし 0001 第１のインタフエース手段 0010 第２のインタフエース手段 0011 第３のインタフエース手段 0100 第４のインタフエース手段 0101 第５のインタフエース手段 0110 第６のインタフエース手段 0111 第７のインタフエース手段 1000 第８のインタフエース手段 前記第２のコード制御信号の１つとなる第１の
４ビツト部分と前記制御論理およびマイクロプロ
セツサインタフエース手段が発生した前記第２の
コード信号の１つとなる第２の４ビツト部分とか
らなる８ビツト信号は前記アドレス可能多ビツト
マルチプレクス制御レジスタの１つに格納され、
かつ前記第１の４ビツト部分は、前記マルチプレ
クス制御レジスタの前記最上位部分に格納された
前記第１のコード制御信号に対応する前記加入者
が選択した通信元からの前記データ経路を確立す
る２対１マルチプレクサ手段を介して前記データ
経路指示信号発生手段へ伝達され、かつそれに次
ぐ時分割部分の第２の４ビツト部分は前記制御レ
ジスタの前記最下位分に格納された前記第２のコ
ード制御信号に対応する前記加入者が選択した通
信先に対する経路を確立する２対１マルチプレク
サ手段を介して前記データ経路指示信号発生手段
へ伝達される、特許請求の範囲第７項記載のプロ
グラム可能マルチプレクサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/759,624 US4736362A (en) | 1985-07-26 | 1985-07-26 | Programmable data-routing multiplexer |
| US759624 | 1985-07-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6335057A JPS6335057A (ja) | 1988-02-15 |
| JPH0573306B2 true JPH0573306B2 (ja) | 1993-10-14 |
Family
ID=25056364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61176556A Granted JPS6335057A (ja) | 1985-07-26 | 1986-07-25 | プログラム可能マルチプレクサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4736362A (ja) |
| EP (1) | EP0210798B1 (ja) |
| JP (1) | JPS6335057A (ja) |
| AT (1) | ATE83350T1 (ja) |
| DE (1) | DE3687248T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4635255A (en) * | 1985-07-26 | 1987-01-06 | Advanced Micro Devices, Inc. | Digital subscriber controller |
| US4718057A (en) | 1985-08-30 | 1988-01-05 | Advanced Micro Devices, Inc. | Streamlined digital signal processor |
| US4771418A (en) * | 1986-07-28 | 1988-09-13 | Advanced Micro Devices, Inc. | Time-slot assigner multiplexer |
| EP0343305B1 (en) * | 1988-04-29 | 1995-07-26 | International Business Machines Corporation | Bit rate adaptation system for digital transmission systems |
| US4893340A (en) * | 1988-10-05 | 1990-01-09 | Pacific Bell | Multijunction unit apparatus for use in a digital network |
| EP0669736A3 (en) * | 1994-01-26 | 1997-01-08 | Ibm | Dynamic routing in real time in a data network. |
| US5832304A (en) * | 1995-03-15 | 1998-11-03 | Unisys Corporation | Memory queue with adjustable priority and conflict detection |
| US5602848A (en) * | 1995-06-05 | 1997-02-11 | International Business Machines Corporation | Multi-mode TDM interface circuit |
| US6985431B1 (en) * | 1999-08-27 | 2006-01-10 | International Business Machines Corporation | Network switch and components and method of operation |
| JP4290320B2 (ja) * | 2000-09-28 | 2009-07-01 | 富士通株式会社 | ルーチング装置 |
| US7353418B2 (en) * | 2002-03-18 | 2008-04-01 | Sun Microsystems, Inc. | Method and apparatus for updating serial devices |
| US7346125B2 (en) * | 2002-04-23 | 2008-03-18 | Raytheon Company | Method and device for pulse shaping QPSK signals |
| US7047350B2 (en) * | 2003-10-10 | 2006-05-16 | Freescale Semiconductor, Inc. | Data processing system having a serial data controller |
| KR100849212B1 (ko) * | 2006-10-12 | 2008-07-31 | 삼성전자주식회사 | 메모리 카드 및 메모리 카드의 구동 프로그램 업데이트방법 |
| JP5169810B2 (ja) * | 2008-12-26 | 2013-03-27 | 富士通株式会社 | ネットワーク装置 |
| CN102768574A (zh) * | 2011-05-06 | 2012-11-07 | 鸿富锦精密工业（深圳）有限公司 | 数据传输系统及其电子设备的外设装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178859A (ja) * | 1983-03-30 | 1984-10-11 | Fujitsu Ltd | インテリジェント複合端末方式 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU558405B2 (en) * | 1982-08-26 | 1987-01-29 | British Telecommunications Public Limited Company | Aligner for digital tx system |
| US4589107A (en) * | 1982-11-30 | 1986-05-13 | Itt Corporation | Simultaneous voice and data communication and data base access in a switching system using a combined voice conference and data base processing module |
| US4547877A (en) * | 1983-06-09 | 1985-10-15 | At&T Bell Laboratories | System for switching multirate digitized voice and data |
| FR2550678B1 (fr) * | 1983-08-11 | 1989-02-17 | Cit Alcatel | Centre satellite numerique de raccordement d'abonnes |
| US4635255A (en) * | 1985-07-26 | 1987-01-06 | Advanced Micro Devices, Inc. | Digital subscriber controller |
-
1985
- 1985-07-26 US US06/759,624 patent/US4736362A/en not_active Expired - Lifetime
-
1986
- 1986-07-18 EP EP86305538A patent/EP0210798B1/en not_active Expired
- 1986-07-18 DE DE8686305538T patent/DE3687248T2/de not_active Expired - Fee Related
- 1986-07-18 AT AT86305538T patent/ATE83350T1/de not_active IP Right Cessation
- 1986-07-25 JP JP61176556A patent/JPS6335057A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178859A (ja) * | 1983-03-30 | 1984-10-11 | Fujitsu Ltd | インテリジェント複合端末方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4736362A (en) | 1988-04-05 |
| ATE83350T1 (de) | 1992-12-15 |
| EP0210798B1 (en) | 1992-12-09 |
| EP0210798A2 (en) | 1987-02-04 |
| JPS6335057A (ja) | 1988-02-15 |
| DE3687248T2 (de) | 1993-06-03 |
| DE3687248D1 (de) | 1993-01-21 |
| EP0210798A3 (en) | 1988-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4592048A (en) | Integrated packet switching and circuit switching system | |
| US4596010A (en) | Distributed packet switching arrangement | |
| EP0307401B1 (en) | Method and apparatus for providing variable reliability in a telecommunication switching system | |
| US4587651A (en) | Distributed variable bandwidth switch for voice, data, and image communications | |
| US4757497A (en) | Local area voice/data communications and switching system | |
| US4821265A (en) | Node architecture for communication networks | |
| US4583218A (en) | Control communication in a switching system having clustered remote switching modules | |
| EP0125605B1 (en) | Channel selection in a switching system having clustered remote switching modules | |
| JPS588799B2 (ja) | 交換ネットワ−ク | |
| JPH0573306B2 (ja) | ||
| US4558444A (en) | Switching system having selectively interconnected remote switching modules | |
| US4949338A (en) | Arbitration in multiprocessor communication node | |
| JPH07212878A (ja) | ディジタル交差接続装置、システム及びデータ伝送方法 | |
| JPH0325109B2 (ja) | ||
| JPH09506218A (ja) | インターフェースデバイス | |
| JPS598120B2 (ja) | デイジタルスイツチング装置 | |
| US5202883A (en) | Digital key stystem architecture | |
| US4635255A (en) | Digital subscriber controller | |
| EP0125604B1 (en) | Switching system having remote switching capability | |
| JP2847138B2 (ja) | プログラム可能タイムスロット割当器マルチプレクサおよびその同期方法 | |
| US4602363A (en) | Expansion apparatus for use in communication systems | |
| CA1211823A (en) | Method of and arrangement for establishing a conference connection in a tdm communication system | |
| JPS60250746A (ja) | 統合デイジタル・ネツトワ−ク | |
| JPS62178040A (ja) | 複合交換方式 | |
| JPH05316149A (ja) | ディジタル電子構内交換機 |