JPH0532936B2 - - Google Patents
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- JPH0532936B2 JPH0532936B2 JP14695583A JP14695583A JPH0532936B2 JP H0532936 B2 JPH0532936 B2 JP H0532936B2 JP 14695583 A JP14695583 A JP 14695583A JP 14695583 A JP14695583 A JP 14695583A JP H0532936 B2 JPH0532936 B2 JP H0532936B2
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- control signal
- access contention
- contention control
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- 238000004891 communication Methods 0.000 claims description 10
- 238000006243 chemical reaction Methods 0.000 description 22
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 1
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、網終端装置に複数の端末をバスを介
して接続し、該バスの使用権を得るためのアクセ
ス競合制御信号をｎビツト毎にｍビツトに符号変
換することにより、空ビツトを生成する様にした
通信システムに関する。
して接続し、該バスの使用権を得るためのアクセ
ス競合制御信号をｎビツト毎にｍビツトに符号変
換することにより、空ビツトを生成する様にした
通信システムに関する。
(b) 技術の背景
サービス総合デジタル網（Ｉ SDN）におけ
る加入者宅内配線形態として、配線の融通性、拡
張性にすぐれているバス接続形式が有望視されて
いる。その例を第１図に示す。
る加入者宅内配線形態として、配線の融通性、拡
張性にすぐれているバス接続形式が有望視されて
いる。その例を第１図に示す。
図において、加入者線とのインターフエースと
なる網終端装置NTにはバスとなるＴ線、Ｒ線に
複数の加入者端末TE1〜TEnが接続されている。
なる網終端装置NTにはバスとなるＴ線、Ｒ線に
複数の加入者端末TE1〜TEnが接続されている。
そして、Ｔ線、Ｒ線の情報容量としては、２つ
のＢチヤネル（64kb／ｓ）と１つのＤチヤネル
（16kb／ｓ）をもつことがCCITTで検討されて
いる。ここにＢチヤネルは音声、データ等のチヤ
ネル、Ｄチヤネルは加入者線信号、低速パケツト
データ用のチヤネルである。バス形式の場合Ｒ線
（NT→TE）はブロードキヤストによるたれなが
しで問題ないがＴ線（TE→NT）は複数端末が
Ｄチヤネルの占有に関して競合する可能性があり
何らかの競合制御が必要となる。
のＢチヤネル（64kb／ｓ）と１つのＤチヤネル
（16kb／ｓ）をもつことがCCITTで検討されて
いる。ここにＢチヤネルは音声、データ等のチヤ
ネル、Ｄチヤネルは加入者線信号、低速パケツト
データ用のチヤネルである。バス形式の場合Ｒ線
（NT→TE）はブロードキヤストによるたれなが
しで問題ないがＴ線（TE→NT）は複数端末が
Ｄチヤネルの占有に関して競合する可能性があり
何らかの競合制御が必要となる。
すなわち、例えばある加入者端末に接続要求が
生じた場合、該加入者端末はＤチヤネルが空き
（オール“１”が連続している）であるか否かを
検定し、空いている場合にはＤチヤネルに相手端
末のアドレス等発呼のための一連の信号をセツト
し、網に対して接続要求するために該信号をＤチ
ヤネルを使つてＴ線上に送出しようとする。この
場合発呼が同一バス線上の複数の端末で同時に行
なわれていた場合、いずれか１つの端末のみが上
記Ｄチヤネル信号を正しく網へ送出可能とするた
めに、勝残り制御を行なつている。これは例えば
０符号と１符号が衝突した時、０符号が残る
（TE1aとTEbが同時に０と１をバス上に送出した
時バス上では０となる）ように決めておき、第２
図の如くNTにおいてＴ線から入力されたＤチヤ
ネルのビツトをＲ線にＥチヤネルのビツトとして
折返し、各TEではこのＥチヤネルのビツト（エ
コーＤビツト、Ｅビツト）を自己が直前に送出し
たＤチヤネルのビツトと比較し、自己の出した符
号と一致していれば次のビツトをＤチヤネルに出
しつづけ、そうでなければ送出を止めるというも
のである。この場合競合制御は１ビツト毎に行な
うため、第２図に示すようにＤチヤネルは分散配
置とする必要がある。
生じた場合、該加入者端末はＤチヤネルが空き
（オール“１”が連続している）であるか否かを
検定し、空いている場合にはＤチヤネルに相手端
末のアドレス等発呼のための一連の信号をセツト
し、網に対して接続要求するために該信号をＤチ
ヤネルを使つてＴ線上に送出しようとする。この
場合発呼が同一バス線上の複数の端末で同時に行
なわれていた場合、いずれか１つの端末のみが上
記Ｄチヤネル信号を正しく網へ送出可能とするた
めに、勝残り制御を行なつている。これは例えば
０符号と１符号が衝突した時、０符号が残る
（TE1aとTEbが同時に０と１をバス上に送出した
時バス上では０となる）ように決めておき、第２
図の如くNTにおいてＴ線から入力されたＤチヤ
ネルのビツトをＲ線にＥチヤネルのビツトとして
折返し、各TEではこのＥチヤネルのビツト（エ
コーＤビツト、Ｅビツト）を自己が直前に送出し
たＤチヤネルのビツトと比較し、自己の出した符
号と一致していれば次のビツトをＤチヤネルに出
しつづけ、そうでなければ送出を止めるというも
のである。この場合競合制御は１ビツト毎に行な
うため、第２図に示すようにＤチヤネルは分散配
置とする必要がある。
(c) 従来方式の問題点
上記エコーＤビツトによる勝残り方式を行なう
ためには衝突検出が確実に行なえる符号が望まし
く、この点AMI符号が適しておりCCITTでも勧
告化の方向にある。このAMI符号を前提とした
場合、AMI符号は自己ビツトのみで直流バラン
スをとることはできず、バランスビツトの挿入が
必要になる。特にTE→NT方向ではチヤネル毎
に送出端末が異なるため各チヤネル毎に直流バラ
ンスをとる必要がある。従つて１ビツトのＤチヤ
ネルにも１ビツトのバランスビツトを挿入しなけ
ればならず、Ｄチヤネルの分散配置の場合多くの
ビツト数が必要になるという問題がある。第３図
に48ビツト／フレーム（250μs周期）の場合のＤ
チヤネルの分散配置によるフレーム構成例を示
す。第３図より明らかなようなTE→NT方向で
はＤチヤネルに関してバランスビツトを含めて８
ビツト費しており、フレームＦとＢ＋Ｂ＋Ｄ以外
には何も送ることができない。一方NT−TE間
インターフエースの要求条件としてＢ＋Ｂ＋Ｄ以
外に保守、試験等に使用できるスペアチヤネルＳ
の確保があり、何らかの工夫が必要である。（直
流バランスビツトを削つてスペアビツトを確保す
ることも考えられるが伝送特性の劣化をまねくの
で好ましくない） (d) 発明の目的 本発明は、従来１ビツトずつ送つていたアクセ
ス競合制御信号を、２ビツト以上の一度に送つて
も矛盾なく勝残り制御を行うことができる通信方
式を提供することを目的とする。
ためには衝突検出が確実に行なえる符号が望まし
く、この点AMI符号が適しておりCCITTでも勧
告化の方向にある。このAMI符号を前提とした
場合、AMI符号は自己ビツトのみで直流バラン
スをとることはできず、バランスビツトの挿入が
必要になる。特にTE→NT方向ではチヤネル毎
に送出端末が異なるため各チヤネル毎に直流バラ
ンスをとる必要がある。従つて１ビツトのＤチヤ
ネルにも１ビツトのバランスビツトを挿入しなけ
ればならず、Ｄチヤネルの分散配置の場合多くの
ビツト数が必要になるという問題がある。第３図
に48ビツト／フレーム（250μs周期）の場合のＤ
チヤネルの分散配置によるフレーム構成例を示
す。第３図より明らかなようなTE→NT方向で
はＤチヤネルに関してバランスビツトを含めて８
ビツト費しており、フレームＦとＢ＋Ｂ＋Ｄ以外
には何も送ることができない。一方NT−TE間
インターフエースの要求条件としてＢ＋Ｂ＋Ｄ以
外に保守、試験等に使用できるスペアチヤネルＳ
の確保があり、何らかの工夫が必要である。（直
流バランスビツトを削つてスペアビツトを確保す
ることも考えられるが伝送特性の劣化をまねくの
で好ましくない） (d) 発明の目的 本発明は、従来１ビツトずつ送つていたアクセ
ス競合制御信号を、２ビツト以上の一度に送つて
も矛盾なく勝残り制御を行うことができる通信方
式を提供することを目的とする。
(e) 発明の構成
上記本発明の目的は、本発明によれば、網終端
装置と複数の端末とをバスにより接続し、該端末
から送出される該バスの使用権を得るためのアク
セス競合制御信号を該網終端装置で各端末へ折り
返えし、各端末では送出したアクセス競合制御信
号と受信したアクセス競合制御信号とを比較し、
一致した場合には次のアクセス競合制御信号を送
出する様にした通信システムにおいて、ｎビツト
のアクセス競合制御信号毎に勝残り制御を矛盾な
く行なえる様にｍビツト（ｎ＜ｍ）の符号に変換
する様にしたことを特徴とする通信システムによ
つて達成される。
装置と複数の端末とをバスにより接続し、該端末
から送出される該バスの使用権を得るためのアク
セス競合制御信号を該網終端装置で各端末へ折り
返えし、各端末では送出したアクセス競合制御信
号と受信したアクセス競合制御信号とを比較し、
一致した場合には次のアクセス競合制御信号を送
出する様にした通信システムにおいて、ｎビツト
のアクセス競合制御信号毎に勝残り制御を矛盾な
く行なえる様にｍビツト（ｎ＜ｍ）の符号に変換
する様にしたことを特徴とする通信システムによ
つて達成される。
(f) 発明の実施例
以下本発明を実施例に基づいて詳細に説明す
る。
る。
従来の問題点は、勝残り制御を１ビツト毎に行
なうことに起因している。本発明はこの制御を２
ビツト毎に行なう（符号変換後で言えば３ビツト
毎）に行なうものである。衝突時の勝残り論理を
０×１→０（“０”符号と“１”符号が衝突した時
に“０”が勝つことを表わす）とした場合２ビツ
トの勝残り論理は 00×（00or01or10or11） →00 01×（01or11） →01 01×10 →00 10×（10or11） →10 11×11 →11 となり、原符号のままでは01×10の場合、正しい
制御を行なえない（01、10ともに負ける）。
なうことに起因している。本発明はこの制御を２
ビツト毎に行なう（符号変換後で言えば３ビツト
毎）に行なうものである。衝突時の勝残り論理を
０×１→０（“０”符号と“１”符号が衝突した時
に“０”が勝つことを表わす）とした場合２ビツ
トの勝残り論理は 00×（00or01or10or11） →00 01×（01or11） →01 01×10 →00 10×（10or11） →10 11×11 →11 となり、原符号のままでは01×10の場合、正しい
制御を行なえない（01、10ともに負ける）。
そこで例えば次のような符号変換を施す。
０×１→０の場合（符号変換例(1)、(2)）
Ｄ D′ D′ Ｄ
00→000 000→00
01→001 001→01
10→011 011→10
11→111 111→11
符号変換例(1)
Ｄ D′ D′ Ｄ
00→011 ０××→00
01→101 10×→01 ×：dond care
10→110 110→10
11→111 111→11
符号変換例(2)
０×１→１の場合（符号変換例(3)、(4)）
Ｄ D′ D′ Ｄ
00→000 000→00
01→100 100→01
10→110 110→10
11→111 111→11
符号変換例(3)
Ｄ D′ D′ Ｄ
00→000 000→00
01→001 001→01
10→010 01×→10
11→100 １××→11
このような符号化（Ｄ→D′）、複号化（D′→
Ｄ）を行なうことにより勝残り制御は矛盾なく行
なわれる。（符号変換法には他の組合せも考えら
れる） 本発明を用いたフレーム構成の一例を第４図に
示す。第４図は第３図に比べてＤチヤネルに関す
るビツト数は減つていないが（（１＋１）×４→
（１＋３）×２）、Ｂチヤネルを16ビツトずつまと
めて送ることができるため、TE→NT方向で２
ビツトの余裕が生じ、2B＋Ｄの地にスペアチヤ
ネルの確保が可能となる。
Ｄ）を行なうことにより勝残り制御は矛盾なく行
なわれる。（符号変換法には他の組合せも考えら
れる） 本発明を用いたフレーム構成の一例を第４図に
示す。第４図は第３図に比べてＤチヤネルに関す
るビツト数は減つていないが（（１＋１）×４→
（１＋３）×２）、Ｂチヤネルを16ビツトずつまと
めて送ることができるため、TE→NT方向で２
ビツトの余裕が生じ、2B＋Ｄの地にスペアチヤ
ネルの確保が可能となる。
以下具体例により説明する。
第５図ａ，ｂはTE及びNTの具体例を示し、
図中AD１，AD２はＬビツト付加回路、MUX
１，MUX２は多重化回路、DMUX１，DMUX
２は多重分離回路、CON１，CON２，CON３は
符号変換回路、SF１，SF２はシフトレジスタ、
FG１，FG２はフレーム作成回路、CG１，CG２
はクロツク回路、DRV１，DRV２はドライバ、
Ｒ１，Ｒ２はレシーバ、PLLは位相同期回路、
IDは空検出回路、ANDはアンドゲート、FFはフ
リツプフロツプ、ORはオアゲート、FSはフレー
ム同期回路である。
図中AD１，AD２はＬビツト付加回路、MUX
１，MUX２は多重化回路、DMUX１，DMUX
２は多重分離回路、CON１，CON２，CON３は
符号変換回路、SF１，SF２はシフトレジスタ、
FG１，FG２はフレーム作成回路、CG１，CG２
はクロツク回路、DRV１，DRV２はドライバ、
Ｒ１，Ｒ２はレシーバ、PLLは位相同期回路、
IDは空検出回路、ANDはアンドゲート、FFはフ
リツプフロツプ、ORはオアゲート、FSはフレー
ム同期回路である。
まずａ図のTEについて説明する。
Ｒ線からのデータをレシーバＲで受け、その出
力は多重分離回路DMUX１、位相同期回路PLL、
フレーム同期回路FSに入力される。
力は多重分離回路DMUX１、位相同期回路PLL、
フレーム同期回路FSに入力される。
位相同期回路PLLは、受信データ中よりクロ
ツクを抽出し、フレーム同期回路FS及びクロツ
ク回路CG１に入力し、クロツク回路CG１は位相
同期回路PLL及びフレーム同期回路FSからの信
号に同期した各種クロツクを出力する。
ツクを抽出し、フレーム同期回路FS及びクロツ
ク回路CG１に入力し、クロツク回路CG１は位相
同期回路PLL及びフレーム同期回路FSからの信
号に同期した各種クロツクを出力する。
又多重分離回路DMUX1はＤチヤネル、Ｂ（Ｂ
１，Ｂ２）チヤネル、スペアチヤネルを分離し出
力する。
１，Ｂ２）チヤネル、スペアチヤネルを分離し出
力する。
Ｅビツトは符号変換回路CON２より復号し、
E′ビツトとして、アンドゲートANDの一方に入
力する。
E′ビツトとして、アンドゲートANDの一方に入
力する。
アンドゲートANDの他方には、Ｄビツトを符
号変換回路CON１により符号変換した３ビツト
のD′ビツトを入力し、比較を行なう。一致した
時はアンドゲートANDの出力をそのままオアゲ
ートORを介して、Ｌビツト付加回路AD１に入
力する。不一致の場合はオアゲートORの出力を
“１”に固定するためD′ビツトのアンドゲート
ANDの出力をEORゲートに入力し、その出力を
フリツプフロツプFFにセツトする。
号変換回路CON１により符号変換した３ビツト
のD′ビツトを入力し、比較を行なう。一致した
時はアンドゲートANDの出力をそのままオアゲ
ートORを介して、Ｌビツト付加回路AD１に入
力する。不一致の場合はオアゲートORの出力を
“１”に固定するためD′ビツトのアンドゲート
ANDの出力をEORゲートに入力し、その出力を
フリツプフロツプFFにセツトする。
フリツプフロツプFFはＥチヤネルが空である
ことを空検出回路IDが検出した時リセツトされ
る。
ことを空検出回路IDが検出した時リセツトされ
る。
Ｌビツトの付加回路ADはフレーム作成回路か
らのフレームＦ，Ｂ１，Ｂ２チヤンネル、サービ
スチヤネルＳ，D′チヤネルにＬビツトを付加し、
多重回路MUX１に入力する。ここで多重化され
た各チヤネルの信号はドライバDRV１を介し、
Ｔ線に送出される。
らのフレームＦ，Ｂ１，Ｂ２チヤンネル、サービ
スチヤネルＳ，D′チヤネルにＬビツトを付加し、
多重回路MUX１に入力する。ここで多重化され
た各チヤネルの信号はドライバDRV１を介し、
Ｔ線に送出される。
次にNTについて説明すると、レシーバＲ２か
らの受信フレームを多重分離回路DMUX２で分
離し、D′チヤネルについては、符号変換回路
CON３により符号変換し、シフトレジスタSF２
を介し、多重化回路MUX１に入力する。
らの受信フレームを多重分離回路DMUX２で分
離し、D′チヤネルについては、符号変換回路
CON３により符号変換し、シフトレジスタSF２
を介し、多重化回路MUX１に入力する。
多重化回路には、Ｄチヤネル、Ｂ１，Ｂ２チヤ
ネル、Ｓチヤネルの信号及フレーム信号Ｆを多重
化し、Ｌビツト付加回路AD２によりＬビツトを
付加し、ドライバを介してＲ線へ送出する。
ネル、Ｓチヤネルの信号及フレーム信号Ｆを多重
化し、Ｌビツト付加回路AD２によりＬビツトを
付加し、ドライバを介してＲ線へ送出する。
第６図ａ，ｂに符号変換例(1)に対応する符号変
換回路の一例を示す。
換回路の一例を示す。
ａ図は、第５図ａの符号変換回路を、ｂは第５
図bwの符号変換回路を示す。
図bwの符号変換回路を示す。
(a)図において、ＤチヤネルはＥチヤネルの信号
は直並列変換回路Ｓ／Ｐにより並列とし、ラツチ
回路Ｒ１を介しアンドゲートAND１、オアゲー
トOR１に組合せて入力し、その出力を並直列変
換回路Ｐ／Ｓで直列信号に変換し出力する。
は直並列変換回路Ｓ／Ｐにより並列とし、ラツチ
回路Ｒ１を介しアンドゲートAND１、オアゲー
トOR１に組合せて入力し、その出力を並直列変
換回路Ｐ／Ｓで直列信号に変換し出力する。
一方ｂ図において、D′チヤネルの信号は直並
列変換回路Ｓ／Ｐにより３ビツトの並列信号に変
換した後ラツチ回路Ｒ２によりラツチする。そし
て、ビツトｄ５はインバータINVにより反転し
た後ナンドゲートNANDへ、ビツトｄ６，ｄ７
については直接ナンドゲートNANDに入力し、
ビツトｄ６はｄ８として直接、ナンドゲート出力
はビツトｄ７との論理積をとりビツトｄ９として
並直変換回路Ｐ／Ｓに入力する。
列変換回路Ｓ／Ｐにより３ビツトの並列信号に変
換した後ラツチ回路Ｒ２によりラツチする。そし
て、ビツトｄ５はインバータINVにより反転し
た後ナンドゲートNANDへ、ビツトｄ６，ｄ７
については直接ナンドゲートNANDに入力し、
ビツトｄ６はｄ８として直接、ナンドゲート出力
はビツトｄ７との論理積をとりビツトｄ９として
並直変換回路Ｐ／Ｓに入力する。
(g) 発明の効果
以上に説明したように本符号変換方式を用いれ
ば、NT−TE間バス接続インタフエースにおけ
るフレーム構成として、完全な直流バランスを保
証し、かつスペアビツトを確保できるものが実現
可能となりその効果は極めて大きい。
ば、NT−TE間バス接続インタフエースにおけ
るフレーム構成として、完全な直流バランスを保
証し、かつスペアビツトを確保できるものが実現
可能となりその効果は極めて大きい。
第１図は、本発明を適用するシステム図、第２
図はエコービツトによる勝残り制御方式を示す
図、第３図は従来のフレームフオーマツトを示す
図、第４図は、本発明によるフレームフオーマツ
トを示す図、第５図ａ，ｂは、本発明に用いる
TE，NTの具体例を示す図、第６図ａ，ｂは符
号変換回路の一例を示す図である。 図中、NTは網終端装置、TE1〜TEnは加入者
端末装置である。
図はエコービツトによる勝残り制御方式を示す
図、第３図は従来のフレームフオーマツトを示す
図、第４図は、本発明によるフレームフオーマツ
トを示す図、第５図ａ，ｂは、本発明に用いる
TE，NTの具体例を示す図、第６図ａ，ｂは符
号変換回路の一例を示す図である。 図中、NTは網終端装置、TE1〜TEnは加入者
端末装置である。
Claims (1)
- 【特許請求の範囲】 １ 網終端装置と複数の端末とをバスにより接続
し、該端末から送出される該バスの使用権を得る
ためのアクセス競合制御信号を該網終端装置で各
端末へ折り返えし、各端末では送出したアクセス
競合制御信号と受信したアクセス競合制御信号と
を比較し、一致した場合には次のアクセス競合制
御信号を送出する様にした通信システムにおい
て、０符号と１符号が衝突したとき１符号が勝つ
勝残り論理を用い、ｎビツトのアクセス競合制御
信号をｍビツト（ｍ＝2n−１）の符号に変換する
時、１符号を全て０のｍビツトの符号とし、その
他の符号をｍビツトの内いずれかを１とし他を全
て０とするｍビツトの符号に変換することを特徴
とする通信システム。 ２ 網終端装置と複数の端末とをバスにより接続
し、該端末から送出される該バスの使用権を得る
ためのアクセス競合制御信号を該網終端装置で各
端末へ折り返えし、各端末では送出したアクセス
競合制御信号と受信したアクセス競合制御信号と
を比較し、一致した場合には次のアクセス競合制
御信号を送出する様にした通信システムにおい
て、０符号と１符号が衝突したとき０符号が勝つ
勝残り論理を用い、ｎビツトのアクセス競合制御
信号をｍビツト（ｍ＝2n−１）の符号に変換する
時、１符号を全て１のｍビツトの符号とし、その
他の符号をｍビツトの内いずれかを０とし他を全
て１とするｍビツトの符号に変換することを特徴
とする通信システム。 ３ 網終端装置と複数の端末とをバスにより接続
し、該端末から送出される該バスの使用権を得る
ためのアクセス競合制御信号を該網終端装置で各
端末へ折り返えし、各端末では送出したアクセス
競合制御信号と受信したアクセス競合制御信号と
を比較し、一致した場合には次のアクセス競合制
御信号を送出する様にした通信システムにおい
て、０符号と１符号が衝突したとき１符号が勝つ
勝残り論理を用い、又は０符号と１符号が衝突し
たとき０符号が勝つ勝残り論理を用い、ｎビツト
のアクセス競合制御信号をｍビツト（ｍ＝2n−
１）の符号に変換する時、第１の符号が全て０
で、第２の符号は１ビツトのみが１で他は全て０
で、第３の符号が２ビツトのみ１で他は全て０
で、以下順次１が増加し、最終の符号が全て１で
あるｍビツトの符号に変換することを特徴とする
通信システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14695583A JPS6038947A (ja) | 1983-08-11 | 1983-08-11 | 通信システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14695583A JPS6038947A (ja) | 1983-08-11 | 1983-08-11 | 通信システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6038947A JPS6038947A (ja) | 1985-02-28 |
| JPH0532936B2 true JPH0532936B2 (ja) | 1993-05-18 |
Family
ID=15419353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14695583A Granted JPS6038947A (ja) | 1983-08-11 | 1983-08-11 | 通信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038947A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0693698B2 (ja) * | 1985-03-20 | 1994-11-16 | 富士通株式会社 | 端末装置 |
-
1983
- 1983-08-11 JP JP14695583A patent/JPS6038947A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6038947A (ja) | 1985-02-28 |
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