KR920000094B1 - 음성 및 비음성정보와 시그널링정보 분리회로 - Google Patents

음성 및 비음성정보와 시그널링정보 분리회로 Download PDF

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Abstract

내용 없음.

Description

음성 및 비음성정보와 시그널링정보 분리회로
제1도는 전송프레임 및 베이직억세스 채널구조의 데이터 포맷도.
제2도는 본 발명의 회로도.
제3, 4도는 제2도의 각 부분에 대한 동작타이밍도.
* 도면의 주요부분에 대한 부호의 설명
16-18 : 제1-3레지스터 19, 20 : 제1, 2병직렬 회로
21 : 듀얼 어드레스 어블 래치 22 : 래치회로
23 : 플립플롭 24 : 카운터
I2 : 반전소자 G1, G2 : 논리곱소자
본 발명은 단일의 공중통신망으로부터 음성 및 비음성정보의 써비스를 동시에 제공받을 수 있는 디지탈 텔리폰에 관한 것으로, 특히 베이직 억쎄스의 프레임 구조를 갖는 수신데이터를 음성 및 비음성정보와 시그널링정보로 분리하는 회로에 관한 것이다.
통상적으로 디지탈 텔리폰(Digital Telephone)은 디지탈 통신망(Digital Network)를 구비한 사설교환기나 키텔리폰시스템(Key Telephone System)에 접속되어 타임 컴프레션 멀티플렉싱(Time Compression Multiplexing ; 이하 TCM이라함)전송방식에 의해 음성 및 비음성정보의 써비스(service)를 제공받는다. 그리고 베이직 억쎄스(Basic Access)의 프레임구조(Frame Structure)는 정보 및 지식의 폭주에 의해 통신량의 증대에 부응하여 대두되고 있는 종합정보통신망(Integrated Servece Digital Network ; 이하 ISDN이라함)의 프레임 구조중의 하나로서 음성 및 비음성정보의 써비스를 동시에 제공할 수 있는 두개의 B채널과 제어용 정보를 전송하기 위한 D채널로 2B+D의 채널구조를 갖는다. 상기 TCM 전송방식의 전송포맷(Transmission Format)은 제1a도와 제1b도와 같이 되며 제1a도는 사설교환기나 키텔리폰시스템상에서의 전송포멧이고 제1b도는 디지탈텔리폰에서의 전송포멧이다. 그리고 베이직 억세스의 데이터 포멧은 제1c도와 같이 되며, 제1c도는 제1a도와 제1b도중의 송신프레임(Tx)이나 수신프레임(Rx)에 해당되고, 제1c도중 동기정보(Synchronous)(SY1, SY2)와 시그널링 정보(Signaling)(SG1, SG2) 및 눌정보(Null bit)들은 D채널에 해당하며 음성(voice) 및 비음성정보(Data)는 각 B1, B2채널에 해당한다.
따라서 본 발명의 목적은 현재의 디지탈 통신망을 통해 음성 및 비음성정보의 써비스를 제공받을 수 있고 더 나아가 ISDN에서도 음성 및 비음성정보의 써비스를 동시에 제공받을 수 있는 음성 및 비음성정보와 시그널링정보 분리회로를 제공함에 있다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제2도는 본 발명의 회로도로서 직렬형태의 베이직 억쎄스 채널구조를 갖는 수신데이터를 순차적으로 쉬프트 입력하여 정보 분리용 변환 클럭에 의해 비음성정보 및 음성정보와 시그널링 정보를 분리하여 병렬형태로 출력하기 위한 직병렬변환부(100)와, 분주회로부(도시하지 않음)로부터 인가되는 프레임동기바(Frame Synchronous Bar : 이하
Figure kpo00002
라 함)신호와 제1전송클럭(64K㎐)에 의해 상기 직병렬변화부(100)의 지정된 일정 출력포트로부터 비음성정보만을 병렬입력하여 직병렬데이타로 변환한 후 한비트씩 순차적으로 데이터 터미널쪽으로 전송하는 제1병직렬회로(19)와, 반전된 수신쉬프트 인에이블(Rx Shift Enable ; 이하 RxSHEN이라함)신호와 분주회로부로부터 인가되는 제2전송 클럭(128K㎐)에 의해 상기 직병렬 변환부(100)의 지정된 일정 출력포트로부터 음성정보만을 병렬 입력하여 직렬 데이타로 변환한 후 비트씩 순차적으로 콤보코덱(COMNOCODEC)쪽으로 전송하는 제2병직렬회로(20)와, 분주회로부(도시하지 않음)로 부터 공급되어지는 RxSHEN신호 및 제3전송 클럭(512KH)과 프레임 동기 발생용 클럭(8K㎐) 및 상기 직병렬변환부(100)의 소정 출력단으로부터 인입되는 상위 동기 정보(SY2)에 의해 상기 직병렬 변환부(100)에 정보 분리용 변환 클럭을 공급하고 상기 제2직병렬 회로(2)에 입력 주기 제어용으로 로드(Load)신호를 공급하며 시그널링 정보를 출력하기 위한 래치 클럭 및 어드레스를 발생하는 제어신호 발생부(200)와, 상기 직병렬 변환부(100)의 지정된 출력 포트로부터 시그널링 정보(SY1, SY2)를 입력하여 분주회로부로부터 인가되는 송신 인에이블(TxEnable ; 이하 TxEN이라 함)신호 및 중앙처리장치로부터 인가되는 출력 인에이블 신호와 상기 제어신호 발생부(200)의 출력인래치클럭 및 어드레스에 의해 4프레임 주기동안 상기 시그널링 정보를 수집하여 래치 출력하는 시그널링 정보 출력부(300)로 구성된다.
상기 구성중 직병렬 변환부(100)는 직렬 형태의 베이직 억세스 채널구조를 갖는 수신 데이터를 순차적으로 입력하여 정보 분리용 변환 클럭에 의해 쉬프트시켜 출력단자(Q0-Q3)로 4비트의 눌정보(Null)와 출력단자(Q4-Q7)로 하위 4비트의 비음성 정보(Data)를 분리하여 병렬로 출력하는 제1레지스터(16)와, 상기 쉬프트 레지스터(16)의 출력단(Q7)으로부터 수신 데이타를 입력하여 상기 정보 분리용 변환 클럭에 의해 쉬프트시켜 출력단자(Q8-Q11)로 상위 4비트의 비음성 정보(Data)와 출력단자(Q12-Q15)로 하위 4비트의 음성정보(Voice)를 분리 병렬로 출력하는 제2레지스터(17)와, 상기 제2레지스터(17)의 출력단(Q15)로부터 수신 데이타를 입력하여 상기 정보 분리용 변환 클럭에 의해 쉬프트시켜 출력단자(Q16-Q19)로 상위 4비트의 음성 정보(Voice)와 출력단자(Q20-Q21)로 2비트의 시그널링정보(SG1, SG2) 및 출력단자(Q22-Q23)로 2비트의 동기정보(SY1, SY2)를 분리 병렬로 출력하는 제3레지스터(18)로 구성되고, 상기 제어신호 발생부(200)는 분주회로부로부터 공급되는 제3전송 클럭(512K㎐)과 RxSHEN신호를 논리곱하여 정보 분리용 변환 클럭을 발생하는 논리곱소자(G1)와, 상기 RxSHEN신호를 반전시켜 입력 주기 제어용 로드신호를 출력하는 반전소자(I1)와, 상기 제3레지스터(18)의 출력단자(Q22)를 통해 출력되는 동기정보(SY2)를 입력단자(D)로 입력하여 상기 반전소자(I1)에서 반전된 입력 주기용 로드신호에 의해 동기를 맞추어 상위 동기 정보를 레치출력하는 플립플롭(23)과, 상기 플립플롭(23)의 래치 출력인 상위 동기 정보와 RxSHEn신호를 논리합하여 시그널링 정보를 출력하기 위한 래치 클럭을 발생하는 논리곱소자(G2)와, 상기 논리곱소자(G2)의 출력인 래치 클럭을 클리어단자(CLR)로 입력하고 분주회로부로부터 프레임 동기 발생용 클럭(8K㎐)를 클럭단자(CLR)로 입력하여 시그널링 정보를 출력하기 위한 어드레스를 발생하는 카운터(24)로 구성되며, 상기 시그널링 정보 출력부(300)는 상기 제3레지스터(18)의 출력단(Q20-Q21)을 통해 출력된 2비트의 시그널링 정보(SG1, SG2)를 입력단자(D1-D2)로 입력하여 분주회로로부터 인가되는 TxEN신호가 인가될때 상기 카운터(24)의 출력인 시그널링 정보를 출력하기 위한 어드레스에 해당하는 시그널링 정보를 래치 출력하는 듀얼 어드레스어블 래치(21)와, 상기 듀얼 어드레스어블 래치(21)에서 소정 어드레스에 해당하는 시그널링 정보를 받아 상기 논리곱소자(G2)에서 출력되는 시그널링 정보를 출력하기 위한 래치 클럭에 의해 저장하고 중앙처리장치(도시하지 않음)로부터 인가되는 인에이블 신호에 의해 8비트의 시그널링 정보를 출력하는 래치회로(22)로 구성된다.
제3도는 제3전송 클럭을 기준으로 작성된 제2도의 각 부분에 대한 동작타임도로서 제3b도는
Figure kpo00003
이며, 제3b도는 제1전송클럭열이고, 제3c도는 제2전송클럭열이며, 제3d도는 제3전송클럭열이고, 제3e도는 RxSHEN이며, 제3f도는 수신데이터이고, 제3g도는 분리 출력되는 음성정보이며, 제3h도는 분리 출력되는 비음성정보이고, 제3i도는 정보 분리용 변환클럭이며 제4도는 RxSHEN을 기준으로 작성된 제2도의 각 부분에 대한 동작타이밍도로서 제3j도는 제3a도와 동일한 동작파형도인
Figure kpo00004
이고, 제3k도는 제3e도와 동일한 동작파형도인 RxSHEN이며, 제3m도은 TxEN이고, 제3n도는 플립플롭(23)의 출력파형도이며, 제3q도는 플레임 동기 발생용 클럭이며, 제3r도와 제3t도는 2비트의 어드레스이고, 제3u도는 제3레지스터(18)로부터 출력되는 시그널링 정보이다.
상술한 제2-4도와 제1도를 참조하여 본 발명을 상세히 설명한다. 먼저 설명상 반전소자(I1) 및 두개의 논리곱소자(G1, G2), 플립플롭(23), 카운터(24)로 구성된 제어신호 발생부(200)를 설명하면 2B+D형태의 베이직 억쎄스 채널구조의 데이터분리에 필요한 제어신호를 발생하는데 그 발생과정은 하기와 같다.
먼저 논리곱소자(G1)은 두 라인(2, 3)을 통해 각각 입력되는 제3d도와 같은 제3전송클럭(512K㎐)과 제3e도 같은 RxSHEN을 논리곱연산을 함으로서 제3i도와 같은 변환클럭을 발생하여 라인(5)을 통해 제1-3레지스터(16-18)의 클럭단자(CLK)에 공급한다. 그리고 상기 제3레지스터(18)의 출력단자(Q22)로 부터 상위 동기정보(SY2)를 입력단자(D)로 입력하고 라인(3)상의 플립플롭(23)은 상기 반전 입력되는 RxSHEN의 폴링 에지(Falling Edge)에서 상기 입력단자(D)의 상위동기정보(SY2)를 래치하여 제4n도과 같은 신호를 출력단(Q)을 통해 출력한다.
그러면 라인(3)상의 제3e도와 같은 RxSHEN를 한 입력단자로 입력하고 상기 플립플롭(23)의 출력단(Q)을 통해 다른 입력단자로 입력하는 논리곱소자(G2)는 상기 두 입력신호를 논리곱 연산함으로서 제4p도와 같은 래치 클럭을 발생하여 라인(7)을 통해 카운터(24)의 클리어(CLR)단자와 래치회로(22)의 클럭단자(CLK)로 출력한다. 그리고 상기 라인(7)상의 제4p도와 같은 래치클럭을 클리어단자(CLR)로 그리고 라인(4)을 통해 분주회로부로부터 인가되는 제4q도와 같은 프레임동기 발생용 클럭(8K㎐)을 클럭단자(CLK)로 입력하는 카운터(24)는 상기 래치클럭에 의해 초기화된 상기 프레임 동기발생용 클럭(8K㎐)의 폴링 에지에서 가산 카운팅을 함으로서 두 출력단자들을 통해 제4r도 및 제4t도와 같은 2비트의 어드레스를 발생하여 듀얼어드레스 어블 래치(21)의 어드레스단자(A1, A2)에 공급한다.
한편 라인(1)을 통해 제3f도와 같은 수신데이터를 입력하고 라인(5)을 통해 제3i도와 같은 정보 분리용 변환 클럭을 입력하는 제1-3레지스터(16-18)로 이루어져 있는 직병렬 변환부(100)는 상기 수신데이터를 상기 정보 분리용 변환클럭에 의해 한 비트씩 순차적으로 쉬프트 입력하여 출력포트(Q0-Q23)에 병렬 배열하는데 상기 동작과정은 상기 제1-3레지스터(16-18)들에 의해 수행된다. 상기 제1레지스터(16)은 라인(5)을 통해 클럭단자(CLK)로 인가되는 정보 분리용 변환클럭에 의해 라인(1)을 통해 입력되는 수신데이터를 출력단자(Q0)에서 부터 출력단자(Q7)쪽으로 순차적으로 쉬프트하여 정보를 분리하게 되는데 이때 출력단자(Q0-Q3)를 통해 4비트의 눌정보(Null)를 출력하고 출력단자(Q4-Q7)을 통해 제1c도중 하위 4비트의 비음성정보를 병렬출력한다.
그리고 상기 제1레지스터(16)의 출력단자(Q7)로부터 수신데이터를 입력하는 제2레지스터(17)은 상기 라인(5)을 통해 클럭단자(CLK)로 인가되는 정보 분리용 변환 클럭에 의해 출력단자(Q8)로부터 출력단자(Q15)쪽으로 한 비트씩 순차적으로 쉬프트시킴으로서 출력단자(Q8-Q11)를 통해 제1c도중 상위 4비트의 비음성정보(Data)를 그리고 출력단자(Q1-Q15)를 통해 제1c도중 하위 4비트의 음성정보(Voice)를 분리하여 병렬 출력한다.
또한 상기 제2레지스터(17)의 출력단자(Q15)로부터 수신데이터를 입력하는 제3레지스터(18)는 상기 라인(5)을 통해 인가되는 정보 분리용 변환클럭에 의해 상기 수신데이터를 출력단자(Q16)로부터 출력단자(Q23)쪽으로 한비트씩 순차적으로 쉬프트함으로서 출력단자(Q16-Q19)를 통해 제1c도중 상위 4비트의 음성정보(Voice)를, 출력단자(Q20, Q21)로는 제1c도중 2비트의 시그널링정보(SG1, SG2)를, 출력포트(Q22, Q23)를 통해서는 2비트의 동기정보(SY1, SY2)를 분리하여 병렬 출력한다. 그러면 상기 제1레지스터(16)의 출력단자(Q4-Q7) 및 제2레지스터(17)의 출력단자(Q8-Q11)로부터 제1c도중 8비트의 비음성 정보(Data)를 입력하는 제1병직렬회로(19)는 분주회로부로부터 라인(10)을 통해 로드(Load)단자로 인가되는 제3a도 및 제4h도와 같은
Figure kpo00005
의 라이징 에지(Rising Edge)에서 입력하여 분주회로부로부터 라인(11)을 통해 클럭단자(CLK)로 인가되는 제3b도와 같은 제1전송클럭(64K㎐)에 맞추어 라인(12)을 통해 한비트씩 순차적으로 제1c도중 8비트의 비음성정보(Data)를 제3h도와 같이 데이터 테이널쪽으로 전송한다.
한편 상기 제2레지스터(17)의 출력단자(Q12-Q15) 및 제3레지스터(18)의 출력단자(Q16-Q19)로부터 인가되는 제1c도중 8비트의 음성정보(voice)를 라인(6)을 통해 로드단자(Load)로 인가되는 반전된 RxSHEN신호의 라이징 에지에서 입력하여 분주회로부로부터 라인(8)을 통해 클럭단자(CLK)로 인가되는 제3c도와 같은 제2전송클럭(18K㎐)에 맞추어 라인(9)을 통해 한비트씩 순차적으로 제1c도중 8비트의 음성정보(Voice)를 제3g도와 같이 콤보코덱쪽으로 전송한다. 그리고 듀얼어드레스 어블 래치(21) 및 래치회로(22)로 구성된 시그널링 정보 출력부(300)는 제3레지스터(18)의 출력단자(Q20, Q21)로부터 출력된 제1c도중 2비트의 시그널링 정보(SG1, SG2)를 1프레임주기마다 입력하여 4프레임주기동안 모은 8비트의 시그널링 정보를 출력하는데 상기 작동의 상세한 작동 설명은 하기와 같다. 상기 제3레지스터(18)의 출력단자(Q20-Q21)로부터 출력되는 제4도(U)와 같은 2비트의 시그널링 정보(SG1, SG2)를 매프레임 주기마다 듀얼어드레스어블 래치(23)의 두개의 입력단자(D1, D2)로 입력한다. 그러면 상기 듀얼 어드레스 어블 래치(23)은 분주회로부로부터 라인(13)을 통해 제4m도와 같은 TxEN이 인가될때마다 상기 카운터(24)로부터 두 어드레스단자(A1, A2)로 인가되고 있는 제4r도 및 제4t도와 같은 어드레스에 해당하는 두개의 시그널링 정보를 래치함으로서 8비트의 시그널링 정보를 래치회로(22)로 인가한다. 그러면 상기 래치회로(22)는 라인(7)을 통해 논리곱소자(G2)로부터 클럭단자(CLK)로 인가되는 제3p도와 같은 래치클럭에 의해 상기 듀얼어드레스어블 래치(21)로부터 인가되는 8비트의 시그널링정보를 입력한 다음 중앙처리장치로부터 라인(14)을 통해 출력 인에이블단자(OE)로 인가될때 입력한 8비트의 시그널링정보를 버스라인(15)를 통해 중앙처리장치로 전송한다.
그리고 상기 시그널링 정보를 8비트씩 수집하여 래치시키는 것은 상대국의 발신가입자번호 및 실시간정보 또는 기타 디지탈 텔리폰 자체의 제어용데이터들을 상기몇주기의 프레임주기의 시그널링 비트에 나누어 전송하기 때문에 이를 해독하기 쉽게 하기 위해 그리고 중앙처리장치의 프로그램 부하를 절감하기 위함이다. 마지막으로 분주회로부로부터 입력되는 각종 신호가 간략히 설명한다.
Figure kpo00006
는 반전된 프레임동기신호로서 2B+D채널에 대한 데이터의 구간을 구분하기 위한 것이고, 제1전송클럭열은 데이터터미널쪽과의 데이터를 송수신할시 사용되는 전송동기신호로 전송시 비트 레이트(Bit Rata)인 64K㎐정보의 주파수를 갖으며, 제2전송클럭열을 콤보코덱쪽과의 음성정보 송수신시 사용되는 전송동기신호로서 전송 비트레이트인 128K㎐정도의 주파수를 갖고, 제3전송클럭열은 사설교환기나 키폰시스템과의 데이터 송수신시 사용되는 전송 동기신호로서 비트레이트인 512K㎐정도의 주파수를 갖으며, 프레임 동기 발생용 클럭은 프레임동기신호를 발생시키기 위한 기본클럭으로 프레임 동기신호의 주파수와 동일주파수인 8KHZ 정도의 주파수를 갖고, 그리고 RxSHEN 및 TxEN은 신호명 자체가 의미하는 기능을 수행하기 위한 것이다.
상술한 바와같이 본 발명은 ISDN의 기본정보통신용 채널구조인 베이직 억쎄스 채널구조(2B+D)중의 음성 및 비음성정보와 시그널링 정보를 분리 처리하게 함으로써 음성 통화써비스와 비음성정보통신써비스를 동시에 제공할수 있는 이점과 더 나아가 ISDN용 사설교환기 및 키폰시스템에도 접속하여 음성 및 비음성 통신써비스를 받을 수 있는 이점이 있다.

Claims (4)

  1. 중앙처리장치 및 분주회로부를 구비한 텔리폰에 있어서, 직렬형태에 베이직 억쎄스 채널구조를 갖는 수신데이터를 순차적으로 쉬프트 입력하여 정보 분리용 변환 클럭에 의해 비음성 정보 및 음성정보와 시그널링 정보를 분리하여 병렬형태로 출력하는 직병렬변환부(100)와, 상기 분주회로부로부터 인가되는 프레임 동기 신호(
    Figure kpo00007
    )와 제1전송클럭에 의해 상기 직병렬변환부(100)의 지정된 일정 출력포트로부터 출력되는 병렬 비음성정보를 직렬 비음성 정보로 변환한 후 한 비트씩 순차적으로 전송하는 제1병직렬회로(19)와, 상기 분주회로부로부터 인가되는 제2전송클럭과 수신 쉬프트 인에이블 신호를 반전 입력하여 상기 직병렬 변환부(100) 지정된 일정 출력포트로부터 출력되는 병렬 음성정보를 직렬 음성 정보로 변환한 후 한 비트씩 순차적으로 전송하는 제2병직렬회로(20)와, 상기 분주회로로부터 공급되어지는 수신 쉬프트 인에이블 신호 및 제3전송클러고가 프레임 동기 발생클럭 및 상기 직병렬 변환부(100)의 소정출력단자로부터 인입되는 상기 동기정보(SY2)에 의해 상기 직병렬변환부(100)에 정보 분리용 변환 클럭을 공급하고 상기 제2직병렬회로(20)에 입력주기 제어용 로드신호를 공급하며 시그널링 정보를 출력하기 위한 래치클럭 및 어드레스를 발생하는 제어신호 발생부(200)와, 상기 직병렬 변환부(100)의 지정된 출력 포트로부터 시그널링 정보를 입력하여 상기 분주회로에서 인가되는 송신 인에이블 신호 및 상기 중앙처리장치에서 인가되는 출력 인에이블 신호와 상기 제어신호 발생부(200)의 출력인 래치클럭 및 어드레스에 의해 4프레임 주기동안 상기 시그널링 정보를 수집 래치 출력하는 시그널링 정보 출력부(300)로 구성됨을 특징으로 하는 음성 및 비음성 정보와 시그널링 분리회로.
  2. 제1항에 있어서, 상기 구성중 직병렬 변환부(100)는 직렬 형태의 베이직 억세스 채널구조를 갖는 수신 데이터를 순차적으로 입력하여 정보 분리용 변환클럭에 의해 쉬프트시켜 출력단자(Q0-Q3)로 4비트의 눌정보(Null)와 출력단자(Q4-Q7)로 하위 4비트의 비음성 정보(Data)를 분리하여 병렬로 출력하는 제1레지스터(16)와, 상기 쉬프트 레지스터(16)의 출력단(Q7)으로부터 수신 데이터를 입력하여 상기 정보 분리용 변환 클럭에 의해 쉬프트시켜 출력단자(Q8-Q11)로 상위 4비트의 비음성 정보(Data)와 출력단자(Q12-Q15)로 하위 4비트의 음성정보(Voice)를 분리 병렬로 출력하는 제2레지스터(17)와, 상기 제2레지스터(17)의 출력단(Q15)로부터 수신 데이타를 입력하여 상기 정보 분리용 변환 클럭에 의해 쉬프트시켜 출력단자(Q16-Q19)로 상위 4비트의 음성 정보(Voice)와 출력단자(Q20-Q21)로 2비트의 시그널링 정보(SG1, SG2) 및 출력단자(Q22-Q23)로 2비트의 동기정보(SY1, SY2)를 분리 병렬로 출력하는 제3레지스터(18)로 구성됨을 특징으로 하는 음성 및 비음성 정보와 시그널링 정보 분리회로.
  3. 제1항에 있어서, 상기 제어신호 발생부(200)는 분주회로로부터 공급되는 제3전송클럭과 수신 쉬프트 인에이블 신호를 논리곱하여 정보 분리용 변환 클럭을 발생하는 논리곱 소자(G1)와, 상기 수신 쉬프트 신호를 반전시켜 입력 주기 제어용 로드신호를 출력하는 반전소자(I1)와, 상기 직병렬 변환부(100)의 출력단자(Q22)를 통해 출력되는 동기정보(SY2)를 입력단자(D)로 입력하여 상기 반전소자(I1)에서 반전된 입력 주기용 로드신호에 의해 동기를 맞추어 상위 동기 정보를 래치출력하는 플립플롭(23)과, 상기 플립플롭(23)의 래치 출력인 상위 동기 정보와 수신 쉬프트 인에이블 신호를 논리합하여 시그널링 정보를 출력하기 위한 래치 클럭을 발생하는 논리곱소자(G2)와, 상기 논리곱소자(G2)의 출력인 래치 클럭을 클리어단자(CLR)로 입력하고 상기 분주회로로부터 출력된 프레임 동기 발생용 클럭을 클럭단자(CLK)로 입력하여 시그널 정보를 출력하기 위한 어드레스를 발생하는 카운터(24)로 구성됨을 특징으로 하는 음성 및 비음성 정보와 시그널링 정보 분리회로.
  4. 제1항에 있어서, 상기 시그널링 정보 출력부(300)는 상기 직병렬 변환부(100)의 출력단(Q20-Q21)을 통해 출력된 2비트의 시그널링 정보(SG1, SG2)을 입력단자(D1-D2)로 입력하여 분주회로로부터 인가되는 송신 인에이블신호가 인가될때 상기 시그널링 정보를 출력하기 위한 어드레스에 해당하는 시그널링 정보를 래치 출력하는 듀얼 어드레스어블 래치(21)와, 상기 듀얼 어드레서어블 래치(21)에서 소정 어드레스에 해당하는 시그널링 정보를 받아 상기 논리곱소자(G2)에서 출력되는 시그널링 정보를 출력하기 위한 래치 클럭에 의해 저장하고 상기 중앙처리장치로부터 인가되는 인에이블 신호에 의해 8비트의 시그널링 정보를 출력하는 래치회로(22)로 구성됨을 특징으로 하는 음성 및 비음성 정보와 시그널링 정보 분리회로.
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