JPS61156597A - 時分割多重化ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔利用分野〕 本発明は、ディジタル交換システムに関し、特定すると
、複数の電話／データ端末と中央交換システム間におい
てディジタル信号を切換え伝送するための構内自動電話
交換機（ＰＡＢＸ）Ｋ関する＠〔背景技術〕 今日の電子的構内自動電話交換機（ＰＡＢＸ）は比較的
嵩高で高価であり、かなシの電力を消費する。これらの
欠点は、従来の超大規模集積回路（ＶＬＳＩ）技術を利
用してＰＡＢＸを造ることによシ軽減できるっＶＬＳＩ
技術は、単一のチップに５０万個以上のトランジスタを
提供し得ろっＰＡＢＸの製造においてＶＬＳ　Ｉ技術の
十分の潜在力を実現するためには、製造工程において多
数の問題を回避せねばならない。

ＶＬＳＩテップは高度に複雑な機能を遂行し得るが、Ｐ
ＡＢＸを単一のチップ上に合体するに必要とされる複雑
さの程度は、ＲＡＭ　（ランダムアクセスメモリ）やＲ
ＯＭ　（リードオンリーメモリ）やＰＬＡ　（プログラ
ムロジックアレインのような通例の装置を備える回路構
造体を使用することによシ相当垢゛大される可能性があ
る。

従来のＰＡＢＸは、パルス化コテド変調（ＰＣＭ）ワー
ドの時分割多重化（ＴＤＭ）ディジタルビット列を利用
するが、この場合、ボイスまたはデータ情１１１、通信
のためディジタル的にコード化される。若干のこの妙の
装置においては、どのビットがビット列上に多重化され
るべきかあるいはビット列から多重解除されるべきかに
関する情報を記憶するため、ＲＡＭが使用される（例え
ば、１９８４年２月１４日付でＨｕｂｂａｒｄ　　に発
行された米国特許第４．４５２．０８７号参照）。多重
化は、データをビット列からシフトレジスタ中に低速度
でシフトし、そしてレジスタからデータを高速度で逐次
送出することにより遂行される。ＰＡＢＸの応用におけ
るように、多重の情報が多重化され多重解除されねばな
らない場合、従来の手法は、多数のシフトレジスタの使
用とそれに付随する複雑な相互接紗、および比較的大き
な電力消費を伴なう。

〔発明の概要〕

上述の問題は、本システムにおいては、ｒ筏のステップ
および改良された装置を含む相互に関係づけられた組合
せにより解決された。１つのステップは、制限された地
理的区域内において多数のたソし限定された数の加入者
を取り扱うために複数の局部ＰＡＢＸを使用することで
ある。局部Ｐ　Ａ　Ｂ　ＸＨ１複数の加入者に対してボ
イスおよびデータ交換能力を提供するように、単一のチ
ップ上でＶＬＳＩ技術で造ることができる。加入者は、
ディジタル的にコード化されたスピーチ信号および／ま
たはディジタル的にコード化データを従来のｂ椋でＮ８
ＩＪ沸ＰＡＢＸに伝送する。局部ＰＡＢＸは、各加入者
信号を時分割多重化（ＴＤＭ）Ｌ、複数の加入者信号を
、複しの他の局部的単一チップ・ＰＡＢＸに対して送信
受信を行なう中央交換局に伝送する。

好ましい具体例において、単一の局部ＰＡＢＸは、４０
までのこの独の加入者を取扱うことができる。を話／デ
ータ端末と局部ｐ　Ａ　Ｂ　Ｘ　ｔＭＩの接続は１時分
割デュプレックスモードで動作する対の撚り紳を採用す
るっ局部ＰＡＢＸは、比較的小さい地理的区域の比較的
小敷の加入者に作用するから、数百フィートの各電話デ
ータ端末対内に配ｆできる。これは、加入者とＰＡＢＸ
間の算５話？Ｊ　４−のかなりの低汗をもたらす。これ
は設［９用の低減やライン＃、衰や！話の低減などの数
々の別府をもたらす。送信および受信化鍔間の同期は簡
単化される。何故ならば、伝送遅延は伝送ビットの周期
に比して小さいからである。これは、１φ、力蛸散およ
びチップ面軸の消費を伴なう非向ルＩ受信機の必をを排
除する。

本発明にしたかえば、局部ＰＡＢＸチップｒ、ｉｌにお
ける信号の送受間の距離、したがって遅延時間が短いか
ら、新規で高度に効率的な直列−差列変換装置および方
法を採用することが可能となる。

この変換装置ハ、全加入者に対して単一のメモリアレイ
を使用して時分割、多重化および多重化解除を遂行する
が、読取シは畳込みに対して直交的に遂行される。この
メそりは、以下で直交メモリまたは直交ＲＡＭ５と称さ
れる。各直交メモリは、多重化または多重化解除に加え
て、記憶および治−並列または並−直列変挨を、ＶＬＳ
　Ｉ製造技術にきわめて適当な標準のコンパクトな構造
で可能にする。

この態様における直交メモリの使用は、加入者から送ら
れる各ピットに対して４ビツトシフト段階を有すること
の必要性を排除する。好ましい具体例においては、単位
ＰＡＢＸチップ当り４ｏのこの種加入者が取シ扱われる
。かくして、本発明の働又メモリアレイを利用すること
により、５２００のレジスタのシフトビット段階が排除
できる。このように大形のシフトレジスタの必要を排除
することは、単一のチップ上でＰＡＢＸを製造すること
を可能にする上で主たるステップでちる０ 本発明は、図面を参照して行なった以下の評明から一層
明らかとなろう。

〔本発明の実施の最良モード〕

〔一般的説明〕 本発明の理解を容易にするため、本発明の種々の側面を
、局部的Ｐ　Ａ　Ｂ　Ｘ　ｔｉ話／データ時分割ディジ
タル通信システムの面において計述する。しかしながら
、本発明の個々のサブシステムは、他の応用において別
個の応用を有することをＵｎされたい。これらのサブシ
ステムとしては、２線両方向伝送システム、ライントラ
イバシステムおよび時分割多重化に使用される直交ラム
が卸１限なく含まれる。さらに、ＰＡＢＸの大部分の扱
素に、単一のＶＬＳＩチップ上に製布されることが意図
されるが、この柚のサブシステムの一部は、別個に製造
して周知の手段によりテップに接続してもよい。例えば
、ＰＡＢＸチップ上にマイクロフロセッサを合体するこ
となく別個のマイクロプロセッサチップを設けてもよい
。このような場合には、外部マイクロプロセッサに対す
るデータバス相互接続を適当な内部入力／出力インター
フェースとともに利用できる。

■、一般的システムの説明 第１図を参照すると、多数のチップまたは単一のチップ
より構成し得る中央交換チップ１２が示されている。こ
れは、直列インターフェースを容認し、信号情報の記憶
および信号情報のトランクラインを介して異なる局部Ｐ
ＡＢＸチップへの切換えのような機能を遂行する。この
ような装置は、商業的に入手し得、追加のトランクライ
ン１〜７を取扱うようにカスケード接続できる。チップ
１２は、複数の局部ＰＡＢＸチップと相互接続され、そ
して局部ＰＡＢＸチップの各々は、最高４０までのｉｌ
Ｌ話／データ端末１６および１８に対する局部ＰＡＢＸ
１４を形成する。第１図には、３つの端末が示されてい
る。中心交換チップと局部ＰＡＢＸチップ間の通信リン
クまたはトランクライン１〜７、および中心交換チップ
１２と電話会社装置間の通信リンクまたはトランクライ
ン（両端矢印トランクライン８で示される）は、従来の
２１ｓ式伝送線、好ましくは光フアイバ通信リンクとし
得る。光フアイバ通信リンクは、広いバンド幅をもつ実
質的に雑音のない通信を可能にするであろう。

各局部ＰＡＢＸチップ１０は、最高４０までの電話／デ
ータ端末に対する多重化、記憶および信号処理を行ない
得る自蔵の直立装置である。電話機１６０マイクロホン
からのボイス信号は、従来の手段により、単位秒当り６
４キロバイトの標準の圧伸パルスコード変ｍ１ｌｌ　（
ＰＣＭ）ビット列に変換され、そしてデータ端末１８か
ものデータと結合され、単一の撚られたライン対２０を
介して伝送される。伝送線１を介して中交換チップ１２
へ送られるボイスまたはデータは、ＴＤＭディジタルで
ある。すべての活性化されたボイスデータライン２０は
、各フレームととに一度局部ＰＢＸチップ１０と通信を
行なう。ｇＭＡ図のＩ１０パルスと記した曲線で示され
るように、各フレームは、標準の８ｋＨｚ　のサンプリ
ング周波数に対応して１２５マイクロ秒の継続時間であ
る。

局部ＰＡＢＸおよび各電話／データ端末間の各一方向通
信に対するメツセージ形式は、第３図の送信および受信
を付した時間フレームにおいて各々１９のＩ１０パルス
により示されるように、１スタートビツト、８ボイスビ
ツト、８データビツト、１信号ビットおよび１ストツプ
ビツトの全部で１９のピットよ構成る。情報は、各フレ
ームの最初の半分（送信）中、ＰＡＢＸチップから電話
／データ端末１６および１８に流れ、各フレームの拶半
中は逆方向に流れる。

第１図の局部ＰＡＢＸチップ１０のブロック図である第
２図を参照すると、撚られた伝送ライン対２０は、差動
的ライントライバトランシーバ２２に結合される０これ
らのトランシーバは、第１７〜２２図と関連して詳細に
説明する。第２図Ｋ１１ｌ、簡単にするため、２対の撚
られたライン対および２つのトランシーバのみが示され
ている。しかしながら、最高４０までの伝送ラインおよ
びトランシーバを局部Ｐ　Ａ　Ｂ　ＸＫ接続し得る。各
トランシーバ２２は、電話／データ端末へ伝送のための
ライントライバ２２１および電話／データ端末から伝送
信号受信のためのレシーバ２２ｂを含む。

ＯＵＴ−ＲＡＭボイス／データサブシステム２６は、各
フレームの最初の半分の送信の間、各ライントライバ２
２ｍを介して加入者電話機の電話／データ端末に接続さ
れ、フレーム当夛１９ビットの情報を撚られ九ライン対
２０に結合し、ｌａＬ話／データ端末に伝送する◇フレ
ームの後半においては、各撚られたライン対土の情報の
１９の到来ＴＤＭビットがパス２５に結合される。

各電話ライン２０から供給されるパス２５上の情報の１
６ボイス／データビツトは、ｌＮ−ＲＡＭボイス／デー
タメモリ装置２４に書き込まれ、信号ビットが局部信号
ＲＡＭ　Ｊ　６に書き込まれる。

マイクロブμセッサ４８は、信号情報に基づいて、パス
５５を介してスイッチ制御装撒４０をプログラム設定し
、ボイスおよびデータチャンネルの接続を制御する。パ
ス５５は、８ビツトのアドレスおよび８ビツトのデータ
を含む。ＰＡＢＸｌｏにより作用される区域内の接続に
対して、入力ＲＡＭボイス／データメモリ装置２４から
の情報が、８ビツトスイツチングバス５４を介して出力
ＲＡＭボイス／データメモリ装置２６に転送される。他
の接続ＫＪｊしては、入力ＲＡＭボイス／データメモリ
装置２４かもの情報は、同じ８ビツトスイツチングバス
５４を介してトランクＩ１０ユニット５０またはコンピ
ュータＩ１０ユニット３４に転送される。トランクＩ１
０は、各々１６の８ｋｂ／ｓのデータサブチャンネルを
取扱うことができる２つのデータチャンネル、２１の６
４ｋｂ／Ｓ　　ボイス／データチャンネルおよび１つの
６４　ｋ　ｂ　／　ｓ信号チャンネルを有する。１６の
データサブチャンネルは、サブチャンネル多重化／多重
化解除ユニット２８で多重化／多重化解除を受けるから
、それらｉＬ２つの６４ｋｂ／ｓ）ランクチャンネルを
介して送信／受伯できる。トランクＩ１０ユニットおよ
びコンピュータＩ１０ユニットからの信号は、マイクロ
プロセッサ４８によシ割込み式に取シ扱われる。局部信
号は、各５０ミリ秒ごとに送信、受信される。

■０局部ＰＡＢＸ区切内における交換 上述のように、すべての賦活されるボイス／データ線は
、各フレームに一度ＰＡＢＸ１０と通もする。各フレー
ムは、１２５ミリ秒である。情報は、各フレームの前半
（送信）中ＰＡＢＸ１０から電話１６に流れ、後半（受
信）中逆方向に流、れる。最初、局部ＰＡＢＸ内のサイ
クルが後半のフレームでスタートすると考えるのが都合
がよい。

そのとき、局部ＰＡＢＸは受信モードに入る。こ＼では
、接続が設定され１おり、すべての４０の２インが相互
に通情状愚にあると仮定する。到来情報が、その目的地
圧切り換えられる態様Ｈ−３つのステップを含むが、こ
れについては第５図を参照して設問する。しかして、第
５図は第２図に示される回路のある回路の詐細なブロッ
ク図である。

第５図には、４００％話／データ加入者電話枦１．６人
およびデータ端末９Ａから直列ビット列メツセージを受
信・伝送するため、局部ＰＡＢＸに設けられた４０のト
ランシーバ２２Ａのν、１番目のものおよび第４０番目
のものが示されている。

伝送ま九は通信時間フレームが送信および受信の別個の
タイムスロツ）Ｋ分離されているため、本発明にしたが
えば、各トランシーバ２２Ａの送信機２２ｂの入力およ
び受信様２２　ａの出力を一緒に接続することができる
。それゆえ、各トランシーバを入力ＲＡＭ２４および出
力ＲＡＭＲ４に結合するのＫ、各トランシーバに対して
１本の線しか必喪としない。これは、この種の４０のト
ランシーバがＰＡＢＸに必要とされるとき回路のレイア
ウト、電力消費および配線に相当の節約をもたらす◇ ステップ１において、電話機ラインからのワード入力は
、ライン入力ＲＡＭ２４に１１％込まれる。

ステップ２において、ライン入力ＲＡＭ２４に記憶され
たワードはライン出力ＲＡＭＺ６に転送され、そして交
換プロセスのステップ３においてライン出力ＲＡＭ２６
の情報か読み出され、４０の電話機に転送される。

１ｍ、（ＩＬ　ステップ１−ラインからの入力ステップ
１を詳細に参照すると、各フレームの後半中、各電話機
は、直列ビット列の情報をＰＡＢＸに送出する。

ビット列ワードのフォーマットは、Ｍビットより成るも
のとして第４図に示されている。こ＼にＭ＝１６であシ
、ＰＣＭ圧伸形式のディジタル化ボイスサンプルの８ビ
ツトとデニタの８ビツトより成る。追加の２ビツトは、
スタートおよびストップ情報に使用され、さらに１ビツ
トが信号に使用される。この情報は、局部ＰＡＢＸによ
シ受傷されつ＼ある間、３つのライン入力ＲＡＭに誉き
込まれる。各電話機に対する第１のボイスビットは、Ｎ
ビットワードとしてボイス入力ＲＡＭ−０（ＶＩＲＯ）
の位置００に書き込み記憶される。

仁の例においては、Ｎ＝４０である。この例示の具体例
においては、４０の電話加入者が４０のライン対を介し
て扱われるからである◇このプロセスは、ｔｌＡ２のボ
イスピッ）Ｋ対してｈシ返えされ、そして位置０１に記
憶される。全体で、このプロセスは８反繰シ返えされ、
ＶＩＲＯｌすなわち８Ｘ４０のＲＡＭを充たす。

稜続の８データビツトは、ボイスビットと全く同様にし
てデータ入力ＲＡＭ−Ｑ　（ＤＩＲＯ）Ｉ’Ｃ記情され
る。信号ビットは、これも４０ビツトワードを構成する
が、該ビットは、信号入力ＲＡＭ（ＳＩＲ）の位負００
に記憶される。ＳＩＲメモリのサイズＦｉ８Ｘ４０であ
り、これは８７レームで充たされる◎ 読取りおよび書込みフォーマットが同じである従来のＲ
ＡＭと異がり、これらの３つの入力ＲＡＭ（ＶＩＲＯｌ
ＤＩＲＯおよび５ＩＲ）ならびに出力ＲＡＭ（ＶＯＲＯ
ｌＤＯＲＯおよび５ｏｕ）ｔ′ｉ、異なる読取りおよび
書込みフォーマットで動作する。ＶＩＲＯおよびＤＩＲ
ＯＫ対するフォーマットは、各８ビツトの４０ワードで
ある（８ワード×４０ビツトの読取りフォーマットの場
合）。実際に、これらのＲＡＭｔｊ、４０のラインの各
々に対して直−並列変換および並−直列変換を遂行する
。各ラインの全８ビツトを同時に切り換えることができ
るようＫ、並列出力が必要とされる。

「直交ＲＡＭＪと称されるこれらのＲＡＭは、セクショ
ン■に詳細Ｋｌ！２明する。

１１、（２）、ステップ２−スイッチングＶＩＲＯから
の４０の８ビツトワード出力は、ＳＷババス４を介して
関連する４０ｘ８ボイス出力ＲＡＭ−０　（ＶＯＲＯ）
Ｋ転送される。、ｖＯＲＯの位置は数値の順番に選択さ
れ、書き込まれる。

ＶＩＲＯが読み取られる順序は、読取シ接続パターンに
よシ決定される。この読取りパターンは。

ソースアドレスＲＡＭ（ＳＡＲ）５１によ多制御される
。５ＡＲ５１の内容はマイクロプロセッサ４６によシ供
給される。しかして、該マイクロプロセッサ４８Ｕ、ソ
ースアドレスｔｉ舅のためＳＩＲから到来する信号情報
を使用する。ＤＩＲＯデータビットがデータ出力ＲＡＭ
−０（ＤＯＲＯ）ＫＳＷバス５４を介して転送される場
合、同一の手法がデｒりに対して使用される。

この転送プロセスは、各１２５ｐｓの７レームととに遂
行される。各フレームは、ＰＡＢＸｊ　Ｏのクリック論
理回路５２（第２５！Ａ）によシ発生される１、　５４
４メガヘルツのクリックパルスによシ１９３の時間スロ
ットに細分割される。これらのパルスは、第３Ｂ図の曲
線Ａｌに示されている。

４０のタイムスロットがボイスを切換えるのに使用され
、データに対して４００時間スロットが使用され、そし
て！！シがトランクおよび後で説明する他のインターフ
ェースに使用される。

Ｈ，（５１，ステップ３−ラインへの出力交換プロセス
の最終ステップにおいて、情報は、フレームの半分圧お
いてライン出力ＲＡＭ２６から軌み取られ、４０の電話
機に伝送される。これをなすためには、ライン出力ＲＡ
Ｍの情報は、並列フォーマットから直列フォーマットに
変換されねばならない。これは、「直交」書込み／読取
り能力を有するｖｏａ　ｏおよびＤＯＲＯで遂行される
。ＶＯＲＯおよびＤＯＲＯは、入力フォーマットを４０
の８ビツトワードから８つの４０ピツトワードに変換す
る０ ３ステツプスイツチングプロセスは、全部で２５０ｐｍ
’ｌＪする。各１２５μ四ごとに１７レームを受信し伝
送するために、複式の入力／出力ＲＡＭを必要とする。

コれは、ＶＩＲｌ、ＤＩＲｌ、ＶＯＲ１およびＤＯＲ１
で遂行される。これらのＲＡＭは、上述の入力／出力Ｒ
ＡＭ　ＶＩＲ０１ＤＩＲ０１ＶＯＲＯおよびＤＯＲＯと
干渉する。すなわ５０の添字を有するＲＡＭが受信／送
信そ−ドにあるとき、添字１を有するＲＡＭはボイス／
データスイッチングモードにある。線図上の矢印は、２
モードの動作を指示する。

出力ＲＡＭ位１ＩＶＣ対する書込みおよび読出し、およ
び入力ＲＡＭ位置への書込みは、いつも同じ数値順序で
遂行される。スイッチングプロセスにおける唯一の変ｔ
ｔｔ、入力ＲＡＭの読散り順序である。

ｍ、呼の開始 接続を設定するための手順は、を話またはデータ端末か
らの呼びの開始を捜索することＫより開始される。ライ
ンの電話機もデータ端末も使用下になれば、電話機（第
５図）内のボイスデータ集積（ＶＤＩ）チップ１６０は
、電力を断たれ、無視し得る程度のパワが消散されるに
すぎない。電話機の受信機がピックアップされるかデー
タ端末が付勢されると、ＶＤＩチップは８ピツトイぎ号
メツセージを形成する。これは、サービスが要求される
ことを指示する。しかしながら、このメツセージは、「
信号情報要求（Ｒ３Ｉ）Ｊが電話線を介してＰＡＢＸか
ら受信されるまで送出されない。

ＰＡＢＸは、第２５図と関連してより詳細に説明される
ように、各５０ｍ５ごとに全ラインにＲ８Ｉ信号を送出
する。Ｒ８Ｉ信号は、Ｓ　ＯＲ（４６Ｂ）により発生さ
れるが、これは、５ＯＲ４６Ｂから発生される９ビツト
のパルス列の最初のビットよ構成る。信号プロトコール
は、５ＯＲ４６Ｂからの最初のビットがつねにＯであり
、それに電話機１６に対する８ビツトの信号メツセージ
が続く。

電話機ＶＤＩチップ１６０の非同期受信機は、ＰＡＢＸ
からの１９ビツトメツセージのスタートビットを検出し
、クリスタル制御クロックを付勢する。このクロックは
、ＰＡＢＸクロックの周波数に非常に接近している。Ｍ
ＤＩのクロックパルスの１９のパルスが、ＰＡＢＸから
のビット列を読み込むのに使用される。クロックパルス
は到来ビット列と完全には同期しないが、それらの安定
性は１９ビツトの情報を回収するのに十分である。

受信ワードのビット１９はストップビットであるが、こ
れはＰＡＢＸへの伝送のためＭＤＩクロックを再同期す
るのに使用される。

ＭＤＩチ：７プ１６０は、ＰＡＢＸＩ　９１Ｃ１上述の
ように第４図のフォーマットで１９ビツトを伝送する。

霜１話機とＰＡＢＸ間の過延は、ビット継続時間に比し
て知い。したがって、ＰＡＢＸクロックは到来ビット列
を回収するのに直接使用できる。これは、４００オンチ
ップ非同期受化機の必要を排除し、関連するチップ面積
およびパワの浪費は減ぜられる。このシステムは、数１
フィートまでの距離に作用する。

回収されたボイスデータビット列は、入力ＲＡＭ２４に
書き込まれ、信号ビットは信号入力ＲＡＭ（ＳＩＲ）に
誉き込まれる。信号入力ＲＡＭは各５０ｍ５ごとに更１
１され、更新後マイクロプロセッサ４８はそれを鯖み取
り、比信号情報を決定し、その結果を信号出力ＲＡＭ（
ＳＯＲ）に記憶する。

かくして、電話機からの更新状態情報が５０ｍ８ごとに
受信され、検出される。

マイクロプロセッサ４８がＳＩＲを読み取シ、オフフッ
ク状態を検出すると、８ピツトのメツセージが小信号Ｒ
ＡＭ（ＳＯＲ）にロー、ドされる０８ＯＲも直交ＲＡＭ
であり、該ＲＡＭＩ−ｔ、８ピットメツセージを電話機
に伝送のため直列フォーマットに変換する。電話機のＶ
ＤＩチップによシ受伯後、解読されたメツセージは、１
１１．詰機のオンチップダイヤルトーンジェネレータを
付勢する。

■、呼処理 発呼加入者は、ダイヤルトーンを受信後ダイヤル操作を
スタートし得る。ダイヤルされた番号は、「信号情報要
求」が受信されるまでＶＤＩチップ、　１６０に記憶さ
れる凸「信号情報要求」は、ダイヤルされた番号のＰＡ
ＢＸへの伝送を開始させる。

番号は、一時に１デイジツ）ＳＩＲにより受信され、次
いでマイクロプロセッサ４８により読み取もれる。マイ
クロプロセッサ４８はこの情報を分析し、下記のタスク
を遂行する０ １、　被呼加入者が使用状態にあり、ラインが話中であ
るかどうかを決定するため、ＳＡＲ５１をチェックする
。

２　被呼加入者ラインが空であると仮定すると、発呼加
入者の番号が被呼加入者のＳＡＲ位ｉに記憶される。

五　マイクロプロセッサは、リングメツセージを被呼加
入者に送り、リングバックメツセージを信号ビットを介
して発呼加入者に送る。

タスク（１）′において話中が検出されると、タスク（
２）は飛ばされ、タスク（３１において「話中」メツセ
ージが発呼加入者に送出される。

■、中央電話局に対するインターフェース中央交換＆ま
たは電話会社に対するインターフェースは、１．５４４
　Ｍｂ／ｓ　　のＴ１）ランク速度でろシ完全デュプレ
ックスである。各１２５μＳのフレームは、２４の６４
Ｋｂ／ｌｌ　チャンネルを運ぶ。これらのチャンネルは
、ボイスに対して２１、データチャンネルに対して２、
そして信号に対して１というように細分割される。

第７図は、局部ＰＡＢＸ区域外の接続に対する種々のイ
ンターフェースを示している。第７図のＳＷババス４は
、第５図のＳＷパス５４と接続されている。トランク上
の中央Ｐ　Ａ　Ｂ　Ｘｔたけ電話会社から到来する直列
ビット列の１フレームの最初の８ピツトは、トランク入
力シフトレジスタ０にシフトされる。シフト動作の完了
後、シフトレジスタの内容は、並列にトランク入力ＲＡ
Ｍ−００第１位に転送される。この動作は２４回遂行さ
れ、そして入力シフトレジスター０の内容は、トランク
入力ＲＡＭ−００位置に数値の順序で記憶される。これ
は、１２５μＳの総則間を要する。

次の１２５μｓ中、トランク入力ＲＡＭ−００内容は、
第５図のＶＯＲ０１ＤＯＲ０１ＶＯＲ１およびＤＯＲ１
の適当な位置に切シ換えられる◇同じ１２５μｓのフレ
ーム中、トランクからの２４バイトが入力シフトレジス
ター１に記憶され、ついで上述のようにトランク入力Ｒ
ＡＭ−１に転送される。複式ＲＡＭの使用は、情報が交
換されつ＼ある間、トランクから連続ビット列を受信す
ることを可能にする。

トランクへの伝送は、複式ＲＡＭおよびシフトレジスタ
と同じ原理を採用する。この場合、第５図の入力ＶＩＲ
Ｑ、ＤＩＲ０１ＶＩＲ１およびＤＩＲ１は、ソースアド
レスＲＡ、Ｍ（ＳＡＲ）５１によシ指令されるところに
したがってトランク出力ＲＡＭＫ記憶される０ 局部ＰＡＢＸにおけるインターフェース／スイッチング
に関するトランクインターフェース／スイッチングに対
する時間の割当て社、第６図に示されている。線図は、
（ａ）　）ランク−ライン、（ｂ）ラインートランク、
および（ｅ）ラインーラインから５つの通信状態を例示
している。ＲＡＭ　Ｏおよび１０２重のバンクの交互の
使用が、実！（バンク０）および点線（バンク１）で例
示されている。

かくして、全フレーム１０間、トランクからの情報は、
ＲＡＭ　１においてＰＡＢＸ）ランクに結合され、フレ
ーム１の後半中、電話機からの情報は第５図のライン入
力ＲＡＭ　２４のバンク０に読み込まれる。フレーム２
０間、切替えがすべてのバンク０で起こシ、トランク情
報がバンク１に書き込まれ、そしてフレーム２の後半中
、電話機からの情報がライン入力ＲＡＭ　２４のバンク
１に書き込まれる。フレーム３の前半、バンクＧが読み
出され、バンク１が切シ換えられる。このプロセスは６
フレーム中継続し、ついで反復される。

第７図に示されるように、中央／電話会社トランクスイ
ツチングの場合と同じ技術を使って、コンピュータまた
はワイヤレス電話機への任意的切換えを行なうことがで
きる。この例えにおいては、入力／出力インターフェー
ス接続のため、入力および出力コンピュータおよびワイ
ヤレスＲＡＭ対が設けられる。

柚々の出力に対する切換えは、以下の第１表に割り当て
られるように１９３のタイムスロットに細分割される。

かくして、各出力ＲＡＭ位置は予定された時間スロット
を有しておシ、その間に情報を受信する。スイッチプロ
セスにおける変数はソースアドレスであシ、辷れはソー
スアドレスＲＡＭ）（記憶されるり 表　　！ 会議（任意）　　　　　　　　　２〜７コンピ工−タ出
力ＲＡＭ　　　　　　１１〜１８デ一タ出力ＲＡＭ　　
　　　　　５１〜９０ボイス出力ＲＡＭ　　　　　　　
９１〜１５０トランク出力ＲＡＭ　　　　　　１４５１
〜１７０ワイヤ出力ＲＡＭ　　　　　　　１８１〜１８
５スペア　　　　　　　　　　１．８〜１０，１９〜５
０゜１７４〜１８０，１８６〜 ■、信号同期 信号の開始はランダムな時点に起こり、すべての信号ワ
ードは同じ時点に到着して信号入力ＲＡＭに書き込まれ
るから、電話機信号間の同期が必シとなる。これは、第
５図の５ＯＲ４６Ｂにより送られるＰＡＢＸからの信号
情報要求すなわちＲ８Ｉで達成される。すべてのＶＤ　
ＩｔＶ話機子機チップ１６０５図）は、この命令に応答
して同じ予定された時点に信号ワードを送出し、信号入
力ＲＡＭへの直接の１込みを可能にする。信号入力ＲＡ
Ｍは、５０ｍ５ごとにマイクロプロセッサ４８により試
験され、必要な動作を決定する。この同期技術は、ＰＡ
ＢＸチップ上におけるハードウェアをかなシ簡単化する
ものである。

■、基本動作　例 トランクおよび中央交換機を介しての切換えについて、
第８と関連して挙げられた以下の例を用いて説明する。

局部ＰＡＢＸす２の電話ｌｌｌ１３が局部ＰＡＢＸす７
のライン１５を介して呼を発していると仮定する。接続
は、ＰＡＢＸΦ２のマイクロプロセッサが信号入力ＲＡ
Ｍ４６ｍ（第５図）を読み、ＰＡＢＸ外のに＠が所望さ
れることを決定するとき開始される。

ＰＡＢＸす２内のマイクロプロセッサは、空トランクチ
ャンネル（φ１３５と仮定する）を七の呼びに割り当て
、適当な情報を信号チャンネルを介して第１図の中央交
換枠１２に送る。中央交換機は、信号情報をＰＡＢＸす
７にルート設定するつＰＡＢＸす７内のマイクロプロセ
ッサ４８は、ライン１５が話中でないことを決定すると
、その呼びに空トランクチャンネル（す１４０と仮定）
を割シ当て、接続が設定されたことをＰＡＢＸφ２に報
知する。

接続の設定プロセスにおいて、２つの局部ＰＡＢＸは、
第８図に指示されるようＫそれぞれのソースアドレスＲ
ＡＭを更新する。この点から、２つのソースアドレスＲ
ＡＭは、交換機の完全な制御下にある。このとき、マイ
クロプロセッサは、５０ｍ５ごとに保守や入力信号ＲＡ
Ｍの監視のような他の機能を遂行できる。

■、直交ラム 上述のように、本発明の装置は、ディジタル通信の魅力
的な特徴の１つ、すなわち多くの情報チャンネルを伝送
品質を劣化することなく時分割多重化（ＴＤＭ）できる
という能力を利用する。

ＴＤＭＦｉ、とシわけ一本で数百のチャンネルを収容で
きる光ファイバにおいて伝送帯域幅を利用する有効な手
段を提供できる。多くのチャンネルを伝送できるという
能力は、同時に電子回路に相関の必要を生ずる＠すなわ
ち、雷、子回路は、多くのチャンネルの情報を受は取り
、高速度および高忠実度でこれらの多くのチャンネルの
情報を結合し分離できねばならない。

ＴＤＭ機能を実施するための従来の技術は第９図に例示
されている。この図は、入力１．２・・・１００を付し
たディジタル列の１００本の入力線が、共通の８ビツト
バス上に多重化される例を示している。多重化は、まず
各ラインのビット列からの８ビツトを１００の別個のレ
ジスタ１００１．１００２、■・１１００中にシフトす
ることにょシ実施される。１００の各シストレジスタの
並列出力は、各々１０００入力を有するＭＵＸｌ　　、
ＭＵＸ　２、・・・ＭＵＸ　８を付した８（Ｉｌｌｌの
マルチプレクサで結合される。この大きさのマルチプレ
クサは、相互に接続するのが複雑であシ、がなシのパワ
およびチップの実際の場所を消費し、’／ＬＳＩでの実
施を非効率的にする。

本発明の装置においては、多重化および多重化解除は、
本発明者が直交メモリアレイまたは直交ＲＡＭと称する
デバイスにより遂行される。このデバイスは、記憶、シ
フトおよび多重化を、高度に規則的で高密な構造体で行
なうことを可能にする。これ社、高速度化、パワの低減
およびチップの実際の場所の低減をもたらし、ＶＬＳＩ
での実施を可能にする。

ＴＤＭディジタルビット列を受入れに必要な３つの機能
、すなわち記憶、直−並列変換および多重化は、好まし
い具体例においては一方向（すなわちＸ方向）で情報を
書き込みＹ方向で直交的に読出しを行なう１つのメモリ
構造体で遂行される。

本発明の直交動作を説明する紡に、従来の読取り／ｌ）
込みプロセスを簡単に考察するのが役立つであろう。第
１０図は、ビット情報データがコンデンサＣ１〜Ｃ８に
記憶される従来のタイナミツクＭＯ８ＲＡＭを示してい
る。第１０図のメモリにおっては、複数のＭＯＳＦＥＴ
　トランジスタＴ１１〜ＴＲ８が列・行に配されており
、ゲート電極Ｇが読出し／書込み＃ｊ１１０２１および
１０２２に接続され、他方ソース電極Ｓがデータ入力線
Ｄ１〜０４に接続されている。ドレイン電極りは、各コ
ンデンサＣ１〜ＣＢの一側に各々結合されており、その
他側は接地されている。このメモリは下記のように動作
する。すなわち、読取り／書込み！！１０２１がスイッ
チＳ１により＋５ｖに切り換えられ、他方他の読取り／
ｉ込みｉ（この簡単な例においては１０２２）がＯｖで
あるとする。これは、ＭＯＳ）ランジスタの第１行ＴＲ
１〜ＴＲ４のみをターンオンし、入力＠Ｄｉ〜Ｄ４上に
瞬間的電圧が存在すれば、トランジスタＴＲ１〜ＴＲ４
Ｖｃ′ＷＬ流を流しコンデンサＣ１〜Ｃ４を充電するこ
と全可能にする。

書込み線１０２１がＳｌによりＯＶＫ戻ると、第１行の
コンデンサＣ１〜Ｃ４には電荷が保持される。このプロ
セスは、読取り／書込み線１０２２を＋５ＶＫ切換える
ことにより反復され、データ線Ｄ１〜Ｄ４に次のデータ
ビットが加われば、第２行のコンデンサＣ５〜Ｃ８に記
憶せしめられる。

読取りは、ドライバ（図示せず）を＠Ｄ１〜Ｄ４から切
断し、読取シ／書込み絆１０２１および１０２２を＋５
ＶＫ切り換えることによシ＃線を順次賦活することによ
り行なわれる。これにより。

記憶されたコンデンサの電荷は、線Ｄ１〜Ｄ４上に現わ
れゐ◇かくして、１行の記憶されたデータが一時に１行
ずつ読み取られる。従来のこの種のデバイスにおいては
、記憶ないしメモリデバイスは、１つの線ないし方向か
ら、すなわち水平の読取シ／書き込み綜のみからしかア
ドレス（読取シま±は書込み）できない。

これに対して、直交メモリの動作は第１１図に例示され
ている◇ここで、書込みは、水平線を切換えることによ
り第１０図におけると同様に遂行される。しかしながら
、読取シは、書込みと直交するように垂直線を切り換え
ることによシ遂行される。すなわち、読取り縁Ｒ１〜Ｒ
４が＋５ｖに切シ換えられると、一時に１列の記憶され
たデータが読み皐られる。このようｋして、各々Ｎピッ
トのＭワードをメモリに書き込むことができ、各ワード
から１ビツトを同時に読み出すことができる。それによ
り、読出しは、各々ＭビットのＮワードとなる。

第１１図に示されるように、４本のデータ入力線Ｄ１〜
Ｄ４Ｆｉ、スイッチ８２〜Ｓ５を介してＮ列の書込みト
ランジスタに接続されている。こ＼で、Ｎは入力ワード
またはデータ線の数すなわち４に対応している。線Ｄ１
は、１列のＭ個の書込みトランジスタＴＲＩ、ＴＲ５お
よびＴＲＭ　Ｏに接続されている□こ＼で、Ｍは、デー
タ入力ワードのビット数に対応する数である。同様に、
′＃ＭＤ２は、Ｍ個のトランジスタＴＲ２、ＴＲ６およ
びＴＲＭＩＫ接続されている。書込みは、刷込み線１０
６４、ｊ０６５．−・ＩＤ７０に接続されたスイッチ８
６〜Ｓ８を介して書込トランジスタの行を逐次切シ換え
、コンデンサＣ１〜Ｃ４，Ｃ５〜ＣＢおよびＣＭＯ〜Ｃ
Ｍ３に、線Ｄ１〜Ｄ４においてディジタルビットに存在
するディジタル電圧を逐次充電せしめるととにより従来
の態様で行なわれる。

第１１図に図示された直交メモ、りにおいては、追加の
１組のトランジスタ、すなわち読取りトランジスタＴＲ
１１〜１Ｂ、ＴＲＭＩ（１〜１５が設けられている。読
取シトランジスタは、メモリコンデンサの一側において
書込みトランジスタと直列に接続されており、各読取り
トランジスタのドレイン電極りがメモリコンデンサの同
じ側に接続されるようＫなされておシ、そしてコンデン
サの他方が接地されている０各読取りトランジスタのゲ
ート端子Ｇは、Ｎ列の読取シ線Ｒ１〜Ｒ４の対応するも
のに接続されており、ソース端子＃ｉＭ行の出力線ＯＵ
Ｔ　１〜ＯＵＴＭの対応するものに接続されている。か
くして、読取シ動作中、スイッチＳ２〜ｓｓ＃′ｉ人カ
データ細Ｄ１〜Ｄ４を切断し、読取ｇ縁ｎ１〜Ｒ４の各
列が、スイッチＳ９〜Ｓ１２により＋５ｖに逐次切り換
えられる。線Ｒ１−Ｒ４上の＋５ｖは、トランジスタＴ
Ｒ１１〜ＴＲ１８およびＴＲＭ１０〜ＴＲＭ１ｉＳの動
作を可能化する。これは、各列のコンデンサすなわち列
１のＣ１、Ｃ５、・・・ＣＭＯ上に記憶された電荷を、
それぞれの出力線ＯＵＴ　　１、ＯＵＴ　２およびＯＵ
Ｔ　Ｍ上に出力させる、すなわち読み出させる。このよ
うにして、一時に１列の記憶データが読み出される。

要約すると、直交メモリは、長さＮビットのＭワードを
メモリに書き込み、各ワードから１ビツトを（間ビット
のＮワードの場合）逐次に同・時に読み出すことを可能
にする０ 直交メモリに灼するスイッチングは電気機械的スイッチ
で描いてちるが、実際の実施においては、ビットシフト
レジスタまたは逐次の切換えを行なうための他の周知の
技術で置換できることを理解され丸い。

第１２図および第１５図は、時分割多重化のための直交
メモリの使用を例示している。各々Ｍビット長のＮワー
ドよ構成シ５ＢＳ１〜４を付された４つの直列ビット列
Ａ、　Ａ鵞Ａ３、　Ｂ、　Ｂ雪Ｂ３、ＣＩＣ，Ｃ，およ
びＤＩ　Ｄ鵞Ｄ３が、それぞれ直交ＲＡＭ１０９０（第
１１図に示される直交ＲＡＭのような）の各行に、行デ
コーダ１０９２からの信号を利用して添字の順序で書き
込まれる。しかして行デコーダ１０９２は、例えばビッ
トシフトレジスタよシ構成し得る。この簡単な例におい
て、Ｍは３、Ｎは４である。ＲＡＭ１０９０は、ついで
、列しデコーダ１０９５（他のビットシフトレジスタ）
からのスイッチング信号を利用してアルファベットの順
序で列で読み出され、時間の関数としてシフトレジスタ
１０９１Ｖｃロードされる。すなわち、第１２図および
第１３図に示されるように。

時間Ｔ凰の間、ビットＡ、　Ｂｌ　ｃｍおよびＤｌがＲ
ＡＭ１０９０の最初の列Ｋｌき込まれる。次の時間Ｔ雪
の間、ビットＡ雪、Ｂ鵞、Ｃ雪およびり、が第２列に書
き込まれ、以下そのように、＆る。時間Ｔ３の終了時に
メモリは充たされる。

時間Ｔ４の間、ビットＡｉ％Ａ、およびＡ、を含むメモ
リアレイ１０９０内の第１例がシフトレジスタに並列に
転送される。シフトレジスタの内容は、時間Ｔ、および
Ｔ・の間ビットずつシフトされる。

このプロセスはＢ％ＣおよびＤビットについて反俵され
る。時間Ｔ４〜Ｔ１１の間、シフトレジスタ１０９１か
らの出力順序は、Ａ、　Ａ雪Ａ、　Ｂ、　Ｂ雪Ｂ５Ｃｌ
　ＣＩ　ＣＩ　ＤＩ　Ｄｓ　Ｄｓである。このように、
出力列は、４つの入力列の時分割多重化列である。時間
Ｔ１　％　’ｒ、およびＴｓｔｊ、時間Ｔ４〜’Ｉ’ｌ
ｌと異なる継続時間よ構成る。

多重化解除の動作は、第１４図および第１５図に示され
るように多重化に類似している。多重化解除においては
、入力は一字に１列書き込まれ、他方読取りは行ペース
で行なわれる。実施は、すべての矢印が逆転されれば第
１２図と同様に行なわれる。多重化入力は、第１４図お
よび第１５図に例示されるように、シフトレジスタ２０
９１に入力され、そしてこれが並列に読み出されて、一
時に１列ずつメモリアレイ２０９０に書き込まれる。

認められるように、単位メモリ七ル当シ２個のトランジ
スタの場合、アレイ内に入力−出力の対称性があるから
、シフトレジスタの方向を変えることＫよシ、同じアレ
イを多重化および多重化解除に使用できる。

連続的入力ビット列を受は入れて、同時に連続的出力列
を提供するため、第２のマルチプレクサが必要とされる
。第１６図は、時分割ディジタル通信における直交メモ
リアレイの使用と、このような連読出力列を得るように
２重直交ＲＡＭ　１および２を使用することを例示して
いる。第１６図に示されるように、Ｎの源から来る各間
ビットのビット列は、デュアルｉルチプレクサ形態のＲ
ＡＭ１およびＲＡＭ２）Ｃおいて直交ＲＡＭで多重化さ
れる。

ＲＡＭ　１およびＲＡＭ　２の出力は、シフトレジスタ
１２０Ｇ）Ｃ入力として一緒に結合される。

ＲＡＭ　１は、１フレーム中行ペースで書き込まれ、Ｒ
ＡＭ　２は１列ベースで読み取られる。次の後続のフレ
ームで、ＲＡＭ　１およびＲＡＭ　２の役割は逆転する
。この２重メ４９配列は、連続的情報列を提供する。Ｒ
ＡＭ　１および２かもの多重化情報は、間ビットのシフ
トレジスタ１２００にパツフア入力され、多重化伝送の
ため並−直列変換が行なわれる。

多重化情報は、増幅され、ドライバ１２０１により伝送
線すなわち光ファイバ１２０２を介して受信機１２０！
ＩＶ’（伝送される。受信された多重化ＴＤＭビット列
は、レジスタ１２０４において直列形式からＭビット並
列形式に変換され、直交ＲＡＭ　５まｆｔＦｉＲＡＭ　
４Ｖｃ＊き込まれる。ＲＡＭ５が省き込まれつ＼あると
仮定すると、Ｍビットが列ペースで入る。同時に、ＲＡ
Ｍ　４が列ベースで訳、み出され、Ｎの目的地に供給さ
れる。

この配置を２重に設けることによシ、二方向通信を行な
うことができ、第５図の具体例で説明したように、さら
に詳しくは２つの２イン入カラムＶＩＲＯおよびＶＩＲ
１および２つのライン出力ＲＡＭ　ＶＯＲ（＋およびＶ
ＯＲ１により示されるように、各端部で多重化および多
重化解除を行なえるり垂直アドレスをランダムにするこ
とにより、目的地は任意のソースを選択できることを認
められたい。水平アドレスを２ンダムにすることにより
、情報フォーマットの変更を実施できる。

このようにして、規則的でコンパクトな構造体を使用し
て時分割多重化および多重化解除を遂行するメモリアレ
イが提供される。メモリは、記憶と、直−茗列変換なら
びに並−直列変換を遂行する。これは、書込み動作に直
交方向にＲＡＭを読み取ることＫより達成される。この
ＲＡＭを高速度伝送媒体（すなわち光ファイバ）と結合
することＫより、多くのチャンネルを単一のラインを介
して通信できる。規則的ないし標準的構造体であるため
、本装置は、有効なＶＬＳ　Ｉの実施およびメモリアレ
イの標準的構造体で使用される冗長技術に役立つ。

■、　づ氏パワのライン枢動 第２図に示されるように、局部的ＰＡＢＸチップ１０と
局部加入者間の伝送は、撚られ大ライン対２０によシ結
合された差動トランシーバ２２を使って達成される。本
発明に依るこの伝送の詳細について、以下第１７図を参
照して説明する。

第１７図は、受信端すなわちＰＡＢＸ端における差動ト
ランシーバ３０１ｏおよび送信端、この場合においては
電話機加入者端における差動ドライバ３０２０を示して
いる＠しかしながら、両端は交換可能であることを理解
されたい◇差動ドライバ３０２０は、２対のＰ／ＮＭＯ
８）ランジスタ対５００１および３００５　（１対を形
成する）と、５０００および３ｏｏ２（他の１対を形成
する）より成る。トランジスタ３０００および３００１
のソース端子は＋５ｖに結合され、トランジスタ５００
２および５ａ０３のソース端子は接地に接続される０撚
られた伝送ライン対２ｏの一方の！ＦＪ１２０Ａは、そ
れぞれのトランジスタ３００１および３００３のドレイ
ン端子の交叉点に接続さ肛、他方、それぞれのトランジ
スタ３０００および５００２のドレイン端子は他方の１
１ｊ２ＯＢに接続される。端子３ｏ２５における情報ビ
ット列（ｄ、トランジスタ５ｏｏｓおよび３００１のゲ
ート端子に接続され、ビット列の負向きパルスがトラン
ジスタ！５００Ｇおよび！５００２に結合され、それに
よシトランジスタ対したがって、伝送ライン２０を差動
的に駆動する。

第１７図の差動２インド２イパ３０２０１Ｃ等価な回路
が第１８図に示されている。２つの図は、送信端末回路
ライントライバが、ライン対２０を構成する＃２０ａお
よび２０ｂ上における入力信号の論理的反転中しかパワ
を消費しないことを示すのに使用できる。

伝送ライン２０の受信端は、Ｎ−ＭＯＳ）ランジスタ５
００６および５００７のゲートに結合される。このゲー
トは高大インピーダンスを示し、受信端に有効に開放回
路を提供する。

ライン２Ｇの特性インピーダンスＺ、は普通１００Ωで
ある。トランジスタ対の構造は、１／２ＺＯすなわち５
０Ωのドレイン−ソース間抵抗を提供するように選択さ
れる。ライントライバ５０２０の送信端回路は、ライン
インピーダンスＺｅＫ整合された１００Ωのソースイン
ピーダンスを有し、したがって、送信端にて終端すると
考えられる。この配置の結果は、以下の第２表に集約さ
れる。

第■表 送信端端末 ０＜Ｔ＜Ｔ　　　　ｖ＝−！−！＝−ｕ＝２．ｓｖ　　
　　ｖ＝。

Ｄ　　　　　Ｒ＋Ｚ、　　２ １　＝　−七１含＝　”　＝　２５　ｍＡ１　＝　□１
　　　　２Ｋ ”　　　　　　　　Ｖ＝２Ｘ旦＝Ｅ ＴＤ（＋（２ＴＤ　Ｖ＝７−　＝２．５Ｖ　　　　　　
　　　２１＝ｙ、、＝２５ｍＡ　　　　　Ｉ＝０２７Ｄ
（１（ＴＷ　　Ｖ＝　Ｅ　　　　　　　　　　　　Ｖ＝
Ｅ−Ｅ ｊ＝−＝ＯＩ＝Ｏ Ｅ　＋　Ｚ。

Ｏ（＋（ＴＷ　　平均物、力消費（送・受）＝　（５Ｖ
Ｘ２５ｍＡ）Ｘスち＝２五４ｍＷ（最大長）ＴＷ ＝−×２五４　ｍＷ　　　　　＝　１１．７　ｍＷ　（
平均長）５０％受信 上述の条件下で、送信端（ドライバ３０２０１から送ら
れる信号が受信端（トランシーバ３ＯＮ））で受信され
る一方向のトランジットタイムがＴＤであシ、送信信号
が送信されてドライバへと反射される往復トリップトラ
ンジットタイムが２ＴＤであると仮定すると、ｒｔＪが
２ＴＤより小さい期間の間は、伝送ラインは送信機回路
（ドライバ５０２０）にとって無限に長いと思われ、ド
ライバ電圧Ｅの半分をラインに印加せしめるＫすぎない
。これは、この期間ｔ（ＺＴＤ　中ドライバが見る出力
インピーダンスがＺ、でラシ、ラインインピーダンスＺ
、＝１０００とドライバ３０２ｏの内部インピーダンス
＝１０００の比によシ２：１の減良比が形成される九め
である＠かくして、ｔ（２ＴＤの期間の時点において、
ドライバ電圧を５ｖと仮定すると、ライン２０上の電圧
は、第１９図の曲線人に見られるように、■すなわちＺ
ＳＶである。

ｚ５ボルトのこの電圧Ｖが時点ｔ　＝　ＴＤにて受信端
（ドライバ３０２Ｇ）に達すると、受信端の開放回路は
、第１９図の１脚Ｂに示されるように、Ｖを２ｘ号すな
わち５ボルトに倍化させ、これを送信端に戻す。

受信端からの反射がｔ＝２ＴＤｋ：て送信端に達すると
、送信端におりる伝送ライン電圧Ｖは、Ｅ Ｔ＋Ｔ＝Ｅ、すなわち５ボルトとなり、ｔ＝２Ｔ。

にてラインへの電流およびバ□ワを０に減する。何故な
らば、ラインにか＼る電圧差がなければ電流は流れ得ず
、そして曲ｋＡおよびＢに示されるように、ｚ’ｒＤ（
ｔ（’ｒｗ　Ｉｔｃおける両端の電圧は同じであるから
である。五２μＳの伝送パルス幅Ｔｗよシ小さい期間の
間、電力消費祉、３００フイートのライン長に対して２
１４　ｍＷである。この例において、ラインＷ哀は小さ
く、無視し得る。この結果生ずる同じスリーブ内の隣接
する撚られたライン対への洩鈷は、数ミリボルトである
が、これはラインによシ許容し得る。ラインは、Ｏｖ〜
−１−ｓｖの論理信号で差動的に駆動されるとき、５Ｖ
の雑音不感知性を有する◇ ライントライバ５０２０は、論理的反転中のみパワを消
費し、そしてこのときに、ドライバは電流を供給してツ
イン２０を充放電することを強調したい。第１８図に見
られるように、！、　流、　Ｉ　Ｉは、Ｒ１、Ｐ　Ｉ　
、Ｚｅ　％ＲｓおよびＮ１を経てｉ地Ｋｉれ、Ｚｏに　
より表わされるラインを充電し、仙方放電については、
電流Ｉ、が、＋５ｖからＲ１、Ｐ鵞、２０％Ｒ４および
Ｎ、を経て接地に流れる。

第１７図において、受信機５０１００Ｎトランジスタ３
０４０Ｆｉ、撚られたライン対２０）Ｃ接続されたＮト
ランジスタ５００６および３００７間で切シ換えられる
電流源を形成する。第１８図において、抵抗朗〜Ｒ４は
、ドライバ５０２０のトランジスタの浮遊抵抗を表わす
が、これはラインインピータンスＺ、に整合する出力イ
ンピーダンスを提供する。

Ｘ、　　２ｍ双方向伝送 第１７〜１９図と関連して説明した伝送回路においては
、一方向における伝送が１フレーム中に行なわれ、他フ
レームにおいては他方向に行なわれる。以下の代わりの
具体例においては、信号の伝送および受信が、同時に同
じライン対を介して行なわれる。

この２線式両方向伝送のための回路は、第２０図に示さ
れており、端末人にライントライバ２０５０を端末Ｂに
ライントライバ２０５１を含む。端末Ａは、第２図のＰ
ＡＢＸを含み、端末Ｂは第２図の電話機を含む。または
その逆となる。ライントライバ２０５０の出力は、終端
抵抗ＲＡ　を介して撚られた線対２０のライン２０Ａに
結合される。

ＲＡは、ライン２０のインピーダンスＺ、に整合された
１００Ωのインピーダンスを有する０同様に、端末Ｂの
ライントライバ２０５１は、インピーダンス整合抵抗Ｒ
Ｂを介して撚られｆｃ紛対２０のライン２０Ａに結合さ
れる。線対２０の渋りの紳２０Ｂは、図示のように両端
で接地される。

ライン２０ＡのＡ端末端部は、減算回路２０５２のプラ
ス端子に接続される。＃、鏝１回路２０５２のマイナス
落子は、接地とライントライバ２０５０の入力端子間に
直列に＆続されたＲ１およびＲ１より成る電圧分割回路
の中点から入力知、圧　ＭＡ／２が供糺される０ 同様に、ライン２０ＡのＢ端末端部は、減−回路２０５
５のプラス入力端子２に接続され、マイナス入力端子１
は、ライントライバ２０５１０入力の入力１、圧ＶＢを
半分すなわちＶＢ／２に分割する抵抗Ｒ１およびＲ４よ
り成る電圧分割回路の中点罠接続される。減算回路２０
５２および２ｏ５３の端子３の出力は、端子１および２
０入力の直線ベクトル差である＠ ライントライバ２０５００Å力は、第２図のＲＡＭ２６
からのビット列のような＆幅ＶＡのディジタルパルスの
ビット列とし得、他方受傷される信号ＶＢＤ／２は第２
図の入力ＲＡＭ２４に対する入力ビット列とし得る。

第２０図の回路は、次の事実を利用する。

ａ）送信および受信信号は、伝送線２０の各端部に画線
的に加わる。

ｂ）送信成分は、結合信号から再形成でき、減算して受
Ｏ１成分を供船することができる。

Ｆう（／＜２０５０の出力ＭＡは、Ｒａ）Ｚｏが２＝１
の減衰を形成するから係数２だけ減衰される。同′８Ｋ
、２０の右側のＢ端末からの入力はＶ　Ｂ　／　２であ
る。Ｖ　Ｂ　／　２がＡ側に到着すると、これはＡのド
ライバ信号ＶＡ／２　に加わり、伝送ラインＡ側におけ
る結合出力はＭＡ／２＋ＶＢＤ／２となる。こ＼でＶＢ
Ｄ／２は、ＶＢ／２　　の遅延され減衰されたものであ
る。同様に、伝送ラインのＢ側では、電圧はＭＡＤ／２
＋ＶＢ／２　　となル。コ＼で１ＭＡＤは、ＶＡの遅延
され減損されたものである。減算回路２０５３において
ＭＡＤ／２−）−ＶＢ／２からＶＢ／２　　を減算する
と、Ｆｌｒ望の受信信号出力ＶＡＤ／２が得られる。

加算回路２０５２および２０５１ｉＪ、２伯号のアナロ
グ加狗を形成するものであるから、直紬性でなければな
らない。この種の加算回路を実施する１つの方法は、第
２１−に示されている。

第２１図に示されるように、第２０図の減算回路２０５
２は、出力に入力の負の出力を生ずる高利得差動均幅回
路２０５５から構成し得る。すなわち、ｇ＝子１に対す
る入力＋ＶＡ／２は、１０００Ωの抵抗を介して坩幅器
２０５５の十端子に接続され、他方一端子は接地される
。増幅器２０５５の出力は、１０００Ωの抵抗Ｒ１２を
介して十端子に帰還され、出力端子Ｋ　−Ｖ　Ａ　／、
２を生ずる。

信号−ｖＡ／２は、端子２の信号ＶＡ／２＋ＶＢＤ／２
とＲ５で加算される。Ｒ５は、Ｒ１４（ｊｏｋΩ）よシ
ずつと小さい抵抗（１００Ω）を有し、Ｒ１４はＲ１３
に等しいから加算が行なわれる。端子５に生じた出力は
ＶＢＤ／２となる。

第２２図は、平衡差動ドライブ回路で両方向伝送を達成
する方法を示している。第２２図において、撚られ走線
対２ａは、２つの差動ドライバ２０５０′および２０５
１’によシ両端で駆動される。

各ドライバの出力インピーダンスは、適正なライン終端
を得るためラインインピーダンスＺ、に等しくなければ
なら々い。動作は、基本的には第２０図におけると同様
であシ、入力ｖＡまたはＶＢが結合信号から減ぜられる
。しかしながら、差動動作のため、差を得るのに異々る
方式が採用される。

これは、スイッチ８１０およびＳ１２によって端子１−
２および３−４間においてコンデンサＣＩ０およびＣ２
０を交互に切り換えることにより遂行される。例えば、
コンデンサＣ１０が端子１−２間に接続されると、コン
デンサは差ライン電圧で充電される。ＣｔＯが端子３−
４に切シ換えられると、差入力電圧が端子Ａ入力ｖＡか
ら減ぜられ、−ＶＡを生ずる。Ｃ１０が端子３−４に接
続される間、Ｃ１０は差ライン電圧で充電されている◇
コンデンサは伝送ビット速度の約５倍で切り換えられね
ばならない。スイッチ３１０およびＳ１２は、好ましく
は、数ＭＨｚ　の速度で切り換えることができるＭＯＳ
）ランジスタで構成するのがよい。図示しないが、ライ
ンの右側で使用されるライン２０のＢ端末側でも、減舞
のため同じ回路を使用することが意図される。

′Ａ１％話機イ詰機−フェース ＰＡＢＸおよび加入者電話機間の辿個の論理回路は第２
５図に示されている。ＶＩＲ０１ＶＩＲ１、ＤＩＲ０１
ＤＩＲ１として指示されるブロックは、４０の電話ライ
ンと接続する第５図のボイスおよびデータライン入力Ｒ
ＡＭ２４である。同様１ｃ、ＶＯＲＯ，ＤＯＲ０１ＶＯ
Ｒ１およびＤＯＲｌは、これも４０の電話ラインと接続
する第５図のライン出力ＲＡＭ２６である。前述のよう
にＲＡＭ　ＶＩＲ１、ＤＩＲ１，ＶＯＲ１お！びＤＯＲ
ｌの二重バンクが設けられており、１組は、バンクスイ
ッチ（ＢＮＫＳＷ）信号が論理「１」であるとき付勢さ
れ、他の１組はＢＮＫＳＷが論理「０」であるとき付勢
される。ＰＡＢＸチップの内部動作は、１９３の時間ス
ロツ）（ｍ３Ｂ図参ＷＡ）に分割されるが、この時間ス
ロットは、時間パルスＴ１〜Ｔ１９２およびＦＸＳ信号
ビットで付勢される。ＢＮＫＳＷ信号がＡＮＤゲートＧ
１およびＧ４で低電位であると仮定すると、Ｇ２および
Ｇ３でＢＮＫＳＷ＝１でおる。これは、１時間スロット
遅延されたＦＳＸ信号をゲー）Ｇ２からレジスタ１をシ
フトさせるように印加せしめる０Ｓ２３８マイクロ秒の
維続時間のＣＬ　Ｋ　２　ノ＋ルス（第３Ｂ図の曲線Ａ
２参照）により限定される８ｔ、１のＣＬＫ２クロック
期１’ｌＪ］　ノ１ｓｉｌ、ＲＡＭ１７）ト１７）メモ
リ位置も選択されず、すべての４０のラインの出力は、
設計により島状ＤＫある。これは、スタートパルス（第
３Ｂ図の曲＃Ｂ）をすべての４０のライン上に出現させ
る。次の１６のＣＬＫ２のパルス中、ボイスおよびデー
タビットが伝送される。パルス１８の−１、送信信号が
許容され、パルス１９中、ヘトツブビット（０）が伝送
される。ＣＬＫ２パルス２０の間、ＲＡＭ位置のいずれ
もアドレスされないっこれは送信から受信への切換えの
念めである。パルス２１０間、電話機からのスタートパ
ルスが到着しているから、ＲＡＭ位置のいずれもアドレ
スされない。パルス２２の間、シフトレジスタ５の第１
の出力は高電位であシ、第１のボイスビットがＶＩＲＯ
ＩＣ１！き込まれるっ次の１５のパルス中、７つの付加
のボイスビットおよび８データビツトが入力ＲＡＭに書
き込まれる。ＣＬＫ２パルス３８の間、信号ＲＡＭ（Ｓ
ＸＲ第５第５ポン作を許容される。

上述のプロセスが起こる間、４０ビツトシフトレジスタ
９は、Ｔ５０パルスによシ開始されるＧ３からのイネー
ブル信号に基づいてＴ５１にて「１」の伝搬を開始して
おり、データの４０の８ビツトワードが　、デコーダ５
５を介して５ＡＲ５１（第５図）により制御されるとこ
ろにしたがって、ＤＩＲ１位置からＤＯＲＯ位置に転送
される。ボイスおよびデータは同時にボイス出力ＲＡＭ
−ＶＯＲＯおよびデータ出力ＲＡＭ−ＤＯＲＯから読み
出されるが、３状態スイツチＡおよびＢはボイスまたは
データのみをスイッチングパス５ＷＢｋ通過させる。

ＢＮＫＳＷが高電位のときは、ボイスおよびデータ入力
／出力ＲＡＭ　Ｏおよび１が交換される他は同じである
。

刈、トランクインターフェース トランク回路の動作は、第２４図に示されている。ＢＭ
ＫＳＷ信号が高電位にあると、トランク出力ＲＡＭ　Ｏ
およびトランク入力ＲＡＭ　ＯがＳＷパス５４と通信し
、トランク出力ＲＡＭ　？およびトランク入力ＲＡＭ　
１はＩ１０モードにおる。トランク出力ＲＡＭ０は２２
ビツトシフトレジスタＳＲ１（ＡＮＤゲート６からのパ
ルスＲ１・４８に上り付勢される）によりアドレスされ
る。トランク出力ＲＡＭ　ｊおよびトランク入力ＲＡＭ
　１がＩ１０モードにある間、これらはシフトレジスタ
ＳＲ４によりアドレスされる。トランク出力ＲＡＭ１は
、並−直列レジスタＳＲ５に８ピツトワードをロードす
る。これは、ついでＯＲケー）Ｇ７を介して中央ＰＡＢ
Ｘに直列にシフトされる。

同時に、（−並列レジスタＳＲ６は、中央ＰＡＢＸから
直列ビット列を受イムし、第８ビット期間中トジンク入
力ＲＡＭ　＋に１バイトを勝き込む。、ＲＡＭは別個の
データ入力線およびデータ出力紛を有しなりれはならな
いっＢＮＫＳＷ＝Ｏであると、右側のＲＡＭと左側のＲ
ｈｙｔ＃ｉ＆割を変える。

ｘ■、　　タイミング ′ｗＬ話加入名ステーションおよびＰＡＢＸ間のタイミ
ング設定は、組３Ｂν１に示されている。第３Ｂ凶の波
形Ａ１は、上述の１．５４４ＭＨｚ　のクロックパルス
（ＣＬＫｌｌを示している。これは、椋準Ｔ１）ランク
クロックパルスから回収される０このクロックは、１２
５μｓのフレームに正確に１９３のパルスを含む。クロ
ックＣＬＫ　＋は５で分割され、ＣＬＫ　２　Ｉ１０ク
ロックパルスを発生する（第５Ｂ図の波形Ａ２を参照）
。これは３８のＣＬＫ２パルスをもたらす。第５ＢＰの
波形Ｂは、ＰＡＢＸライントライバ送信機の出力におけ
るビット列を示す〇 第５Ｂ図の波形Ｃは、ＭＤＩ霜１話機テップにより受信
される波形を指示する。これは、スタートビット（つね
に「１」）、８ボイスビツト、８データビツト、信号ピ
ットおよびストップピット（っねに「０」）よ９成る。

ストップビットの目的は、１！話ラインを０に放電し、
次のスタートビットを検出し得るようＫすることである
。波形Ｃは、波形Ｂｆ）遅延され反転時間の欝いもので
ある。この図において、遅延はα６４７７μ３であり、
これは、ｊ／２Ｃ（Ｃ＝光速）の伝搬速度に対して３２
５フイートに対応する。波形り仁、０．６４７７μの追
加の遅延をもってＰＡＢＸに到達する反射を示す。ＰＡ
ＢＸドライバは、反射が戻るやいなやターンオフでき、
終端はもはや必黴とされない、波形Ｅは、波形Ｃの再整
形されたものであるりこ＼での仮定は、反転時間は中点
の交叉を遅延させても、遅延は上昇および下降に対して
一定であるということである。実際は、これは転換が傾
斜の場合のみ夛であるっ他の転換は時間的に固定の並進
を生せしめる。これは時間論理回路で考慮に入れること
ができるう 波形Ｆは、スタートパルスの到着を検出するため、ＶＤ
Ｉ　　１６０　（ｉ［５図）の入力をサンプルするのに
使用される。サンプルクロックは、好ましくは、各スタ
ートビットに対して１０のサンプルを提供する２Ｘ１．
５４４ＭＨｚ　のクロックとするのがよい。

サンプルクロックで１０の連続する１を検出後、ＶＤ　
Ｉｉ％理回路はこの入力をスタートパルスと見做す。次
の５つのサンプルパルスの後、ＰＡＢＸのビット列にス
トローブのための第１のパルス（波形Ｇ）が発生される
。

１９のストローブパルスの彷、ｖＤｘは送信モードに切
りぢｊわる。ＶＤＩから送信するためのん初のクロック
パルス（波形Ｋ）は、１９番目のストローブの後４つの
サンプルパルスの後発生する。

ＰＡＢＸドライバーのターンオフとＶＤＩドライバのタ
ーンオン間の時間間隔で、２つのドライバが決して同時
にオンとならないことを保鉦していることに留意された
い。最悪の場合は、ＶＤＩドライバが２サンプル早くタ
ーンオンされる０遅延の場合に起こる□ 波形Ｊ、すなわちＭＤＩによｆｉＰＡＢＸｉｃ送られる
ビット列は、ＰＡＢＸのＣＬＫ　２により確実にクロッ
ク装入されるように到着する。波形りおよびＢは、ＰＡ
ＢＸおよびＶＤＩチップにおけるライン上の波形を示す
。各場合とも信号ビットは０を伴なっており、スタート
ビットをｒｏＪ　−ｒｊＪ転換として確認できるように
なされていることに注意されたい。

ＸＰＪ、ｋＪ部的信号（発色）動作 局部的信号は、第２５図および３Ａを使って説明できる
。サイクルは、マイクロプロセッサが信号入力ＲＡＭ（
ＳＩＲ）を読むことによシ開始される。マイクロプロセ
ッサは、ｐｐｍ取りイネーブル信号で５ＩＲ３状態論理
回路２５０を付勢し、読取リスタートパルスをシフトレ
ジスタ５Ｒ１１Ｃ供給して合図を開始し、そして読取り
クロックパルス（ｐｃＬｘ）をＳＲ２およびＳＲ１に供
給する。この動作は、フレーム中任意の時間スロットで
起こることを許容される。

マイクロプロセッサ４８は、書込みスタート信号をＳＲ
２に送って合図を開始し、μＰクロック信号をシフトレ
ジスタに送ってこれを付勢することに上り＆、取り直後
にＳＯＲへの書込みを開始させることができる。合図は
ＳＯＲシフトレジスタＳＲ２を出た後、７リツプフロツ
ブＦＦ　１をセットする。ＦＦ　１は、ＳＯＲＩ１０レ
ジスタＳＲ３に合図を供給するが、これは、信号出力Ｒ
ＡＭ（ＳＯＲ）から信号の伝送を開始させる。伝送は、
ＦＦ　　ｊがセットされた直後フレームのフレームでス
タートする。

フレームのスタートで、送信機（ドライバＴ）は、フリ
ップフロップＦＦ　２をセットするタイミングパルスＴ
１でターンオンされる。第１ビツト要素の伝送時間中、
メモリ位置のいずれも選択されない。メモリ位置゛が選
択されないと、出力は高電位となり（設計プロトコルに
より）、スタートビットを「１」とする。

ビット要素１８中、ラインＡがＳＯＲから伝送を始動す
る。フレームの発生中、ＳＯＲＩ１０レジスタＳＲ３の
第１段階は高電位である。これは、ラインＡ上の高電位
と組み合わされて、ＳＯＲの第１ビツトを出力する。こ
れはつねＫ「０」である。フレームの発生前、５ＯＲＦ
ｉ選択されないことに動量されたい◇したがって、ＳＯ
Ｒの出力は一連の１でおる。ビット要素１８中における
「０」の出机は、電話後のＭＤＩチップに、信号メツセ
ージが続くことを意味する。また、ＳＯＲＩ１０レジス
タ段階１の出力はＦＦＭをリセットすることにも注意さ
れたい０これは、１よシ多い合図がＳＲ２レジスタに入
るのを防ぐ。

ピッ）４１１９中、ラインＣが卯１のＳＯＲ位置を読む
。これは、ストップビット（論理０）を伝送させる。ビ
ット要素３Ｂ中、ラインＢが高電位となるが、Ｓ　Ｉ　
Ｒｔｌｔ択されない。これは５ＩＲＩ１０レジスタに合
図がないからである０これはフレームの終了である。

次のフレーム中、ＳＣＲＩ１０レジスタ内の合図が右に
進む以外同時順序の事象が反復されるＯこれは９信号ピ
ットの間反復される０合図は、フレーム９中ＳＩＲＩ１
０レジスタ（段階１出力）に通される。かくして、ライ
ンＢがフレーム１０中に尚電位に移行すると、第１のＳ
ＩＲ位置が豊き込まれる。ＶＤ！チップは、フレーム１
中、信号がフレーム１０でスタートするＰＡＢＸに送出
され、それが単価、のため９フレームに与えられねばな
らないことを報知されることに注意されたい０ＶＤＩか
らの信号伝送は、フレーム１７により完了する。かくし
て、マイクロプロセッサ４８は、情報を読むため１７フ
レーム待・つとともできるし、その予定された読取り／
４）込みサイクル中、５０ｍ５後にそれに戻ることもで
きる。

ＸＶ、　　ＳＡＲ更新 ソースアドレスＲＡＭ（ＳＡＲ）に対する読取シおよび
書込みは、第２６図を使って説明できる。

ＳＡＲの読取りは、クロックパルスＴ１〜Ｔ１９２によ
り切に換えられる１９２ビツトシフトレジスタ５Ｒ１９
２で遂行される。１込みは、如何彦る選択をなすことも
通常抑止される書込みデコーダ１゜９００で行なわれる
。デ、コーダ１９００は、マイクロプロセッサ４８から
書込みパルスを得るときのみ１ワードを選択する０８Ａ
Ｈに対しては。

別個の読取り線、書込線データ入力線およびデータ出力
線があるから、マイクロプロセッサ４８は。

薔込みパルスが提供される時点に誉込みを行なうことが
できる。マイクロプロセッサバス９０のロードを防ぐた
め、アドレスバッファおよびデータバッファ１９０２お
よび１９０４が設けられている。マイクロプロセッサ４
Ｂは任意の時点に畳込みを行なうことができ°るが、そ
の書込みパルスは、７９を与の時間スロットに対して固
定の時間関係を有していよう。

ＳＡＲの内容がＳＡＲレジスタ５Ｒ１９５に転送された
後、レジスタ出力は、ソース情報を選択するため種々の
アドレスデコーダに供給される。

ＳＡＲレジスタ３Ｒ１９２の使用は２つの目的を有する
。

１、ＳＡＲの読取りおよびＳＡＲへの入力の設定のため
、６４８　ｎｓの時間スロットを許容することによりタ
イミングの重要性を減する。

２　全６４８　ｎｓの間アドレスをアドレスレコーダに
印加せしめる。これは、バス、デコーダおよびメモリの
読取りの遅延により必要とされる。

ＦＳＸ信号と１９２ビツトシフトレジスタ５Ｒ１９２と
はまた、チップのすべての動作を制御するため全時間ス
ロットパルス（Ｔ１〜Ｔ１？２）を供給する。時間スロ
ットの割当ては、遂行される種々の内部動作に対して第
２７図に示されている。

×Ｍ、　　データサブチャンネル 各データ端末とＰＡＢＸチップ間の結合は、端末速度に
拘りな（６４Ｋｂ／ｓ　　である。しかしながら、トラ
ンクを関して送・受信を行なう場合、低速度の端末はト
ランクフルチャンネルの１／８を占める。１．５４４　
ＭＨｚ　のトランクは、下記のチャンネル割当てをもつ
２４０チヤンネルより成る。チャンネル１および２は、
８Ｋｂ／ｓ　　以下の端末に対して１６の８Ｋｂ／ｓ　
　のサブチャンネルに細分割される。チャンネル３〜２
３は、ボイスおよび高速度データ端末（８〜６４Ｋｂ／
ｓ）間で共有される。チャンネル２４は信号に利用され
る。

高速度データ端端末の場合、データメツセージは、電話
機ポイス／データ集ｆｉ（ＶＤＩ）チップで組み立てら
れ、単位フレーム当９１バイトの速度でＰＡＢＸチップ
に伝送される。より低速度の端末に対しては、同様のメ
ツセージが形成され、単位ビット当り１ピツトで伝送さ
れ、そして？！シの７ビツトは伝送ビットと同じ論理値
を有する〇データ端末ビット速度とラインビット速度間
の非一体的関係により引き起こされる困難性は、通信の
プロトコルにより調節される。メツセージが伝送されな
いとき、低速度および高速度端末に対して全８ビツトが
「１」とされる。前述のように、メツセージのスタート
は、受信ＭＤＩチップにおいて全「１」から全「０」へ
の転換により確認される。

メツセージは、メツセージとして確認されることな（Ｐ
ＡＢＸチップにおいて切り換えられる。

メツセージフォーマットは、スタートハツト（すべてｒ
ＯＪ）、伝送されたバイト数の指示およびデータ情報を
含む。

以上、本発明を好ましい具体例について図示説明したが
、本発明は上述の論述から明らかなように種々の方法で
変更できる。

第１図は本発明のディジタル変換システムの全ブロック
図、第２図は本発明の局部ＰＡＢＸチップ１０の評細ブ
ロック図、第３Ａ図および第５Ｂ図は本発明のディジタ
ル交換システムの時間図、第４図は本発明にしたがって
伝送されるデータに対するワードフォーマット図、第５
図ＦｉＰＡＢＸシステムの簡単化されたブロック図、第
６図は（ａ）　）　？ンクからラインへ、（ｂ）ライン
からトランクへおよびラインからＰＡＢＸ区域内のライ
ンへの切撓えおよび通信のための時間割当てを示す線図
、第７図は局部ＰＡＢＸおよびトランクと中央Ｐ　Ａ　
Ｂ　ＸｒＩＪｉま九は電話会社間のインターフェースの
簡単化されたブロック図、第８図は明細書中に示される
例におけるソースアドレスＲＡＭの内容を示す図、第９
図は従来形式のＴＤＭマルチプレクサの簡単化されたブ
ロック図、第１０図は従来形式のダイナミックＭＯ８Ｒ
ＡＭ機構の軌路線図、第１１図は本発明に依る多重化の
ための直交ＲＡＭ機構を示す線図、第１２図は並−直列
転換に利用される直交ＲＡＭの軌路線図、第１３図は多
ｌ化中における第１２図のメモリおよびシフトレジスタ
の内容を示す図、第１４図は、多重化における直−並列
変換に利用される本発明の直交ＲＡＭのブロック図、第
１５図は多重化解除中における第１４図のメモリおよび
シフトレジスタの内容を示す図、第１６図は本発明の直
交ＲＡＭの通信リンクとしての使用を示すブロック図、
第１７図は本発明のローパワライントライバの線図、第
１８図＃′ｉ第１７図に示される回路の等節回路の回路
図、＃！１１９図Ｆｉ第１７図および第１８図の伝送線
に沿って伝搬される神々の時点における波形を示す時間
図、ｉ；２ｏ図は本発明に依る２方向伝送回路の概略線
図、第２１図は第２０図に利用される汲、算回路の概略
新図、第２２図は本発明の差動ドライバを備える２方向
交ｈｉシステムの概略線図、第２３図Ｆｉ本発明の入力
／出力ＲＡＭ回路のブロック図、第２４図線トランクＲ
ＡＭ回路のブロック図、第２５図は本発明のＰＡＢＸ内
における局部係号のために使用される回路のブロック図
、第２６図はソースアドレスレジスタの更新を例示する
１１１１図、第２７図は本発明のディジタル交換システ
ムの時間スロットの割当てを例示する線図である。

１〜８ニドランクライン ９　：コンピュータ １０．１４　：　ＰＡＢＸチップ １６．１８：ｔＣ話恢／デｉり端末 ２０：伝送ライン対 ２２：トランシーバ ２４：入力ＲＡＭボイス／データメモリ装置２６：出力
ＲＡＭボイス／データメモリ装置２８：サブチャンネル
多重化／多重化解除ユニット ５０ニドランクＩ１０ユニツト ５２．３６：クロック回収・フレーミンクユニット ３４：コンピュータＩ１０ユニット ４０ニスイツチング制御装置 ４４：＠号トランクコンピュータ ４６：局部信号ＲＡＭ ４８二マイクロプクセツサ ５０ニブログラムＲＡＭ／ＲＯＭ ５２：クロック論理回路 Ｆｔ’ｇ、　１ ｈダ、６ 一宕ハ”ｚ７１ｉ＋−−一雪ハーン／１５ＡＲｆ：Ｉ塾 Ｌカ４人４ＲＡＭ　→　水イ又太乃ＲＡＭ４を置　　１
４０）　　　（イ文ｉ　０１５）キース）、令　ＲＡＭ
−４−トラ″／７ｔ”　　ＲＡＭ４’−、ｆ　０１５）
　　（／Ｉ？　　１４０）Ｆｉｇ、１３ ｚ　　　　　　　　　　　　　　　　ＡＨ８，Ｃ，０１
Ａ２８２　　ζ　０２ ３　　　　　　　　　　　　　　Ａｌ　　ａ、　　ｃ、
　　ｏ。

Ｍ　　　　　０２　０３　　Ｘ １５　　　　０３　　Ｘ　　Ｘ ｚｓ５躇蛮ケも ７　　　Ｂ５８２　Ｂ’；＝；１ １Ｉ′ｔＴ　　圧１　σす Ｆ７ｇ、２２ ｉ 葛ど Ｆｉｇ、　２６ τ２９夢ノｅし又

Claims (9)

【特許請求の範囲】
1. （１）（ａ）Ｎ×Ｍのメモリ要素アレイと、 （ｂ）情報のディジタルビットをこのメモリアレイに導
   くためのＮ本の入力導線と、 （ｃ）イネーブル信号を供給するためのＭ本の書込み導
   線と、 （ｄ）イネーブル信号を供給するためのＮ本の読取り導
   線と、 （ｅ）Ｍ本の読出し導線と、 （ｆ）各々各メモリ要素に接続されており、Ｎ本の入力
   導線上の情報のディジタルビットを前記メモリ要素に書
   込むためのＮ×Ｍの書込み手段であつて、Ｍ個の該書込
   み手段の各々が、前記Ｍのイネーブル信号により動作を
   可能化されるように書込み導線の別個の線に接続された
   ものと、 （ｇ）各々各メモリ要素に接続されており、前記書込み
   手段がその動作を可能化されるときに前記メモリ要素に
   書き込まれた情報のディジタルビットを読み出すための
   Ｎ×Ｍの読取り手段であつて、Ｎ個の該読取り手段の各
   々が、前記読取り手段の動作を可能化してＭ本の読出し
   導線上に前記の記憶された情報を読出すため、読出し導
   線の別個の導線に接続されたものと、 を備える２方向においてアドレス可能なメモリ装置。
2. （２）書込みおよび読取り手段がトランジスタスイッチ
   より成る特許請求の範囲第１項に記載のメモリ装置。
3. （３）トランジスタスイッチが、ゲート、ドレインおよ
   びソース電極を有するＭＯＳデバイスであり、メモリ要
   素がコンデンサであり、該コンデンサの一側が中性電位
   に接続され、各トランジスタのドレイン電極が各コンデ
   ンサの他側に接続されており、書込み手段のトランジス
   タのゲート電極が書込み導線に接続され、読取り手段ト
   ランジスタのゲート電極が読取り導線に接続されており
   、書込み手段トランジスタスイッチのソース電極が入力
   導線に接続され、読取り手段トランジスタのソース電極
   が読出し導線に接続されている特許請求の範囲第２項に
   記載のメモリ装置。
4. （４）メモリ要素アレイが、Ｎ列×Ｍ行の平坦なアレイ
   である特許請求の範囲第１項に記載のメモリ装置。
5. （５）書込みおよび読取り導線が互に直交している特許
   請求の範囲第４項に記載のメモリ装置。
6. （６）（ａ）Ｎ列・Ｍ行のメモリ要素を有するアレイと
   、 （ｂ）情報のディジタルビットを導くためのＮ列の入力
   導線と、 （ｃ）イネーブル信号を供給するためのＮ行の書込み導
   線と、 （ｄ）イネーブル信号を供給するためのＮ列の読取り導
   線と、 （ｅ）Ｍ列の読出し導線と、 （ｆ）各々各メモリ要素に接続されており、入力導線上
   の情報のディジタルビットを前記メモリ要素に書込むた
   めのＮ列・Ｍ行の書込み手段であつて、各行の該書込み
   手段が１本の書込み導線に接続されたものと、 （ｇ）各々各メモリ要素に接続されており、前記書込み
   手段がその動作を可能化されるとき前記メモリ要素に書
   込まれた情報のディジタルビットを読み出すためのＮ列
   ・Ｍ行の読取り手段であつて、該読取り手段の各列が、
   前記読取り手段の動作を可能化してＭ行の読出し導線上
   に前記の記憶された情報を読み出すため、１本の読出し
   導線に接続されているものとを備える二方向においてア
   ドレス可能なメモリ装置。
7. （７）書込み手段および読取り手段がトランジスタスイ
   ッチより成る特許請求の範囲第６項に記載のメモリ装置
   。
8. （８）イネーブル信号がシフトレジスタにより供給され
   る特許請求の範囲第６項に記載のメモリ装置。
9. （９）書込み手段および読取り手段の役割が逆転される
   特許請求の範囲第６項に記載のメモリ装置。