JPH0720111B2 - クロック乗せ替え回路 - Google Patents
クロック乗せ替え回路Info
- Publication number
- JPH0720111B2 JPH0720111B2 JP2102662A JP10266290A JPH0720111B2 JP H0720111 B2 JPH0720111 B2 JP H0720111B2 JP 2102662 A JP2102662 A JP 2102662A JP 10266290 A JP10266290 A JP 10266290A JP H0720111 B2 JPH0720111 B2 JP H0720111B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- read
- write
- data
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】 〔発明の概要〕 CSAM/CD方式のLANにおけるクロック乗せ替え回路に関
し、 CSMA/CD方式のLANにおいて、データ端末←→データ端末
間のクロック精度差によりデータスリップを起こし効率
的なデータ伝送を防げる要因を排除し効率的なデータ伝
送を提供することを目的とし、 書き込みクロック及びデータイネーブル信号により計数
を開始する書き込みカウンタ部と、該カウンタの計数値
より書き込みポインタを生成する書き込みデコーダ部
と、データイネーブル信号を読み出しクロックで所定ビ
ット数だけ遅延させる遅延回路部と、遅延させたデータ
イネーブル信号及び読み出しクロックにより計数を開始
する読み出しカウンタ部と、該カウンタの計数値より読
み出しポインタを生成する読み出しデコーダ部と、前記
書き込みカウンタと読み出しカウンタの計数値を監視
し、両カウンタの計数値が一致するとき出力を生じる書
き込み／読み出し監視部と、該監視部の出力によりクロ
ック乗せ替え回路の初期化を行なうリセットパルス生成
部と、前記書き込み／読み出しポインタによりデータの
クロック乗せ替えを行なうメモリ部とを有し、データイ
ネーブル信号によりメモリ部に対してデータの書き込み
と読み出しを非同期に行なってデータのクロック乗せ替
えを行なうことと、書き込みクロックと読み出しクロッ
クの精度差が許容範囲を越えた場合のデータオーバフロ
ー及びアンダフローを検出し同時に回路の初期化を行な
う構成とする。
し、 CSMA/CD方式のLANにおいて、データ端末←→データ端末
間のクロック精度差によりデータスリップを起こし効率
的なデータ伝送を防げる要因を排除し効率的なデータ伝
送を提供することを目的とし、 書き込みクロック及びデータイネーブル信号により計数
を開始する書き込みカウンタ部と、該カウンタの計数値
より書き込みポインタを生成する書き込みデコーダ部
と、データイネーブル信号を読み出しクロックで所定ビ
ット数だけ遅延させる遅延回路部と、遅延させたデータ
イネーブル信号及び読み出しクロックにより計数を開始
する読み出しカウンタ部と、該カウンタの計数値より読
み出しポインタを生成する読み出しデコーダ部と、前記
書き込みカウンタと読み出しカウンタの計数値を監視
し、両カウンタの計数値が一致するとき出力を生じる書
き込み／読み出し監視部と、該監視部の出力によりクロ
ック乗せ替え回路の初期化を行なうリセットパルス生成
部と、前記書き込み／読み出しポインタによりデータの
クロック乗せ替えを行なうメモリ部とを有し、データイ
ネーブル信号によりメモリ部に対してデータの書き込み
と読み出しを非同期に行なってデータのクロック乗せ替
えを行なうことと、書き込みクロックと読み出しクロッ
クの精度差が許容範囲を越えた場合のデータオーバフロ
ー及びアンダフローを検出し同時に回路の初期化を行な
う構成とする。
本発明は、CSMA/CD方式のLANにおけるクロック乗せ替え
回路に関する。
回路に関する。
CSMA/CD（Carrier Sense Multiple Access/Collision D
etect）方式のLAN（Local Area Network）では、データ
端末←→データ端末間のクロック精度差が存在し、この
クロック精度差によりデータスリップを起こし効率的な
データ伝送を妨げる要因となる。このため、データ端末
間のクロック精度差によるデータスリップを防止し効率
的なデータ伝送を保障する必要がある。この目的にはク
ロック乗せ替えが有効である。
etect）方式のLAN（Local Area Network）では、データ
端末←→データ端末間のクロック精度差が存在し、この
クロック精度差によりデータスリップを起こし効率的な
データ伝送を妨げる要因となる。このため、データ端末
間のクロック精度差によるデータスリップを防止し効率
的なデータ伝送を保障する必要がある。この目的にはク
ロック乗せ替えが有効である。
クロック乗せ替えの従来例としては、特開昭63−197136
がある。これは回線監視装置用であり、低次群データを
復号し、かゝるものの複数を多重化し、符号化して高次
群データとして送出する際、この多重化が正確に行われ
ているか否かをチェックすべく、該高次群データを復号
し、低次群データに分離し、これを最初の低次群データ
と比較するが、この比較ではクロックが同期していない
と不可であるが一般にはずれているので、復号、分離し
た低次群データに対しクロック乗せ替えを行なってクロ
ック同期させるという用途に用いるものである。
がある。これは回線監視装置用であり、低次群データを
復号し、かゝるものの複数を多重化し、符号化して高次
群データとして送出する際、この多重化が正確に行われ
ているか否かをチェックすべく、該高次群データを復号
し、低次群データに分離し、これを最初の低次群データ
と比較するが、この比較ではクロックが同期していない
と不可であるが一般にはずれているので、復号、分離し
た低次群データに対しクロック乗せ替えを行なってクロ
ック同期させるという用途に用いるものである。
クロック乗せ替えは、入力データを例えば８つの並列デ
ータに直／並列変換し、次いで並／直列変換し、この直
／並列変換を本例では８相の書込みクロックで、並／直
列変換を同８相の読出しクロックで行なうことにより行
なう。
ータに直／並列変換し、次いで並／直列変換し、この直
／並列変換を本例では８相の書込みクロックで、並／直
列変換を同８相の読出しクロックで行なうことにより行
なう。
書込みクロックと読出しクロックは別々の回路で発生す
るので発振周波数がずれ、読出しクロックが書込みクロ
ックの前後にずれると正しい読出しデータにならなくな
るので、両クロックの位相差を監視し、近ずくと読出し
クロック生成用クロックを１ビット歯抜けとする。しか
し１ビット歯抜けは並／直列変換器より１ビットシフト
した誤ったデータを出力するので、これが頻繁に繰り返
されるのは問題である。そこでこの従来例の発明では、
前記接近時には読出しクロックを所定位置（並列データ
のほゞ中央付近）までシフトさせるようにした。
るので発振周波数がずれ、読出しクロックが書込みクロ
ックの前後にずれると正しい読出しデータにならなくな
るので、両クロックの位相差を監視し、近ずくと読出し
クロック生成用クロックを１ビット歯抜けとする。しか
し１ビット歯抜けは並／直列変換器より１ビットシフト
した誤ったデータを出力するので、これが頻繁に繰り返
されるのは問題である。そこでこの従来例の発明では、
前記接近時には読出しクロックを所定位置（並列データ
のほゞ中央付近）までシフトさせるようにした。
この従来のクロック乗せ替え回路は回線監視装置などで
用いるものである。CSMA/CD方式のLANにおけるクロック
乗せ替え回路の従来例は見当らない。
用いるものである。CSMA/CD方式のLANにおけるクロック
乗せ替え回路の従来例は見当らない。
本発明は、CSMA/CD方式のLANにおいて、データ端末←→
データ端末間のクロック精度差によりデータスリップを
起こし効率的なデータ伝送を防げる要因を排除し効率的
なデータ伝送を提供することを目的とするものである。
データ端末間のクロック精度差によりデータスリップを
起こし効率的なデータ伝送を防げる要因を排除し効率的
なデータ伝送を提供することを目的とするものである。
第１図は本発明の原理図である。１はメモリ部で、例え
ばシリアル入力データDATAの８ビットに対し８個の記憶
用フリップフロップを持つ。２は書き込みカウンタ部で
あり、書き込みクロックWCLK及びデータイネーブル信号
ENABによりカウントを行うもの、３は書き込みデコーダ
部であり、書き込みカウンタ２のカウント値より書き込
みポインタを生成するもの、本例では８個のフリップフ
ロップのデータ入力ゲートの該当するものを開くもので
ある。４は遅延回路部であり、データイネーブル信号EN
ABを読み出しクロックRCLKで遅延させるもの（４ビット
ほど書き込んでから読み出しを開始するようにさせるも
の）、５は読み出しカウンタ部であり、遅延させたデー
タイネーブル信号ENAB及び読み出しクロックRCLKでカウ
ントを行うもの、６は読み出しデコーダ部であり、読み
出しカウンタ５のカウント値より読み出しポインタを生
成するもの（８個のフリップフロップの出力側ゲートの
該当するものを開くもの）、７は書き込み／読み出し監
視部であり、書き込みカウンタ２と読み出しカウンタ５
のカウント値を監視して両カウンタ値の一致を検出する
もの、８はリセットパルスXERSTの生成部であり、書き
込み／読み出しカウンタの一致を検出した信号によりク
ロック乗せ替え回路の初期化を行うものである。半円が
黒の円で示されるようにこのリセットパルスXERSTはメ
モリ等１〜６へ加えられる。
ばシリアル入力データDATAの８ビットに対し８個の記憶
用フリップフロップを持つ。２は書き込みカウンタ部で
あり、書き込みクロックWCLK及びデータイネーブル信号
ENABによりカウントを行うもの、３は書き込みデコーダ
部であり、書き込みカウンタ２のカウント値より書き込
みポインタを生成するもの、本例では８個のフリップフ
ロップのデータ入力ゲートの該当するものを開くもので
ある。４は遅延回路部であり、データイネーブル信号EN
ABを読み出しクロックRCLKで遅延させるもの（４ビット
ほど書き込んでから読み出しを開始するようにさせるも
の）、５は読み出しカウンタ部であり、遅延させたデー
タイネーブル信号ENAB及び読み出しクロックRCLKでカウ
ントを行うもの、６は読み出しデコーダ部であり、読み
出しカウンタ５のカウント値より読み出しポインタを生
成するもの（８個のフリップフロップの出力側ゲートの
該当するものを開くもの）、７は書き込み／読み出し監
視部であり、書き込みカウンタ２と読み出しカウンタ５
のカウント値を監視して両カウンタ値の一致を検出する
もの、８はリセットパルスXERSTの生成部であり、書き
込み／読み出しカウンタの一致を検出した信号によりク
ロック乗せ替え回路の初期化を行うものである。半円が
黒の円で示されるようにこのリセットパルスXERSTはメ
モリ等１〜６へ加えられる。
本発明では、第１図に示すように、データイネーブル信
号ENABにより書き込みカウンタ部２を起動させ、書き込
みデコーダ部３で書き込みポインタを生成して、メモリ
部１にデータを書き込みクロックに同期して書き込む。
また、データイネーブル信号ENABを遅延回路部４により
遅延させ、読み出しカウンタ部５を起動し、読み出しデ
コーダ部６で読み出しポインタを生成して、メモリ部よ
り上記書き込んだデータを読み出しクロックRCLKに同期
して読み出し、こうしてクロックの乗せ替えを行う。
号ENABにより書き込みカウンタ部２を起動させ、書き込
みデコーダ部３で書き込みポインタを生成して、メモリ
部１にデータを書き込みクロックに同期して書き込む。
また、データイネーブル信号ENABを遅延回路部４により
遅延させ、読み出しカウンタ部５を起動し、読み出しデ
コーダ部６で読み出しポインタを生成して、メモリ部よ
り上記書き込んだデータを読み出しクロックRCLKに同期
して読み出し、こうしてクロックの乗せ替えを行う。
CSMA/CD方式のLANではデータDATAの他に、そのデータが
有効であることを示すデータイネーブル信号ENABも送ら
れてくる。本発明ではこのデータイネーブル信号を利用
し、その立上りで書き込みクロックWCLKの計数開始、書
き込みポインタの生成開始を行ない、それより所定時間
遅らせて（例えば８ビットに対し４ビットほど遅延させ
て）読み出しクロックRCLKの計数開始、読み出しポイン
タの生成開始を行ない、こうして書き込みに対する読み
出しのタイミングの適正さを確保する。RCLKがWCLKに比
べて速く（周波数が高く）なり過ぎまた遅くなり過ぎる
と読み出しカウンタの計数値が書き込みカウンタの計数
値に等しくなり、これは今書こうとしているデータを読
み出すまたは先程書き込んだデータを読み出す前に次の
データを書き込み始めたことを意味し、いずれもエラー
であるが、かゝるオーバフロー、アンダーフローの発生
時には監視部７が出力を生じ、パルス生成部８はリセッ
トパルスXERSTを生じるのでクロック乗せ替え回路１〜
６はリセットされ、エラーデータの送出が回避される。
有効であることを示すデータイネーブル信号ENABも送ら
れてくる。本発明ではこのデータイネーブル信号を利用
し、その立上りで書き込みクロックWCLKの計数開始、書
き込みポインタの生成開始を行ない、それより所定時間
遅らせて（例えば８ビットに対し４ビットほど遅延させ
て）読み出しクロックRCLKの計数開始、読み出しポイン
タの生成開始を行ない、こうして書き込みに対する読み
出しのタイミングの適正さを確保する。RCLKがWCLKに比
べて速く（周波数が高く）なり過ぎまた遅くなり過ぎる
と読み出しカウンタの計数値が書き込みカウンタの計数
値に等しくなり、これは今書こうとしているデータを読
み出すまたは先程書き込んだデータを読み出す前に次の
データを書き込み始めたことを意味し、いずれもエラー
であるが、かゝるオーバフロー、アンダーフローの発生
時には監視部７が出力を生じ、パルス生成部８はリセッ
トパルスXERSTを生じるのでクロック乗せ替え回路１〜
６はリセットされ、エラーデータの送出が回避される。
本発明をＵ字型光バスLANの光トランシーバへ適用した
例を第２図に示す。10はＵ字型光伝送路、11a,11b,……
は光カプラー、12a,12b,……は光トランシーバ、13a〜1
3l,14a〜14m,15a〜15nはデータ端末（DTE）である。
例を第２図に示す。10はＵ字型光伝送路、11a,11b,……
は光カプラー、12a,12b,……は光トランシーバ、13a〜1
3l,14a〜14m,15a〜15nはデータ端末（DTE）である。
光トランシーバ12a,12b,……の構成は第３図に示す如く
で、光インタフェース回路20、マンチェスタデコーダ2
1、クロック乗せ替え回路22、シリアルインタフェース
アダプタ23、トランシーバ24、クロック乗せ替え回路2
5、マンチェスタエンコーダ26を備える。
で、光インタフェース回路20、マンチェスタデコーダ2
1、クロック乗せ替え回路22、シリアルインタフェース
アダプタ23、トランシーバ24、クロック乗せ替え回路2
5、マンチェスタエンコーダ26を備える。
伝送路10を通して送られる光信号を光カプラ11（相互を
区別するための添字a,b,……は適宜省略する）により取
込み、光トランシーバ12はこれを20−21−22−23−24−
AUIインタフェース27の経路でDTE13へ送る。DTE13が出
力する信号は27−24−23−25−26−20の経路で光トラン
シーバ12を通り、光カプラ11により光伝送路10へ送出さ
れる。光伝送路系のクロックとDTE系のクロックは同期
しておらず、そこでクロック乗せ替えを光トランシーバ
12で行なう。クロック乗せ替え回路22,25がこれを行な
う。
区別するための添字a,b,……は適宜省略する）により取
込み、光トランシーバ12はこれを20−21−22−23−24−
AUIインタフェース27の経路でDTE13へ送る。DTE13が出
力する信号は27−24−23−25−26−20の経路で光トラン
シーバ12を通り、光カプラ11により光伝送路10へ送出さ
れる。光伝送路系のクロックとDTE系のクロックは同期
しておらず、そこでクロック乗せ替えを光トランシーバ
12で行なう。クロック乗せ替え回路22,25がこれを行な
う。
DTE間の通信では、例えばDTE13と14との間の通信では、
DTE13のクロックが光トランシーバ12aで光伝送路10のク
ロックに乗せ替えられ、更に光トランシーバ13bでDTE14
のクロックに乗せ替えられる。そこで各DTEのクロック
精度を100ppmと考えると、DTE−DTE間のクロック精度差
は200ppm（MAX）となる。CSMA/CD方式のLANで取り扱う
パケットは1524バイト（MAX）である為、クロック精度
差を吸収するのに必要なビットは下記の計算により2.4b
itとなる。
DTE13のクロックが光トランシーバ12aで光伝送路10のク
ロックに乗せ替えられ、更に光トランシーバ13bでDTE14
のクロックに乗せ替えられる。そこで各DTEのクロック
精度を100ppmと考えると、DTE−DTE間のクロック精度差
は200ppm（MAX）となる。CSMA/CD方式のLANで取り扱う
パケットは1524バイト（MAX）である為、クロック精度
差を吸収するのに必要なビットは下記の計算により2.4b
itとなる。
1524（byte）×８（bit）＝12192（bit） 12192（bit）×200（ppm）＝2.4（bit） 第１図のクロック乗せ替え回路の具体例を第４図に示
す。メモリ部１は、下記込みアドレスセレクタWS0〜7,W
S10〜17と、メモリ用フリップフロップF0〜F7,F10〜F17
と、読み出しアドレスセレクタRS0〜7,RS10〜RS17と、
オアゲートDG,EGと、読み出しデータ打ち直し用のフリ
ップフロップF21,F22より構成される。データは８ビッ
ト単位で扱うので記憶素子はRS0〜RS7の８個あればよい
が、本例では書き込み制御信号ENABもデータと共に送る
ので、その記憶素子をF10〜F17の８個備えている。セレ
クタWS0〜7,WS10〜７は図示のようにアンドゲートと、
インヒビットゲート（一方の入力にインバータをつけた
アンドゲート）と、オアゲートで構成される。また、フ
リップフロップF0〜７などはＤ−FFである。
す。メモリ部１は、下記込みアドレスセレクタWS0〜7,W
S10〜17と、メモリ用フリップフロップF0〜F7,F10〜F17
と、読み出しアドレスセレクタRS0〜7,RS10〜RS17と、
オアゲートDG,EGと、読み出しデータ打ち直し用のフリ
ップフロップF21,F22より構成される。データは８ビッ
ト単位で扱うので記憶素子はRS0〜RS7の８個あればよい
が、本例では書き込み制御信号ENABもデータと共に送る
ので、その記憶素子をF10〜F17の８個備えている。セレ
クタWS0〜7,WS10〜７は図示のようにアンドゲートと、
インヒビットゲート（一方の入力にインバータをつけた
アンドゲート）と、オアゲートで構成される。また、フ
リップフロップF0〜７などはＤ−FFである。
書き込みカウンタ部２は、書き込みシフトレジスタWSR
と書き込みジョンソンカウンタWJCで構成され、書き込
み制御（データイネーブル）信号ENABを、書き込みクロ
ックWCLKを書き込みシフトレジスタWSRでシフトさせた
後、書き込みジョンソンカウンタWJCで書き込みアドレ
スを生成する。シフトレジスタWSRは４ビット型でその
出力はQ0〜Q3の４つがあるが、その１つQ1が取出され、
アンドゲートでENABとアンドをとられて信号になり、
カウンタWJCはこの信号が入っている間WCLKを計数し
てアドレスを生成する。カウンタには通常LSIの161な
どが用いられるが、この出力にはハザードがあり、通常
のアンド／オアゲートで構成されるデコーダに用いるに
は、フリップフロップで打ち直す、タイミングをずらし
て使用するなどの修正処理が必要であるが、ジョンソン
カウンタの出力にはハザードがなく、そのまゝ使用でき
る。
と書き込みジョンソンカウンタWJCで構成され、書き込
み制御（データイネーブル）信号ENABを、書き込みクロ
ックWCLKを書き込みシフトレジスタWSRでシフトさせた
後、書き込みジョンソンカウンタWJCで書き込みアドレ
スを生成する。シフトレジスタWSRは４ビット型でその
出力はQ0〜Q3の４つがあるが、その１つQ1が取出され、
アンドゲートでENABとアンドをとられて信号になり、
カウンタWJCはこの信号が入っている間WCLKを計数し
てアドレスを生成する。カウンタには通常LSIの161な
どが用いられるが、この出力にはハザードがあり、通常
のアンド／オアゲートで構成されるデコーダに用いるに
は、フリップフロップで打ち直す、タイミングをずらし
て使用するなどの修正処理が必要であるが、ジョンソン
カウンタの出力にはハザードがなく、そのまゝ使用でき
る。
書き込みデコーダ部３は、書き込みジョンソンカウンタ
WJCで生成した書き込みアドレスをデコードしてセレ
クタWS0〜7,WS10〜17の１つを選択する出力を生じ
る。
WJCで生成した書き込みアドレスをデコードしてセレ
クタWS0〜7,WS10〜17の１つを選択する出力を生じ
る。
遅延回路部４は、本例では、シフトレジスタSRとオアゲ
ートで構成され、書き込み制御信号ENABを読み出しクロ
ックRCLKに同期させ、読み出しジョンソンカウンタRJC
の起動を制御する。読み出しカウンタ部５はこのジョン
ソンカウンタRJCで構成され、読み出しアドレスを生
成する。読み出しデコーダ６部は、読み出しジョンソン
カウンタRJCで生成した読み出しアドレスをデコード
してセレクタRS0〜7,RS10〜17の１つを選択する信号
を生じる。
ートで構成され、書き込み制御信号ENABを読み出しクロ
ックRCLKに同期させ、読み出しジョンソンカウンタRJC
の起動を制御する。読み出しカウンタ部５はこのジョン
ソンカウンタRJCで構成され、読み出しアドレスを生
成する。読み出しデコーダ６部は、読み出しジョンソン
カウンタRJCで生成した読み出しアドレスをデコード
してセレクタRS0〜7,RS10〜17の１つを選択する信号
を生じる。
書き込み／読み出し監視部７はコンパレータCOMPで構成
され、書き込みジョンソンカウンタWJCで生成した書き
込みアドレスと読み出しジョンソンカウンタRJCで生成
した読み出しアドレスを比較して、両アドレスが一致し
た場合“H"レベルを出力する。リセットパルス生成部８
は微分回路より構成され、書き込み／読み出し監視部７
の出力を受けて、クロック乗せ替え回路を初期化する。
され、書き込みジョンソンカウンタWJCで生成した書き
込みアドレスと読み出しジョンソンカウンタRJCで生成
した読み出しアドレスを比較して、両アドレスが一致し
た場合“H"レベルを出力する。リセットパルス生成部８
は微分回路より構成され、書き込み／読み出し監視部７
の出力を受けて、クロック乗せ替え回路を初期化する。
各信号ENAB,WCLK,……の関係を第５図に示す。DATAは本
例ではD0〜D17の18ビット送られ、この先頭には無効ビ
ットが付加され、これらを覆ってＨレベルになる書込み
制御信号ENABが付加され、これらより書き込みクロック
WCLKが生成される。アンドゲートの出力は図示のよう
にWCLKの２番目のパルスの立上りで立上り、ENABの立下
りで立下る。書き込みジョンソンカウンタWJCの出力
は、出力のＨレベル期間中WCLKを計数して０〜７を繰
り返す。出力は２値４ビットであり（１ビットは不使
用）、デコーダ３はこれを受けて書き込みアドレスセレ
クタWS0〜７とWS10〜17の各１つを選択する出力を生
じる。
例ではD0〜D17の18ビット送られ、この先頭には無効ビ
ットが付加され、これらを覆ってＨレベルになる書込み
制御信号ENABが付加され、これらより書き込みクロック
WCLKが生成される。アンドゲートの出力は図示のよう
にWCLKの２番目のパルスの立上りで立上り、ENABの立下
りで立下る。書き込みジョンソンカウンタWJCの出力
は、出力のＨレベル期間中WCLKを計数して０〜７を繰
り返す。出力は２値４ビットであり（１ビットは不使
用）、デコーダ３はこれを受けて書き込みアドレスセレ
クタWS0〜７とWS10〜17の各１つを選択する出力を生
じる。
デコーダ３のＬレベル出力で選択されて例えばセレクタ
WS0のインヒビットゲートが開くと、そのときのシリア
ル入力データ１ビットがWCLKによりフリップフロップF0
に取込まれる。次は該デコーダ３のＬレベル出力でセレ
クタSW1のインヒビットゲートが開き、そのときの（次
の）シタアル入力データの１ビットがWCLKによりフリッ
プフロップF1に取込まれ、以下これに準ずる。選択がWS
0からWS1に移ると、WS0のインヒビットゲートが閉じる
が、F0のＱ出力がWS0のアンドゲートを通ってF0のデー
タ入力となるので、F0は非選択になった後もその出力を
保持する。F1,F2,……でも同様である。こうして18ビッ
トの入力データD0〜D17が逐次フリップフロップF0〜F7
に、繰り返し取込まれる。WS0〜７と同時にWS10〜17も
選択されるからENABが逐次フリップフロップF10〜17
に、繰り返し取込まれる。これらの書き込みは書き込み
クロックWCLKに同期して行なわれる。
WS0のインヒビットゲートが開くと、そのときのシリア
ル入力データ１ビットがWCLKによりフリップフロップF0
に取込まれる。次は該デコーダ３のＬレベル出力でセレ
クタSW1のインヒビットゲートが開き、そのときの（次
の）シタアル入力データの１ビットがWCLKによりフリッ
プフロップF1に取込まれ、以下これに準ずる。選択がWS
0からWS1に移ると、WS0のインヒビットゲートが閉じる
が、F0のＱ出力がWS0のアンドゲートを通ってF0のデー
タ入力となるので、F0は非選択になった後もその出力を
保持する。F1,F2,……でも同様である。こうして18ビッ
トの入力データD0〜D17が逐次フリップフロップF0〜F7
に、繰り返し取込まれる。WS0〜７と同時にWS10〜17も
選択されるからENABが逐次フリップフロップF10〜17
に、繰り返し取込まれる。これらの書き込みは書き込み
クロックWCLKに同期して行なわれる。
読み出し側では、書き込み制御信号ENABをシフトレジス
タSRへ、読み出しクロックRCLKで取込み、４ビットシフ
トした所で生じるQ3出力を読み出しジョンソンカウン
タRJCへイネーブル信号として入力する。このQ3出力
が入るとカウンタRJCは読み出しクロックRCLKの計数を
開始し、０〜７を繰り返し出力を生じる。読み出しデ
コーダ部６はこれをデコードして、読み出しアドレスセ
レクタRS0〜７とRS10〜17の各１つを選択する出力を
生じる。この部分は書き込み側のそれと同様である。セ
レクタRS0〜7,RS10〜17の出力はオアゲートDG,EGを介し
て取出され、フリップフロップF21,F22でRCLKによりデ
ータ打ち直しされて正確にRCLKに同期するようにされ、
出力データDATO、出力書き込み制御信号ENAOとなる。
タSRへ、読み出しクロックRCLKで取込み、４ビットシフ
トした所で生じるQ3出力を読み出しジョンソンカウン
タRJCへイネーブル信号として入力する。このQ3出力
が入るとカウンタRJCは読み出しクロックRCLKの計数を
開始し、０〜７を繰り返し出力を生じる。読み出しデ
コーダ部６はこれをデコードして、読み出しアドレスセ
レクタRS0〜７とRS10〜17の各１つを選択する出力を
生じる。この部分は書き込み側のそれと同様である。セ
レクタRS0〜7,RS10〜17の出力はオアゲートDG,EGを介し
て取出され、フリップフロップF21,F22でRCLKによりデ
ータ打ち直しされて正確にRCLKに同期するようにされ、
出力データDATO、出力書き込み制御信号ENAOとなる。
読み出しは４ビット遅れて開始するので、その終了も
（ほゞ）４ビット遅れる。これを可能にするのが、シフ
トレジスタSRのQ3出力をデータ入力D0へ帰還する結線
であり、この結線中に図示のようにオアゲートが挿入さ
れている。
（ほゞ）４ビット遅れる。これを可能にするのが、シフ
トレジスタSRのQ3出力をデータ入力D0へ帰還する結線
であり、この結線中に図示のようにオアゲートが挿入さ
れている。
監視部７の比較器COMPはカウンタWJCとRJCの各計数値を
比較し、一致するとＨレベルの出力を生じる。リセット
パルス生成部８はこれを微分し、該出力の立上り時に一
時的にＬレベルになる出力XERSTを生じる。XERSTは図示
のようにフリップフロップ等（クロック乗せ替え回路）
に入力し、これらをリセットする。これで初期状態へ戻
され、このときのデータは廃棄される。このリセットは
正常時にも行なわれる。即ち、受信データDATAが本例の
ように18ビットであると、書き込みジョンソンカウンタ
WJCは２度目の「２」で停止し、少し（４ビット）遅れ
て読み出しジョンソンカウンタRJCも３度目の「２」に
なるので図示のようにXERSTが発生し、クロック乗せ替
え回路をリセットする。
比較し、一致するとＨレベルの出力を生じる。リセット
パルス生成部８はこれを微分し、該出力の立上り時に一
時的にＬレベルになる出力XERSTを生じる。XERSTは図示
のようにフリップフロップ等（クロック乗せ替え回路）
に入力し、これらをリセットする。これで初期状態へ戻
され、このときのデータは廃棄される。このリセットは
正常時にも行なわれる。即ち、受信データDATAが本例の
ように18ビットであると、書き込みジョンソンカウンタ
WJCは２度目の「２」で停止し、少し（４ビット）遅れ
て読み出しジョンソンカウンタRJCも３度目の「２」に
なるので図示のようにXERSTが発生し、クロック乗せ替
え回路をリセットする。
この回路により、DTE←→DTE間で通信し取り扱うパケッ
トが1524バイト（max）である場合、各DTEのクロック精
度によりDTE間にクロック200ppm（MAX）の精度差が生じ
ても、これを吸収することが可能となる。
トが1524バイト（max）である場合、各DTEのクロック精
度によりDTE間にクロック200ppm（MAX）の精度差が生じ
ても、これを吸収することが可能となる。
第４図のクロック乗せ替え回路ではメモリ部１の記憶容
量を８ビットとしたが、このビット数を大きくすること
により、もっと大きなクロック精度差の吸収も可能とな
る。
量を８ビットとしたが、このビット数を大きくすること
により、もっと大きなクロック精度差の吸収も可能とな
る。
但し、この場合は書き込みカウンタ部２、書き込みデコ
ーダ部３、遅延回路部４、読み出しカウンタ部、読み出
しデコーダ部６、書き込み／読み出し監視部７も同様に
拡張する必要がある。
ーダ部３、遅延回路部４、読み出しカウンタ部、読み出
しデコーダ部６、書き込み／読み出し監視部７も同様に
拡張する必要がある。
以上説明した様に本発明によれば、DTE←→DTE間で通信
する場合、各DTE間のクロック精度差によるデータスリ
ップによる非効率的なデータ伝送をクロック乗せ替え回
路に用いることにより防止し、効率的なデータ伝送が可
能となる。
する場合、各DTE間のクロック精度差によるデータスリ
ップによる非効率的なデータ伝送をクロック乗せ替え回
路に用いることにより防止し、効率的なデータ伝送が可
能となる。
第１図は本発明の原理図、 第２図は本発明のシステム構成例を示すブロック図、 第３図は第２図の光トランシーバの構成を示すブロック
図、 第４図はクロック乗せ替え回路の実施例を示すブロック
図、 第５図は第４図の動作説明用のタイミングチャートであ
る。 第１図で１はメモリ部、２は書き込みカウンタ部、３は
書き込みデコーダ、４は遅延回路部、５は読み出しカウ
ンタ部、６は読み出しデコーダ、７は書き込み／読み出
し監視部、８はリセットパルス生成部である。
図、 第４図はクロック乗せ替え回路の実施例を示すブロック
図、 第５図は第４図の動作説明用のタイミングチャートであ
る。 第１図で１はメモリ部、２は書き込みカウンタ部、３は
書き込みデコーダ、４は遅延回路部、５は読み出しカウ
ンタ部、６は読み出しデコーダ、７は書き込み／読み出
し監視部、８はリセットパルス生成部である。
Claims (1)
- 【請求項１】書き込みクロック（WCLK）及びデータイネ
ーブル信号（ENAB）により計数を開始する書き込みカウ
ンタ部（２）と、 該カウンタの計数値より書き込みポインタを生成する書
き込みデコーダ部（３）と、 データイネーブル信号を読み出しクロック（RCLK）で所
定ビット数だけ遅延させる遅延回路部（４）と、 遅延させたデータイネーブル信号及び読み出しクロック
により計数を開始する読み出しカウンタ部（５）と、 該カウンタ（５）の計数値より読み出しポインタを生成
する読み出しデコーダ部（６）と、 前記書き込みカウンタと読み出しカウンタの計数値を監
視し、両カウンタの計数値が一致するとき出力を生じる
書き込み／読み出し監視部（７）と、 該監視部の出力によりクロック乗せ替え回路の初期化を
行なうリセットパルス生成部（８）と、 前記書き込み／読み出しポインタによりデータのクロッ
ク乗せ替えを行なうメモリ部（１）とを有し、 データイネーブル信号によりメモリ部に対してデータの
書き込みと読み出しを非同期に行なってデータのクロッ
ク乗せ替えを行なうことと、書き込みクロックと読み出
しクロックの精度差が許容範囲を越えた場合のデータオ
ーバフロー及びアンダフローを検出し同時に回路の初期
化を行なうことを特徴とするCSMA/CD方式のLANにおける
クロック乗せ替え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102662A JPH0720111B2 (ja) | 1990-04-18 | 1990-04-18 | クロック乗せ替え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102662A JPH0720111B2 (ja) | 1990-04-18 | 1990-04-18 | クロック乗せ替え回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04935A JPH04935A (ja) | 1992-01-06 |
| JPH0720111B2 true JPH0720111B2 (ja) | 1995-03-06 |
Family
ID=14333448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2102662A Expired - Lifetime JPH0720111B2 (ja) | 1990-04-18 | 1990-04-18 | クロック乗せ替え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720111B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2501755B2 (ja) * | 1993-04-13 | 1996-05-29 | 東京ネームプレート工業協同組合 | レ―ザ光照射による中空透明物質内表面の模様付け処理法 |
-
1990
- 1990-04-18 JP JP2102662A patent/JPH0720111B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04935A (ja) | 1992-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4056851A (en) | Elastic buffer for serial data | |
| EP0180448B1 (en) | Method of simultaneously transmitting isochronous and nonisochronous data on a local area network | |
| EP0051332A1 (en) | Two-wire bus-system comprising a clock wire and a data wire for interconnecting a number of stations | |
| US4736368A (en) | Priority token protocol circuit for a token ring local area network adaptor | |
| US4396995A (en) | Adapter for interfacing between two buses | |
| JPS62186629A (ja) | 情報授受システム | |
| US20240027525A1 (en) | Performing scan data transfer inside multi-die package with serdes functionality | |
| EP0217486B1 (en) | A synchronizing system | |
| US4823305A (en) | Serial data direct memory access system | |
| JPH0720111B2 (ja) | クロック乗せ替え回路 | |
| US11169947B2 (en) | Data transmission system capable of transmitting a great amount of data | |
| US5617433A (en) | Serial data transfer apparatus | |
| EP0431588B1 (en) | Token level judging device comprising a small amount of hardware | |
| EP0983554B1 (en) | Interfacing peripheral devices via a slave group interface device to a bus | |
| US5799158A (en) | adapter for transferring blocks of data having a variable size to other adapters via a main system bus | |
| JP2845768B2 (ja) | 時刻情報同期化装置 | |
| JP2768287B2 (ja) | 一致検出回路 | |
| JP2643776B2 (ja) | アービタ装置およびアービタ方法 | |
| JP2511697B2 (ja) | デ―タ受信装置 | |
| CN117674780A (zh) | 一种脉冲编码调制数据采集电路及方法 | |
| JPS62225050A (ja) | 回線制御装置 | |
| JP3790158B2 (ja) | Ｆｉｆｏ回路 | |
| KR960015589B1 (ko) | 다중프로세서 통신시스템과 그것의 데이타 통신방법 | |
| KR0132762Y1 (ko) | 전전자 교환기의 버스 정합장치 | |
| SU1520530A1 (ru) | Устройство дл сопр жени ЭВМ с каналом св зи |