KR0132762Y1 - 전전자 교환기의 버스 정합장치 - Google Patents

전전자 교환기의 버스 정합장치 Download PDF

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Abstract

본 고안은 전전자 교환기에서 데이타 전송을 위한 버스점유의 릴리즈에 관한 것으로, 임의의 버스 마스타가 글로벌 버스를 점유하여 데이타를 전송할시 SIO의 송신 FIFO 용량에 관계없이 점유한 버스 사용권을 다른 버스 마스타측에 릴리즈하는 시점의 조정으로 데이타 손실이 발생되지 않도록 하여 효율적인 버스의 사용을 제공하도록 한 것이다.
본 고안은 임의의 마스터가 버스를 점유하여 데이타를 전송하는 상태에서 DMAC에서 출력되는 데이타의 전송이 완료되더라도, 전송되는 데이타의 마지막 프레임에 포함되어 있는 플레그를 검출하여 버스점유를 다른 마스터측에 릴리즈하여 주므로 전송되는 데이타의 손실이 배제되어 사용에 신뢰성이 제공된다.

Description

전전자 교환기의 버스 정합장치
제1도는 일반적인 전전자 교환기의 데이타 전송장치의 구성도.
제2도는 제1도에 도시된 데이타 전송장치에서 종래의 버스 정합부의 상세 구성도.
제3도는 제2도에 도시된 버스 정합부에서 버스점유 릴리즈에 대한 타이밍도.
제4도는 제1도에 도시된 데이타 전송장치에서 본 고안에 따른 버스 정합부 상세 구성도.
제5도는 제4도에 도시된 버스 정합부에서 버스점유 릴리즈를 실현시키는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : DMAC 20 : SIO
21 : 송신 FIFO 30 : 버스 정합부
31 : 제1 디 플립플롭 32 : 플레그 감지부
32a : 쉬프트 레지스터 33 : 제2 디 플립플롭
NOR31 : 노아 게이트 AND31 : 앤드 게이트
OR31 : 오아 게이트 INV31-INV3n : 인버터
본 고안은 전전자 교환기에서 데이타 전송을 위한 버스점유의 릴리즈에 관한 것으로, 더 상세하게는 임의의 버스 마스타(Bus Master)가 글로벌 버스(Global Bus)를 점유하여 데이타를 전송할시 SIO(Serial Input Output)의 송신 FIFO(First In First Out) 용량에 관계없이 점유한 버스 사용권을 다른 버스 마스타측에 릴리즈하는 시점의 조정으로 데이타 손실이 발생되지 않도록 하여 효율적인 버스의 사용을 제공하도록 한 전전자 교환기의 버스 정합장치에 관한 것이다.
일반적으로 전전자 교환기에 데이타 전송장치는 첨부된 도면 제1도에서 알 수 있는 바와같이, 점유된 버스를 통하여 고속의 데이타 전송을 제어하는 DMAC(Direct Memory Access Controller : 10)와, 시스템으로 부터 인가되는 송신 클럭신호(TxCLK)에 동기를 일치시켜 송수신되는 데이타의 인터페이싱을 수행하는 SIO(20)와, DMAC(10)로부터 인가되는 데이타를 점유된 버스를 통해 순차적으로 전송하는 송신 FIFO(21)와, 송신 FIFO(21)로부터 인가되는 송신 데이타(TxDATA)를 시스템으로부터 인가되는 송신 클럭신호(TxCLK)에 따라 전송을 위한 버스를 정합하는 버스 정합부(30)로 이루어지는데, 종래의 버스 정합부(30)는 첨부된 도면 제2도에서 알 수 있는 바와같이, DMAC(10)가 SIO(20)의 송신 FIFO(21)측에 데이타의 전송을 완료하였다는 신호(TxDONE_)와 디 플립플롭(101)의 데이타 전송을 실행하기 위한 출력 데이타 신호(TxCOMP)를 부정 논리합하여 소정의 신호를 출력하는 노아 게이트(NOR1)와, 버스점유를 다른 마스터측에 릴리즈하여 주는 신호(BUS-RES_)와 리셋신호(RESET)를 논리곱 연산하여 디 플립플롭(101)측에 리셋신호를 인가하는 앤드 게이트(AND1)와, 디 플립플롭(101)으로부터 데이타의 전송을 요구하는 신호(TxCOMP)가 인에이블단자에 인가될시 시스템으로부터 인가되는 송신 클럭신호(TxCLK)에 따라 데이타의 전송을 위한 클럭신호의 주기를 분주하는 분주기(102)와, 분주된 클럭신호에 따라 점유된 버스를 통한 데이타의 전송이 완료되면 버스점유를 다른 마스터측에 허락하는 버스 릴리즈신호(BUS-RES_)를 출력하여, 시스템측으로부터 인가되는 GAP1, GAP2신호에 따라 버스점유 릴리즈를 위한 간격을 조정하는 버스 릴리즈신호 발생부(103)로 이루어진다.
전술한 바와같은 기능을 구비하여 이루어지는 종래의 버스 정합장치에서 데이타의 전송후 버스점유 릴리즈에 대한 동작을 설명하면 다음과 같다.
DMAC(10)에서 병렬 포트를 통하여 글로벌 버스를 통하여 외부로 전송하고자 하는 데이타(D0-D7)를 SIO(20)의 송신 FIFO(21)측에 인가하면 송신 FIFO(21)는 시스템으로부터 인가되는 송신 클럭신호(TxCLK)에 동기를 일치시켜 인가되는 전송을 위한 데이타(TxDATA)를 버스 정합부(30)측에 인가한다. 이때, DMAC(10)는 점유된 버스를 통해 전송할 데이타의 전부를 SIO(20)측에 출력하면 DMAC(10)는 첨부된 도면 제3도에서 알 수 있는 바와같이 SIO(20)측에 전송할 데이타의 출력이 완료되었음을 통보하는 신호(TxDONE)를 액티브 로우로 어써트(Assert)한다. 이때, 첨부된 도면 제2도와 제3도에서 알 수 있는 바와같이 디 플립플롭(101)에서 출력되는 신호(TxCOMP)가 하이로 되고, 데이타 전송완료 신호(TxDONE_)를 액티브 로우로 어써트된 시점 a 부터 분주기(102)는 시스템으로 부터 인가되는 송신 클럭신호(TxCLK)를 분주하는데, 분주되는 송신 클럭신호는 최소한 56[(4TxFIFO+2CRC+lend flag)*8bit]+α개의 송신 클럭신호(TxCLK)를 필요로 하며, β의 시간 경과후에 버스 릴리즈 발생부(103)는 다른 마스터에게 점유된 버스의 사용을 릴리즈하는 릴리즈 신호(BUS-RES)를 출력한다.
전술한 바와같은 전전자 교환기에서 데이타 전송을 위한 버스 정합장치는 SIO 송신 FIFO의 갯수가 4개를 초과하는 경우 송신 FIFO에 순차적으로 저장되어 있는 데이타의 전송이 완료되지 않은 상태에서 버스점유를 다른 마스터측에 인계하는 릴리즈 신호가 발생되므로 전송되는 데이타의 손실이 발생되는 문제점이 있으며, 송신 FIFO가 16개로 구비되는 SIO의 경우(16+2+1)*8+α의 송신 클럭신호가 필요하게 되므로 버스점유 릴리즈 신호가 인가되는 시점을 초과하게 되는 문제점이 있었다.
본 고안은 전술한 문제점을 감안하여 안출한 것으로, 그 목적은 점유된 버스를 통하여 데이타를 전송할시 전송되는 데이타 프레임의 전단과 후단에 데이타의 전송개시와 전송종료를 통보하는 플레그 메시지를 포함시켜 점유된 버스를 통하여 데이타가 전송되는 상태에서 다른 마스터에게 버스점유를 인계하는 릴리즈 신호가 발생되더라도 데이타 전송완료를 통보하는 플레그를 검출한 후에 버스점유를 인계하도록 함으로서 데이타의 손실을 배제하도록 한 것이다.
이와같은 목적을 달성하기 위한 본 고안의 특징은 전전자 교환기의 버스 정합장치에 있어서, 공급전원(Vcc)을 데이타 신호로 하여 데이타(D0-D7)를 전송하고자 하는 소정의 신호(TxCOMP)를 출력하는 제1 디 플립플롭과, 상기 제 1 디 플립플롭의 데이타 전송요구신호(TxCOMP)를 반전시켜 출력하는 인버터(INV31)와, 시스템의 송신 클럭신호(TxCLK)에 따라 전송되는 데이타(TxDATA)에 포함되어 있는 플레그를 검출하는 플레그 감지부와, 시스템의 데이타 전송 요구신호와 인버터(INV31)의 반전된 신호 및 플레그 감지부의 플레그 신호를 논리연산하여 소정의 신호를 출력하는 오아 게이트와, 상기 인버터(INV32)의 반전된 송신 클럭신호(TxCLK)에 의해 동작되며 오아 게이트로부터 인가되는 신호에 따라 버스점유 릴리즈(BUS-RES)신호를 출력하는 제2 디 플립플롭을 구비하는 것을 특징으로 하는 전전자 교환기의 버스 정합장치를 제공한다.
이하, 첨부된 도면을 참조하여 본 고안의 바람직한 실시예를 상세히 설명하면 다음과 같다.
제4도는 데이타 전송장치에서 본 고안에 따른 버스 정합부의 상세 구성도이고, 제5도는 제4도에 도시된 버스 정합부에서 버스점유 릴리즈를 실현시키는 타이밍도이다.
제4도에서 알 수 있는 바와같이 본 고안에 따른 버스 정합부는 제1 디 플립플롭(31), 플레그 감지부(32), 쉬프트 레지스터(32a), 제2 디 플립플롭(33), 노아 게이트(NOR31), 앤드 게이트(AND31), 오아 게이트(OR31), 인버터(INV31-INV3n)로 이루어지는데, 제1 디 플립플롭(31)은 데이타 신호로 인가되는 공급전원(Vcc)에 따라 점유된 버스를 통하여 데이타(D0-D7)를 전송하고자 하는 소정의 신호(TxCOMP)를 출력한다. 노아 게이트(NOR31)는 첨부된 도면 제1도에서 알 수 있는 바와같이 DMAC(10)가 SIO(20)의 송신 FIFO(21)측에 데이타의 전송을 완료하였다는 신호(TxDONE_)와 제1 디 플립플롭(31)의 데이타 전송 요구신호(TxCOMP)를 부정 논리합 하여 제1 디 플립플롭(31)측에 클럭신호로 인가한다. 앤드 게이트(AND31)는 버스점유를 다른 마스터측에 릴리즈하여주는 신호(BUS-RES_)와 리셋신호(RESET)를 논리곱 연산하여 제1 디 플립플롭(31)측에 리셋신호를 인가한다. 인버터(INV31)는 제1 디 플립플롭(31)으로부터 인가되는 데이타의 전송을 요구하는 신호(TxCOMP)를 반전시켜 출력한다. 플레그 감지부(32)의 쉬프트 레지스터(32a)는 시스템으로부터 인가되는 데이타 송신 클럭신호(TxCLK)에 따라 첨부된 도면 제1도 SIO(20)의 송신 FIFO(21)로부터 인가되는 송신 데이타(TxDATA)를 일시저장한후 다수개의 인버터(INV33-INV3n)를 통해 출력한다. 낸드 게이트(NAND31)는 다수개의 인버터(INV33-INV3n)를 통해 반전되어 인가되는 신호를 부정 논리 곱 연산하여 전송되는 데이타의 전단과 후단에 포함되어 있는 플레그(Flag)를 검출하여 출력한다. 오아 게이트(OR31)는 시스템으로부터 인가되는 데이타 전송 요구신호와 인버터(INV31)로부터 반전되어 인가되는 신호 및 플레그 감지부(32)로부터 인가되는 플레그 신호를 논리 합 연산하여 소정의 신호를 제2 디 플립플롭(33)의 데이타 단에 입력한다. 제2 디 플립플롭(33)은 인버터(INV32)에 의해 반전되어 인가되는 시스템의 송신 클럭신호(TxCLK)에 의해 동작되며 오아 게이트(OR31)로부터 인가되는 신호에 따라 데이타 송신을 위한 버스점유를 다른 마스터측에 인계하는 버스 릴리즈(BUS-RES)를 신호를 출력한다.
전술한 바와같은 기능을 구비하여 이루어지는 본 고안에서 점유된 버스의 릴리즈에 대한 동작을 첨부된 도면 제5도를 참조하여 설명하면 다음과 같다.
임의의 마스터가 버스를 점유하여 첨부된 도면 제1도에서 알 수 있는 바와같이 시스템으로부터 인가되는 송신 클럭신호(TxCLK)에 따라 DMAC(10)에 저장되어 있는 데이타(D0-D7)를 버스 정합부(30)를 통하여 전송하고 있는 상태에서 DMAC(10)가 첨부된 도면 제5도에서 알 수 있는 바와같이 로우 로 어써트 되는 데이타의 전송을 완료하는 신호(TxDONE_)를 출력하면 노아 게이트(NOR31)는 DMAC(10)로부터 인가되는 데이타 전송 완료에 대한 신호(TxDONE_)와 제1 디 플립플롭(31)으로부터 출력되는 신호(TxCOMP)를 부정 논리합 연산한후 첨부된 도면 제5도에서 알 수 있는 바와같이 하이 레벨의 전송신호(TxCOMP)를 출력하여 인버터(INV31)를 통하여 반전시킨후 오아 게이트(OR31)의 일측에 인가한다.
이때, 플레그 감지부(32)의 쉬프트 레지스터(32a)는 점유된 버스를 통하여 전송하고져 인가되는 송신 데이타 신호(TxDATA)를 시스템측으로부터 인가되는 송신 클럭신호(TxCLK)에 따라 쉬프트 시켜 출력되는 신호를 다수개의 인버터(INV33-INV3n)측에 인가하면 인버터(INV33-INV3n)는 인가되는 전송 데이타를 반전시킨후 낸드 게이트(NAND31)를 통하여 전송되는 신호의 마지막 프레임에 포함되어 전송완료를 인지시켜 주는 플레그를 검출하여 오아 게이트(OR31)의 일측에 인가한다. 오아 게이트(OR31)는 DMAC(10)로부터 인가되는 데이타의 전송이 진행됨을 통보하는 첨부된 도면 제5도에서 알 수 있는 바와같이 어써트(AST_)신호와 인버터(INV31)를 통한 전송신호(TxCOMP) 및 검출된 플레그 신호(Flag)를 논리 합 연산한후 제2 디 플립플롭(33)측에 데이타 신호로 인가하면 제2 디 플립플롭(33)은 인버터(INV32)에 의해 반전되어 인가되는 시스템의 송신 클럭신호(TxCLK)에 따라 버스점유를 다른 마스터측에 인계하여 주는 버스점유 릴리즈 신호(BUS-RES)를 출력하여 버스점유를 다른 마스터측에 인계하여 준다.
이상에서 설명한 바와같이 본 고안은 임의의 마스터가 버스를 점유하여 데이타를 전송하는 상태에서 DMAC에서 출력되는 데이타의 전송이 완료되더라도, 전송되는 데이타의 마지막 프레임에 포함되어 있는 플레그를 검출하여 버스점유를 다른 마스터측에 릴리즈하여 주므로 전송되는 데이타의 손실이 배제되어 사용에 신뢰성이 제공된다.

Claims (2)

  1. 전전자 교환기의 버스 정합장치에 있어서, 공급전원(Vcc)을 데이타 신호로 하여 데이타(D0-D7)를 전송하고자 하는 소정의 신호(TxCOMP)를 출력하는 제1 디 플립플롭과, 상기 제1 디 플립플롭의 데이타 전송요구신호(TxCOMP)를 반전시켜 출력하는 인버터(INV31)와, 시스템의 송신 클럭신호(TxCLK)에 따라 전송되는 데이타(TxDATA)에 포함되어 있는 플레그를 검출하는 플레그 감지부와, 시스템의 데이타 전송 요구신호와 인버터(INV31)의 반전된 신호 및 플레그 감지부의 플레그 신호를 논리연산하여 소정의 신호를 출력하는 오아 게이트와, 상기 인버터(INV32)의 반전된 송신 클럭신호(TxCLK)에 의해 동작되며 오아 게이트로부터 인가되는 신호에 따라 버스점유 릴리즈(BUS-RES)신호를 출력하는 제2 디 플립플롭을 구비하는 것을 특징으로 하는 전전자 교환기의 버스 정합장치.
  2. 제1항에 있어서, 상기 플레그 검출부는 송신되는 데이타를 순차적으로 저장출력하는 쉬프트 레지스터와, 출력하는 각각의 데이타 신호를 반전시키는 다수개의 인버터 및, 반전되어 인가되는 신호를 논리연산하는 낸드 게이트로 이루어지는 것을 특징으로 하는 전전자 교환기의 버스 정합장치.
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