KR940011938B1 - 직렬 데이타 통신용 제어기와 그 시스템 - Google Patents

직렬 데이타 통신용 제어기와 그 시스템 Download PDF

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Abstract

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Description

직렬 데이타 통신용 제어기와 그 시스템
제1도는 본 발명에 따른 직렬 데이타 통신 제어기의 기본적인 구성을 도시한 블럭도.
제2(a)도 내지 제6도는 본 발명의 제어기의 적용을 도시한 도.
제7(a)도와 제7(b)도는 제1도에 도시된 각 블럭의 내부구성을 각각 도시한 회로도.
제8도는 제7(a)도와 제7(b)도에서 각 점(노드)에서 신호파형을 도시한 도.
제9도는 제1도에 도시된 직렬 이동 레지스터(serial shift register)에 의한 스테이지에 대응하는 구성을 도시한 회로도.
제10도는 내부클럭을 사용하고 직렬 데이타 통신 시스템의 송신에 제공되는 본발명의 제1실시예의 구성을 도시한 블럭도.
제11도는 외부클럭을 사용하고 시스템의 송신측에 제공되는 제2실시예의 구성을 도시한 블럭도.
제12도는 내부클럭을 사용하고 시스템의 수신측에 제공되는 세 실시예의 구성을 도시한 블럭도.
제13도는 외부클럭을 사용하고 시스템의 수신측에 제공되는 4번째 실시예의 구성을 도시한 블럭도.
제14도 내지 제15(h)도는 직렬 데이타 송신동작을 설명하는 타이밍 챠트도.
제16도 내지 제17(f)도는 직렬 데이타 수신동작을 설명하는 타이밍 챠트도.
제18도는 직렬 데이타 통신동작의 다른 예에 대한 설명도.
본 발명은 직렬 데이타의 통신을 행하는 기술(이하, 직렬 데이타 통신)에 관한 것으로서, 특히 임의 비트 길이의 직렬 데이타를 송신 또는 수신하는 제어기와 제어기를 포함한 직렬 데이타 통신 시스템에 관한 것이다.
최근에, 직렬 데이타 통신은 고정된 비트 길이를 가지는 직렬 데이타의 통신과 마찬가지로 임의 비트 길이를 가지는 직렬 데이타 통신을 실현하는데 요구되어 왔다. 전형적인 직렬 데이타 통신은 통신 라인을 경유하여 서로에 연결된 컴퓨터와 같은 2개 이상의 제어기를 포함하는 시스템에서 실행되고, 1비트씩 병렬 데이타를 순차적으로 송신하여 순차적으로 송신된 데이타를 수신함으로써 실행된다. 컴퓨터는 병렬 데이타의 형태로 데이타 처리를 행하여, 예를들면 마이크로 컴퓨터는 통신라인에 데이타의 출력시 8비트 또는 16비트의 병렬 데이타를 직렬 데이타로 변환해야하고 통신라인으로부터 데이타의 입력시 직렬 데이타를 병렬 데이타로 변환해야 한다. 변환은 프로그램을 기초로 실행되거나, 일반적으로 전용의 직렬전송 IC를 사용한다. 이 경우에 있어서, 직렬 데이타의 입력/출력은 병렬 데이타의 입력/출력보다 더 긴시간을 요구한다. 그러나, 하나이상의 신호라인과 접지라인만이 마이크로 컴퓨터와 외부장치 사이에 제공되는 경우에는, 직렬 데이타 통신이 가능하여 통신 거리가 긴 경우나 전송하는 정보량이 적은 경우에 적합하게 적용된다.
상기 배경면에서, 직렬 데이타 통신을 행하기 위하여 직렬 데이타의 비트 길이를 변환할 수 있는 기술이 제안되었다. 이러한 직렬 데이타 통신에 있어서, 비트 길이의 변환은 예를들면, 8비트와 16비트등의 다수의 고정된 비트 길이를 변환함으로써 실행된다. 즉, 종래기술에서는 송신되는 데이타의 비트 길이가 몇개의 고정된 비트 길이중에서 최적 비트 길이를 선택함으로서 변환된다.
그러나, 종래 기술에서는 비트 길이를 임의로 설정함이 불가능하여, 직렬 데이타가 필요한 정보와 함께 불필요한 정보를 포함하고 직렬 데이타 통신을 행하기 위해 긴 시간이 걸리는 단점이 있다. 예를들면, 송신될 데이타가 6비트인 경우에, 2비트에 대응하는 데이타는 비트 길이가 8비트로 변환될때 불필요하게 송신된다. 따라서, 직렬 데이타 통신은 여분의 시간을 요구한다.
또한, 4비트 직렬 데이타 통신이 8비트 길이로 설정된 직렬 데이타 통신 시스템에서 실행되는 경우에도 다른 문제가 발생된다.
즉, 시스템의 송신측이 LSB(최하위 비트)측으로부터 4비트를 직렬로 송신하는 경우, 그 수신측은 MSB(최상위 비트)측에서 4비트를 직렬로 수신한다. 따라서, 데이타의 배열, 즉 8-비트 길이의 4비트 데이타의 위치는 송신측과 수신측 사이에서 다르다. 4-비트 데이타의 위치를 조절하기 위하여, 소프트웨어를 기초로한 처리가 요구되어 시스템에 대한 부담이 증가된다.
본 발명의 목적은 임의의 비트 길이의 직렬 데이타를 송신하거나 수신할 수 있고 직렬 데이타 통신에 요구되는 시간을 단축할 수 있는 제어기를 제공하는데 있다.
또다른 본 발명의 목적은 상기 제어기를 포함하여 소프트웨어에 의한 처리를 경감할 수 있는 시스템을 제공하는데 있다.
본 발명의 한 양상에 따라, 직렬 데이타 통신 시스템의 수신측에 제공되어 그 송신측으로부터 직렬 데이타를 수신하는 제어기에 있어서, 내부버스에 연결되어 직렬 데이타 통신의 대상이 되는 소정의 비트 길이의 데이타를 직렬로 기억하는 메모리 장치, 메모리 장치내의 직렬 데이타 중에서 실제로 수신되는 데이타의 비트 길이를 임의로 설정하는 비트 길이 설정수단, 메모리 장치에 동작가능하게 연결되고 송신측, 첫번째 클럭과 두번째 클럭으로부터의 직렬 데이타에 응답하여, 직렬 데이타 통신을 행할때 직렬 데이타와 함께 동기화 하도록 첫번째 클럭을 제어하고 직렬 데이타 통신을 행하지 않을때 직렬 데이타와 함께 동기화하도록 두번째 클럭을 제어하는 동기화 장치 및 동기화 장치에 동작가능하게 연결되어, 1) 첫번째 클럭을 계수하고, 2) 계수값이 임의로 설정된 비트 길이에 의하여 설정된 값이내에 있을때 제어기가 직렬 데이타 통신을 하게 하는 첫번째 지속기간(duration)을 지시하며, 3) 계수값이 비트 길이에 의하여 설정된 값 이외에 있을때 제어기가 직렬 데이타 통신을 하지 못하게 하는 두번째 지속기간을 지시하는 통신 제어장치로 구성되어, 첫번째 지속기간이 지시될때 임의로 설정된 비트 길이의 데이타는 메모리 장치에 기억되어 내부버스에 수신된 직렬 데이타를 출력하고 두번째 지속기간이 지시될때 직렬 데이타의 수신이 억제되는 제어기가 제공되어 있다.
또한, 본 발명의 다른 양상에 따라, 직렬 데이타 통신 시스템의 송신측에 제공되어 직렬 데이타를 그 수신측에 송신하는 제어기에 있어서, 내부버스에 연결되어 직렬 데이타 통신의 대상이 되는 소정의 비트 길이의 데이타를 직렬로 기억하는 메모리 장치, 메모리 수단내의 직렬 데이타중에서 실제 송신되는 데이타의 비트 길이를 임의로 설정하는 비트 길이 설정장치, 메모리 장치에 동작가능하게 연결되고 첫번째 클럭과 두번째 클럭에 응답하여, 직렬 데이타 통신을 행할때 직렬 데이타와 함께 동기화 하도록 첫번째 클럭을 제어하고 직렬 데이타 통신을 행하지 않을때 직렬 데이타와 함께 동기화 하도록 두번째 클럭을 제어하는 동기화 장치, 동기화 장치에 동작가능하게 연결되어, 1) 첫번째 클럭을 계수하고, 2) 계수값이 임의로 설정된 비트 길이에 의하여 설정된 값 이내에 있을때 제어기가 직렬 데이타 통신을 하게 하는 첫번째 지속기간을 지시하며, 3) 계수값이 비트 길이에 의하여 설정된 값 이외에 있을때 제어기가 직렬 데이타 통신을 하지 못하게 하는 두번째 지속기간을 지시하는 통신제어 장치, 메모리 장치, 통신제어 장치 및 동기화 장치에 동작가능하게 연결되어, 직렬 데이타 통신을 행하기 위하여 첫번째 지속기간이 지시될때 메모리 장치에 기억된 직렬 데이타 중에 임의로 설정된 비트 길이의 데이타를 출력하며 두번째 지속기간이 지시될때 직렬 데이타의 송신을 억제하는 출력제어 장치로 포함되는 제어기가 제공되어 있다.
더우기, 본 발명의 또 다른 양상에 따라, 송신측 및/또는 수신측에서 제공된 제어기를 포함하는 직렬 데이타 통신 시스템이 제공되어 있다.
직렬 데이타 통신을 행하는 제어기의 기본적인 구성을 제1도에 의하여 설명한다.
본 실시예의 제어기 100은 후술되는 바와같이 하나의 칩 형태로 마이크로 컴퓨터에 결합되어 임의 비트 길이의 직렬 데이타와 송신과 수신을 제어한다. 제어기 100은 직렬 이동 레지스터 1, 클럭 제어기 2, 비트 길이 설정 레지스터 7, 계산기 8, 비교기 9, 출력 제어기 10, 클럭 발생기 30 및 동기화 회로 40을 포함한다.
클럭 발생기 30은 클럭 CK, ψ1과 ψ2의 3가지 종류를 발생한다. 클럭 CK는 직렬 이동 레지스터 1에서 직렬 데이타의 각 비트를 이동시키기 위한 이동클럭으로 사용된다. 이동클럭이 칩의 외부로부터 공급되는 경우, 즉 외부클럭이 이동클럭으로 사용되는 경우, 클럭 CK(내부클럭)는 사용되지 않는다. 클럭 ψ1는 직렬 데이타의 각 비트를 이동하기 위한 의사(擬似)클럭(DCK)으로 사용되고, 직렬 데이타와 함께 클럭 CK와 DCK를 동기화하는 제어 클럭으로서 사용된다. 클럭 ψ2도 역시 동기화용 제어 클럭으로서 사용된다. 클럭 ψ1과 클럭 ψ2는 내부클럭 CK와 함께 동기화하여 발생된다.
동기화 회로 40은 클럭 CK, ψ1과 ψ2을 수신하고 의사클럭 DCK와 함께 동기화하기 위하여 이동클럭 CK(내부클럭 또는 외부클럭)를 제어한다. 내부클럭(CK)이 선택되는 경우에, 동기화 동작이 행해지지 않는다(즉, 동기화가 불필요하다). 동기화 회로 40은 역시 이동클럭 CK와 동기화하기 위하여 외측으로부터 입력된 직렬 데이타를 제어한다. 또한, 동기화 회로 40은 출력 제어기 10으로부터 제어 신호 RX를 수신하여 출력 제어기 10에 제어 신호 Q를 출력한다. 제어 신호 RX는 동기화 회로 40에 대하여 이동클럭 CK의 출력 인에이블 신호(output enable signal)로서 사용되고 클럭 제어기 2에 대하여 이동클럭 CK 또는 의사클럭 DCK의 선택신호로서 사용된다. 또한, 제어 신호 Q는 직렬 데이타의 출력 인에이블 신호와 이동클럭 또는 의사클럭으로서 사용된다.
직렬 이동 레지스터 1은 내부버스 21을 거쳐 동일한 칩내에 제공된 CPU(중앙처리장치) 20에 연결되어 있고 직렬 데이타 통신의 대상이 되는 소정의 비트 길이(본예에서는 8-비트 길이)의 데이타를 직렬로 기억하는 기능을 가진다. 이 경우에, 직렬 이동 레지스터 1에 기억되는 데이타는 제어기 100이 직렬 데이타 통신 시스템의 송신측에 제공되는 경우에는 내부버스 21로부터 공급되고 제어기 100이 시스템의 수신측에 제공되는 경우에는 동기화 회로 40을 거쳐 외부로부터 공급된다.
클럭 제어기 2는 출력 제어기 10으로부터 선택신호 RX에 응답하여 이동클럭 CK와 의사클럭 DCK중 하나를 선택하고, 동기화 회로 40과 상호작용하여 직렬 이동 레지스터 1에 기억된 직렬 데이타에 대하여 클럭 CK와 DCK의 동기화를 제어한다. 이 경우에, 이동클럭 CK는 직렬 데이타 통신을 행할때 직렬 데이타와 함께 동기화 하도록 제어되고 의사클럭 DCK는 직렬 데이타 통신을 행하지 않을때 직렬 데이타와 함께 동기화 하도록 제어된다.
비트 길이설정 레지스터 7은 내부버스 21에 연결되며 직렬이동 레지스터 1에 기억된 8-비트 길이의 직렬 데이타중에서 실제로 송신되거나 수신되는 데이타의 비트 길이(실시예 최고 8-비트 길이)를 임의로 설정하는 기능을 가진다.
카운터(counter) 8은 내부버스 21에 연결되어 있고 클럭 제어기 2로부터 선택적으로 출력된 클럭 Z(이동클럭 CK 또는 의사클럭 DCK)를 계수한다. 비교기 9는 비트 길이 설정 레지스터 7에 의하여 설정된 값과 카운터8에 의하여 계수된 값을 비교하고, 계수값이 설정된 값과 일치할때, 출력 제어기 10에 일치표시 신호를 출력한다. 카운터 8과 비교기 9는 통신 제어장치 13을 구성한다. 출력 제어기 10은 비교기 9로부터 일치표시 신호를 수신하여 클러 제어기 2와 동기화회로 40에 제어신호 RX를 출력하고나서, 동기화회로 40으로부터 제어신호 Q를 수신하여 클럭 Z와 직렬 데이타의 출력 또는 그 출력의 억제를 제어한다.
제2(a)도 내지 제6도는 제1도에 도시된 제어기 100의 적용을 도시한 것이다.
제2(a)도는 각각(직렬)제어기 100과 함께 CPU20을 결합하는 2개의 마이크로 컴퓨터 S와 R1을 포함하는 시스템의 적용을 도시한 것이다. 이 경우에, 하나의 제어기 100(S 또는 R1)은 그 제어기에서 발생된 내부 클럭 또는 다른 제어기 100으로부터 공급된 외부클럭과 동기화하여 다른 제어기 100(R1 또는 S)사이에 직렬 데이타 통신을 행한다. 예를들어, 각 제어기 100은 클럭 출력의 하강에지(falling edge)에 응답하여 직렬 데이타를 송신하고(제2(b)도 참조), 클럭 입력의 상승에지(rising edge)에 응답하여 직렬 데이타를 수신한다(제2(c)도 참조).
제3도는 (직렬)제어기 100과 함께 CPU20을 통합하는 마이크로 컴퓨터 S 및 액정장치(LCD)용 구동기 R2를 포함하는 시스템에 대한 적용을 도시한 것이다. 이 경우에, LDC 구동기 R2는 단순 제어장치 또는 제어기(도시되어 있지않음)를 포함하여 제어기의 제어하에 직렬 제어기 100으로부터의 직렬 데이타와 클럭을 수신할 수 있다.
제4(a)도는 CPU20과 병렬 제어기 110을 (직렬) 제어기 100과 통합하는 마이크로 컴퓨터 S' 및 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(CPU) R3를 포함하는 시스템에 대한 적용을 도시한 것이다. 이 경우에, 직렬 제어기 100으로부터 공급된 직렬 데이타와 클럭은 각각 EEPROM칩의 기록 인에이블(write enable)신호(액티브 로우(active low) 신호 WEX)와 칩 인에이블 신호(액티브 로우 신호 CEX)로서 사용된다. 예를들어, 제4(b)도에 도시된 바와 같이, 직렬 데이타 CEX가 "L"레벨로 낮아질때 EEPROM R3가 작동되고, 그 다음에 클럭 WEX가 "L"레벨(또는 "H"레벨)에 있을때 어드레스 정보에 의하여 기록 동작(또는 판독동작)을 실행한다.
제5(a)도는 제4(a)도의 변경구성을 도시한 것이다. 이 경우에, 제어하에 칩은 다수의 EEPROM R31, R32, …, 직렬 제어기 100으로부터 클럭 1의 하강에지를 검출하는 에지 검출기 114 및 직렬 제어기 100으로부터 공급된 직렬 데이타를 일시적으로 래치(latch)하여 에지 검출기 114의 출력에 응답하여 데이타를 이동(shift) 하는 직렬 이동 레지스터 112(데이타 제어기)를 포함한다. 예를들면, 제5(b)도에 도시된 바와같이, 클럭 1의 하강에지가 검출될때 데이타 제어기 112는 개시 비트로서 에지검출시 데이타 2를 설정한다. 설정후, 각 EEPROM은 클럭 2에 응답하여 어드레스 정보를 기초로 직렬 데이타 2를 수신한다. 데이타 제어기 112가 데이타 2의 정지비트를 검출할때 데이타 2를 "H"레벨로 하게한다. 동시에, 직렬 데이타 수신이 종결된다. 개시비트와 정지비트에 대하여는 이후에 설명한다.
제6도는 제2(a)도, 제3도 및 제4(a)도의 결합상태를 도시한 것이다. 이 경우에, 제어하에 시스템(칩)은 CPU20과 병렬 제어기 120을 (직렬)제어기 100과 결합하는 마이크로 컴퓨터 R1, LCD 구동기 R2 및 EEPROM R3를 포함한다.
다음에, 제1도에 도시된 각 블럭의 회로 구성을 제7(a)도 내지 제9도에 의하여 설명한다.
제7(a)도와 관련하여, 클럭 제어기 2는 출력 제어기 10으로부터의 선택신호 RX에 응답하는 인버터 6, 선택신호 RX와 이동클럭 CK에 응답하는 AND 게이트 3, 인버터 6과 의사클럭 DCK에 응답하여 AND 게이트 4 및 AND 게이트 3, 4의 각 출력에 응답하고 클럭 Z를 형성하는 OR 게이트 5로 구성된다. 선택신호 RX가 "H"레벨(또는 "L"레벨)에 있을때, 이동클럭 CK(또는 의사클럭 DCK)가 클럭 Z로서 선택된다. 비트 길이 설정 레지스터 7은 개시 실제 송신되거나 수신되는 데이타의 개시 비트와 정지 비트의 위치를 설정하여 데이타의 비트 길이를 임의로 설정한다. 개시 비트 위치와 정지 비트 위치는 CPU20으로부터 버스 21를 거쳐 공급되는 개시값과 정지값의 데이타에 의하여 설정된다.
비교기 9는 각각 카운터 8의 값과 비트 길이 설정 레지스터 7의 개시값에 응답하는 다수의 배타 OR 게이트 11a, 11b, …, 게이트 11a, 11b, …의 각 출력에 응답하는 NOR 게이트 12a, 각각 카운터 8의 값과 비트 길이 설정 레지스터 7의 정지값에 응답하는 다수의 배타 OR 게이트 11i 내지 11n 및 게이트 11i 내지 11n의 각 출력에 응답하는 NOR 게이트 12m으로 구성된다. 계수된 값이 설정된 개시값과 일치할때, NOR 게이트 12a가 "H"레벨의 신호(일치표시신호)를 출력하고, 계수된 값이 설정된 정지값과 일치할때, NOR 게이트 12m은 "H"레벨의 신호(일치표시신호)를 출력한다.
카운터 8과 비교기 9로 구성된 통신 제어기 장치 13은 클럭 Z를 계수하고, 계수값이 비트 길이 설정 레지스터 7에 의해 설정된 비트 길이에 의하여 설정된 값 이내에 있을때, 제어기 100은 직렬 데이타 통신(직렬 데이타 통신 지속기간)을 하게 하는 것을 지시한다. 한편, 계수값이 비트 길이에 의하여 설정된 값 이외에 있을때 통신 제어장치 13은 제어기 100이 직렬 데이타 통신(의사 지속시간)을 하지 못하게 하는 것을 지시한다. 이 경우에 있어서, NOR 게이트 12a가 일치표시신호를 출력할때부터 NOR 게이트 12m의 일치표시신호를 출력할때까지 지속기간은 직렬 데이타 통신 지속기간에 대응하고, 그밖의 지속기간은 의사 지속기간에 대응한다.
출력 제어기 10은 각각 설정 입력(S)와 재설정 입력(R)에서 NOR 게이트 12a, 12m의 출력을 수신하는 플립-플롭 16, 플립-플롭 16의 출력(Q)를 수신하고 클럭 ψ2에 응답하는 P-채널 MOS 트랜지스터와 상보클럭 ψ2X에 응답하는 n-채널 MOS 트랜지스터로 구성되는 트랜스퍼 게이트 22, 플립-플롭 16의 출력, 트랜스퍼 게이트 22의 출력(제어신호 RX) 및 제어신호 Q에 응답하는 AND 게이트 23, 클럭 Z에 응답하는 인버터 24, AND 게이트 23의 출력(출력 인에이블 신호 OE)와 직렬 데이타에 응답하는 AND 게이트 14, 출력 인테이블 신호 OE와 인버터 24의 출력에 응답하는 NAND 게이트 14의 출력(J)에 응답하고 직렬 데이타 출력 Do를 형성하는 출력버퍼 27 및 NAND 게이트 15의 출력(K)에 응답하고 클럭 출력 Co를 형성하거나 외부클럭 Ci를 수신하는 입력/출력버퍼 28로 구성된다. 플립-플롭 16은 필요할때 외부 재설정 신호(RESET)에 의해 재설정될 수도 있다.
상기 구성에 있어서, 제어기 100은 직렬 데이타 통신 지속기간에 있을때, 플립-플롭 16의 출력은 "H"레벨로 된다.
이 상태에 있어서, 동기화 회로 40으로부터 출력 인에이블 신호 Q가 "H"레벨에 있을때, 플립-플롭 16의 "H"레벨 출력(Q)은 동기화 제어 클럭 ψ2의 하강시에 트랜스퍼 게이트 22를 거쳐 AND 게이트 23에 입력된다. 따라서, 출력 인에이블 신호 OE는 트랜스퍼 게이트 22의 ON/OFF 동작에 따라 "H"레벨로 된다. 즉, 출력 인에이블 신호 OE도 클럭 CK와 DCK와 함께 동기화 된다.
다음에, 제7(b)도에 의하여, 클럭 발생기 30은 결정 발진기 등의 발진기 31, 발진기 31의 출력에 응답하여 클럭 ψ1(DCK)와 ψ2를 형성하는 비-중복회로 32 및 클럭 ψ1에 응답하여 내부 이동클럭 CK를 형성하는 주파수 분할기 33으로 구성된다.
동기화 회로 40은 의사클럭 DCK와 함께 직렬 데이타 입력 Di를 동기화하여 직렬 이동 레지스터 1에 동기화된 데이타를 송신하는 동기화 블럭 41, 의사클럭 DCK와 함께 외부클럭 입력 Di를 동기화 하는 동기화 블럭 42, CPU20으로부터 공급될 수 있는 제어신호 SR에 따라 동기화된 외부클럭 또는 내부 이동클럭 CK을 선택하는 선택기 43 및 의사클럭 DCK와 함께 선택된 클럭을 동기화하여 클럭 제어기 2에 동기화된 클럭 Y(CK)를 송신하는 동기화 블럭 44로 구성된다. 동기화 블럭 44는 출력 인에이블 신호 RX를 수신하여 클럭 Y(CK)의 출력 또는 그 출력의 억제를 제어한다.
동기화 블럭 41은 클럭 ψ2(ψ2X)에 응답하여 직렬 데이타 입력 Di를 수신하는 트랜스퍼 게이트 401, 클럭 ψ1(ψ1X)에 응답하여 트랜스퍼 게이트 401의 출력을 수신하는 트랜스퍼 게이트 402 및 클럭 ψ2(ψ2X)에 응답하여 직렬 이동 레지스터 1에 트랜스퍼 게이트 402의 출력을 송신하는 트랜스퍼 게이트 403를 포함한다. 동기화 블럭 42는 클럭 ψ(ψX)에 응답하여 외부클럭 입력 Ci를 수신하는 트랜스퍼 게이트 404 및 클럭 ψ1(ψ1X)에 응답하여 선택기 43에 트랜스퍼 게이트 404를 송신하는 트랜스퍼 게이트 405를 포함한다.
또한, 동기화 블럭 44는 클럭 ψ2(ψ2X)에 응답하여 선택기 43의 출력을 수신하는 트랜스퍼 게이트 406, 클럭 ψ1(ψ1X)에 응답하여 트랜스퍼 게이트 406을 수신하는 트랜스퍼 게이트 407, 트랜스퍼 게이트 406의 출력에 응답하는 인버터 408, 인버터 408의 출력, 트랜스퍼 게이트 407의 출력 및 클럭 ψ2에 응답하는 NAND 게이트 409, NAND 게이트 409의 출력에 응답하는 인버터 410, 설정입력(S)시에 인버터 410의 출력을 수신하고 재설정 입력(R)시에 출력 인에이블 신호 RX를 수신하는 플립-플롭 411, 플립-플롭 411의 출력 Q와 트랜스퍼 게이트 406의 출력(F)에 응답하는 NAND 게이트 412, NAND 게이트 412의 출력에 응답하는 인버터 413, 클럭 ψ1(ψ1X)에 응답하여 인버터 413의 출력을 수신하는 트랜스퍼 게이트 414, 트랜스퍼 게이트 414의 출력에 응답하는 인버터 415, 인버터 415의 출력에 응답하여 클럭 CK를 형성하는 인버터 416, 인버터 416에 반대로 연결된 인버터 417 및 출력 인에이블 신호 RX에 응답하여 트랜스퍼 게이트 414의 출력시에 전위를 내리는 n-채널 MOS 트랜지스터 418를 포함한다.
각 트랜스퍼 게이트는 클럭 ψ1(ψ2)에 응답하는 P-채널 MOS 트랜지스터 및 상보클럭 ψ1X(ψ2X)에 응답하는 n-채널 MOS 트랜지스터로 구성된다. 또한, 제7a도와 제7(b)도에서의 각 점(노드)에서 신호 파형의 예는 제8도에 도시되어 있다.
다음에, 제9도에 의하여, 직렬 이동 레지스터 1의 한 스테이지(stage)는 클럭 Z(ZX)에 응답하여 데이타 입력을 수신하는 트랜스퍼 게이트 201, 트랜스퍼 게이트 201 의 출력에 응답하는 인버터 202, 인버터 201의 출력에 응답하는 래치(인버터 203, 204), 클럭ZX(Z)에 응답하여 래치(203, 204)의 출력을 수신하는 트랜스퍼 게이트 205, 트랜스퍼 게이트 205의 출력에 응답하는 인버터 206, 인버터 206, 인버터 206의 출력에 응답하여 데이타 출력을 형성하는 래치(인버터 207, 208), 기록클럭 WR(WRX)에 응답하고 버스 21과 인버터 202의 입력 사이에 연결된 트랜스퍼 게이트 209, 버스 21과 접지 사이에 연결된 n- 채널 MOS 트랜지스터 210, 래치(203, 204)의 출력에 응답하는 인버터 211 및 인버터 211의 출력과 판독신호 RD에 응답하여 트랜지스터 210게이트를 구동하는 NOR 게이트 212로 구성된다. 각 트랜스퍼 게이트 201, 205, 209는 클럭 Z, ZX, WR에 응답하는 P-채널 MOS 트랜지스터와 상보클럭 ZX, Z, WRX에 응답하는 n-채널 MOS 트랜지스터로 이루어진다.
상기 구성면에서, 이동클럭 Z가 "L"레벨일때, 입력 데이타는 래치(203, 204)에서 수신되고, 이동클럭 Z가 "H"레벨에 있을때, 래치된 데이타는 래치(207, 208)을 통하여 외부로 출력된다. 또한, 기록클럭 WR이 "L"레벨에 있을때, 버스 21에 데이타는 직렬 이동 레지스터에 기록되며, 판독클록 RD가 "L"레벨에 있을때, 래치된 데이타는 버스 21에 송신된다.
다음에, 본 발명의 실시예를 제10도 내지 제13도에 의하여 설명한다.
제10도는 제1실시예에 따른 제어기로서, 시스템의 송신측에서 제공된 구성을 도시한 것이다(제2(a)도 내지 제6도의 마이크로 컴퓨터 S, S'내의 직렬 제어기 100참조).
본 실시예에서, 제어기는 칩내에서 발생된 내부클럭을 사용한다. 앞서 설명한 바와같이, 의사클럭 DCK가 내부클럭 CK와 함께 동기화하여 발생될때, 클럭의 동기화를 위한 제어가 불필요하다. 한편, 직렬 이동레지스터 1로부터의 직렬 데이타 출력은 동기화 블럭 44의 제어하에서 출력 제어기 10에 의해 클럭 제어기 2로부터 클럭(CK 또는 DCK) 출력과 함께 동기화 하게된다. 따라서, 직렬 데이타 출력 Do는 클럭출력 Ci와 함께 동기화된다. 또한 비트 길이 설정 레지스터 7, 카운터 8 및 비교기 9의 상호작용에 의해 8-비트 길이의 직렬 데이타 중에서 임의 비트 길이의 데이타를 송신하는 것이 가능하다.
제11도는 두번째 실시예에 따른 제어기로서, 시스템의 송신측에 제공된 구성을 도시한 것이다(제2(a)도와 제6도의 마이크로 컴퓨터 S내의 직렬 제어기 100참조).
본 실시예에서, 제어기는 다른 칩으로부터 공급된 외부클럭 Ci을 사용한다. 이 경우에 있어서, 내부적으로 발생된 의사클럭 DCK와 함께 외부클럭 Ci을 동기화하는 제어기가 필요하다. 이점에 관해서는, 동기화 42와 44가 제공된다.
또한, 선택기 43이 외부클럭 Ci 또는 내부클럭 CK를 선택하기 위하여 제공된다.제10도의 경우와 마찬가지로, 직렬 데이타는 출력 제어기 10에 의한 클럭(CK 또는 DCK)와 함께 동기화되고, 8-비트 길이의 직렬 데이타 중에서 임의 비트 길이의 데이타는 레지스터 7, 카운터 8 및 비교기 9의 상호작용에 의하여 송신될 수 있다.
제12도는 세번째 실시예에 따른 제어기로서, 시스템의 수신측에 제공된 구성을 도시한 것이다(제2(a)도, 제6도의 마이크로 컴퓨터 R, R1' 내의 직렬 제어기 100참조).
본 실시예에서, 제어기는 칩내에서 발생된 내부클럭 CK를 사용한다. 이 경우에, 클럭 CK와 DCK의 동기화를 위한 제어는 불필요하다. 그러나, 칩의 외부로부터 수신된 직렬 데이타가 내부적으로 발생된 의사클럭 DCK와 비동기화 하기 때문에, 직렬 데이타의 동기화를 위한 제어가 필요하다. 이점에 관하여, 동기화 블럭 41은 입력버퍼 27a와 함께 제공된다. 그러므로, 직렬 이동 레지스터 1에서 출력되는 직렬 데이타는 클럭 제어기 2로부터의 클럭(CK 또는 DCK)출력과 함께 동기화된다. 또한, 비트 길이 설정 레지스터 7, 카운터 8 및 비교기 9의 상호작용에 의하여 직렬 이동 레지스터 1에서의 8-비트 길이의 직렬 데이타 중에서 임의 비트 길이 데이트를 수신하는 것이 가능하다.
제13도는 4번째 실시예에 따른 제어기로서, 시스템의 수신측에 제공된 구성을 도시한 것이다(제2(a)도와 제6도의 마이크로 컴퓨터 R1, R1'내의 직렬 제어기 100참조).
본 실시예에서, 제어기는 다른 칩으로부터 공급된 외부클럭 Ci를 사용한다. 이 경우에, 내부적으로 발생된 의사클럭 DCK와의 비동기화 입력 직렬 데이타 Di와 함께 비동기화 외부클럭 Ci를 동기화 하기 위한 제어가 필요하다. 이점에 관하여, 시스템 블럭 41, 42 및 44가 제공된다. 또한, 선택기 43은 외부클럭 Ci 또는 내부클럭 CK를 선택하기 위해 제공된다. 제12도의 경우와 마찬가지로, 직렬 이동 레지스터 1에서 출력되는 직렬 데이타는 클럭(CK 또는 DCK)와 함께 동기화되고, 직렬 이동 레지스터 1에서의 8-비트길이의 직렬 데이타중에서 임의 비트길이 데이타가 수신될 수 있다.
다음에, 직렬 데이타 통신 동작을 제14도 내지 제18도에 의하여 설명한다.
제14도는 8-비트길이의 데이타 중에서 3개의 비트(비트 2 내지 비트 4)의 데이타가 송신되는 직렬 데이타 송신동작의 예를 도시한 것이다.
먼저, 비트길이 설정 레지스터 7은 개시값으로서 비트 위치 2와 정지값으로서 비트위치 4를 설정한다. 8-비트길이의 직렬 데이타는 비트 0 내지 비트 7로 표시된다. 다음에, 직렬 데이타 통신 동작이 시작되고 제어기는 클럭 제어기 2에 의하여 선택된 의사클럭 DCK에 의하여 이동 및 계수동작을 시작한다.
비교기 9가 개시값과 카운터 8의 값과의 일치를 검출할때, 클럭 제어기는 2는 직렬 데이타 통신을 위하여 이동클럭을 클럭 CK로 변환한다. 그래서, 제어기는 선택된 이동클럭 CK에 의하여 이동 및 계수동작을 행한다. 이때에, 출력 인에이블 신호(OE)는 "H"레벨로 되고 이동클럭과 함께 비트 2 내지 비트 4의 데이타가 외부로 출력된다.
비트 4의 데이타의 출력이 종결될때, 비교기 9는 정지값과 카운터 8의 값과 일치를 검출한다. 이때에, 출력 인에이블 신호(OE)는 "L"레벨로 되고 직렬 데이타와 이동클럭의 출력이 중지되거나 억제된다. 또한, 클럭 제어기 2는 이동클럭을 다시 의사클럭 DCK로 변환하여 제어기는 8비트가 계수될때까지 의사클럭 DCK에 의하여 이동 및 계수동작을 계속 행한다. 8비트를 계수한 후에, 이동 및 계수동작이 중지된다.
상기 설명한 바와 같이, 8-비트길이 데이타 중에서 임의 비트길이(비트 2 내지 비트 4)의 데이타는 직렬 데이타 통신 지속기간중에 송신되고, 직렬 데이타 이동동작은 의사 지속기간중에 의사클럭에 의하여 실행된다. 따라서 데이타 통신(송신)에 요구되는 시간을 단축하는 것이 가능하다.
비트 4의 데이타 출력이 종결된 후에 의사클럭에 의하여 이동동작을 행하는 것은 불가능하다.
직렬 데이타 송신동작의 다른 예를 제15(a)도 내지 제15(h)도에 도시하였다. 이것은 4-비트길이의 데이타중에 2개비트(빗금친 부분) 데이타가 송신되는 경우를 도시한 것이다.
제16도는 8-비트길이의 데이타 중에서 3개 비트(비트 2 내지 비트 4)의 데이타가 수신되는 직렬 데이타 수신동작의 예를 도시한 것이다.
먼저, 카운터 8은 개시값으로서 값 3을 설정하고 비트길이 설정 레지스터 7은 정지값으로서 비트위치 4를 설정한다. 이동 및 계수동작은 외부로부터의 이동클럭과 직렬 데이타의 수신시 시작된다. 이때에, 카운터 8은 설정값으로부터 계수동작을 시작한다.
다음에, 비교기 9가 정지값과 카운터 8의 값과의 일치를 검출할때, 클럭 제어기 2는 이동클럭을 의사클럭으로 변환하여 의사클럭 DCK에 의하여 이동 및 계수동작을 행한다. 이때에, 카운터 8의 값이 8(비트)에 도달할때, 이동 및 계수동작은 종결된다.
그러므로, 직렬 이동 레지스터 1에서의 8비트 길이의 데이타 중에서 임의 비트길이의(비트 2 내지 비트 4)데이타는 직렬 데이타 통신 지속기간중에 수신되고, 직렬 데이타의 이동동작은 의사 지속기간중에 의사클럭에 의해 실행된다. 따라서, 데이타 통신(수신)에 요구되는 시간을 단축시키는 것이 가능하다. 특히, 직렬 데이타의 수신 처리를 간소화시켜 소프트웨어 처리로 인한 제어기에 대한 부담을 경감시킬 수가 있다.
직렬 데이타 수신동작의 다른 예는 제17(a)도 내지 제17(f)도에 도시되어 있다. 이것은 4-비트길이의 데이타 중에서 2개비트(빗금친 부분)데이타가 수신되는 경우를 도시한 것이다.
부가적으로, 제18도에 도시된 바와 같이 데이타의 비트위치를 각각, 송신측과 수신측에서 개시값과 정지값을 적당하게 변화시켜 임의 비트 위치로 실제 송신되거나 수신되도록 하는 것이 가능하다.
상기 설명된 실시예에서, LSB(비트 0)로 부터 시작하는 데이타의 직렬 데이타 통신에 대하여 설명하였지만, 여기에 제한되지는 않는다. MSB(비트 7)로 부터 시작하는 데이타의 직렬 데이타 통신도 역시 가능하다.
비록 본 발명이 몇가지 실시예들에 의하여 설명되었지만, 본 발명의 다른 실시예나 변경이 발명의 정신 또는 필수 특징으로 부터 벗어나는 일없이 가능하다는 것은 해당분야의 숙련자에게 있어 명백한 것이다.

Claims (27)

  1. 직렬 데이타 통신 시스템의 수신측에 제공되어 그 송신측으로부터 직렬 데이타를 수신하는 제어기에있어서, 내부버스(21)에 연결되어, 직렬 데이타 통신의 대상으로 되는 임의 비트길이의 데이타를 직렬로 기억하는 메모리 수단(1); 메모리 수단으로부터 수신되는 데이타의 비트길이를 임의로 설정하는 비트길이 설정수단(7); 메모리 수단에 동작가능하게 연결되고 송신측에서의 직렬 데이타, 첫번째 클럭(CK), 및 두번째 클럭(DCK)에 응답하여, 직렬 데이타 통신을 행할때 직렬 데이타를 첫번째 클럭과 함께 동기화 하고 직렬 데이타 통신을 행하지 않을때 직렬 데이타를 두번째 클럭과 함께 동기화하는 동기화 수단(40, 2); 및 동기화 수단에 동작가능하게 연결되어, 첫번째 클럭을 계수하고, 첫번째 클럭의 계수값이 상기 임의로 설정된 비트길이에 의하여 설정된 값 이내에 있을때 제어기가 직렬 데이타 통신을 하게 하는 첫번째 지속기간을 지시하고, 계수 값의 임의로 설정된 비트길이에 의하여 설정된 값 이외에 있을때 제어기가 직렬 데이타 통신을 하지 못하게 하는 두번째 지속기간을 지시하는 통신 제어수단(13)으로 구성되며, 첫번째 지속기간이 상기 통신 제어수단에 의해 지시될때, 상기 임의로 설정된 비트길이의 데이타가 메모리 수단에 기억되어 내부 버스에 수신된 직렬 데이타로 출력되고, 두번째 지속기간이 상기 통신 제어수단에 의해 지시될때, 내부 버스에 직렬 데이타의 수신이 억제되는 것을 특징으로 하는 제어기.
  2. 청구범위 제1항에 있어서, 동기화를 위한 제어 클럭, 두번째 클럭 및 두번째 클럭과 동기화한 내부 클럭을 발생하는 클럭 발생수단(30)으로 더 구성되는 것을 특징으로 하는 제어기.
  3. 청구범위 제2항에 있어서, 통신 제어수단이 첫번째와 두번째 클럭을 계수하는 카운터(8) 및 카운터에 의하여 계수된 값이 비트길이 설정수단에 의하여 설정된 비트 위치에 대응하는 값과 일치하는지를 검출하는 비교기(9)로 구성되어, 첫번째 지속기간 또는 두번째 지속기간을 지시하는 것을 특징으로 하는 제어기.
  4. 청구범위 제3항에 있어서, 카운터와 비트길이 설정수단이 내부 버스에 연결되어 내부버스를 거쳐 공급된 지시에 따라 각각 상기 임의로 설정된 비트길이의 개시 비트 위치와 정지 비트 위치를 설정하는 것을 특징으로 하는 제어기.
  5. 청구범위 제4항에 있어서, 동기화 수단이 클럭 발생수단으로부터의 클럭에 응답하고, 직렬 데이타를 두번째 클럭과 함께 동기화를 행하여 첫번째 클럭으로서 내부 클럭을 출력하는 동기화 회로(40), 및 제어 신호(RX)에 응답하여 동기화 회로로부터 출력되는 첫번째 클럭 또는 클럭 발생수단으로부터 출력되는 두번째 클럭을 선택적으로 출력하는 클럭 제어기(2)로 구성되는 것을 특징으로 하는 제어기.
  6. 청구범위 제5항에 있어서, 클럭 제어기는 카운터가 계수동작을 시작할때부터 비교기가 비트길이 설정 수단에 있는 정지비트 위치에 대응하는 값과 카운터에서 계수된 값과의 일치함을 검출할때까지 첫번째 클럭을 선택하는 것을 특징으로 하는 제어기.
  7. 청구범위 제5항에 있어서, 동기화 회로가 송신측으로 부터의 직렬 데이타를 두번째 클럭과 함께 동기화하여 동기화된 데이타를 메모리 수단에 송신하는 동기화 블럭(41), 및 제어 신호에 응답하여 클럭 제어기에 첫번째 클럭의 출력 또는 그 출력의 억제를 제어하는 동기화 블럭(44)으로 구성되는 것을 특징으로 하는 제어기.
  8. 청구범위 제5항에 있어서, 상기 첫번째 클럭이 송신측으로부터 공급되는 경우에, 동기화 회로가 두번째 클럭과 함께 동기화 하기 위하여 첫번째 클럭을 제어하는 것을 특징으로 하는 제어기.
  9. 청구범위 제8항에 있어서, 동기화 회로가 두번째 클럭과 함께 송신측으로부터의 직렬 데이타를 동기화하여 메모리 수단에 동기화된 데이타를 송신하는 동기화 블럭(41), 두번째 클럭과 함께 외부 클럭을 동기화하는 동기화 블럭(42), 동기화된 외부 클럭 또는 내부 클럭을 선택하는 선택기(43), 및 제어 신호에 응답하여 클럭 제어기에 선택된 클럭의 출력과 또는 그 출력의 억제를 제어하는 동기화 블럭(44)으로 구성되는 것을 특징으로 하는 제어기.
  10. 청구범위 제1항에 있어서, 제어기가 칩 형태로 마이크로 컴퓨터에 있는 내부 버스에 연결된 CPU와 함께 결합된 것을 특징으로 하는 제어기.
  11. 청구범위 제1항에 있어서, 메모리 수단에 있는 직렬 데이타가 첫번째 지속기간의 첫번째 클럭과 두번째 지속기간의 두번째 클럭에 의하여 이동되고, 두번째 클럭의 주파수가 첫번째 클럭의 주파수보다 높게 된 것을 특징으로 하는 제어기.
  12. 직렬 데이타를 통신 시스템의 송신측에 제공되어 그 수신측에 직렬 데이타를 송신하는 제어기에 있어서, 내부 버스에 연결되어, 직렬 데이타 통신의 대상으로 되는 소정 비트길이의 데이타를 직렬로 기억하는 메모리 수단(1); 메모리 수단 으로부터 수신되는 데이타의 비트길이를 임의로 설정하는 비트길이 설정수단(7); 메모리 수단에 동작가능하게 연결되고 첫번째 클럭(CK)과 두번째 클럭(DCK)에 응답하여, 직렬 데이타 통신을 행할때 직렬 데이타와 함께 동기화 하고, 직렬 데이타 통신을 행하지 않을때 직렬 데이타와 함께 동기화하는 동기화 수단(40, 2); 동기화 수단에 동작가능하게 연결되어, 첫번째 클럭을 계수하고, 첫번째 클럭의 계수값이 상기 임의로 설정된 비트길이에 의하여 설정된 값이내에 있을때 제어기가 직렬 데이타 통신을 하게 하는 첫번째 지속기간을 지시하며, 계수값이 임의로 설정된 비트길이에 의하여 설정된 값 이외에 있을때 제어기가 직렬 데이타 통신을 하지 못하게 하는 두번째 지속기간을 지시하는 통신 제어수단(13); 및 메모리 수단, 통신 제어수단 및 동기화 수단에 동작가능하게 연결되어, 직렬 데이타 통신을 행하기 위하여 첫번째 지속기간이 상기 통신 제어수단에 의해 지시될때 메모리 수단에 기억된 직렬 데이타중에서 상기 임의로 설정된 비트길이의 데이타를 출력하고 두번째 지속기간이 상기 통신 제어수단에 의해 지시될때 직렬 데이타의 송신을 억제하는 출력 제어수단(10)으로 구성되는 것을 특징으로 하는 제어기.
  13. 청구범위 제12항에 있어서, 동기화를 위한 제어클럭, 두번째 클럭 및 두번째 클럭과 동기화한 내부 클럭을 발생하는 클럭 발생수단(30)으로 더 구성되는 것을 특징으로 하는 제어기.
  14. 청구범위 제13항에 있어서, 통신 제어수단이 첫번째와 두번째 클럭을 계수하는 카운터(8)와 계수된 값이 비트길이 설정 수단에 의하여 설정된 비트 위치에 대응하는 값과 일치하는지를 검출하는 비교기(9)로 구성되어, 첫번째 지속기간 또는 두번째 지속기간을 지시하는 것을 특징으로 하는 제어기.
  15. 청구범위 제14항에 있어서, 비트길이 설정 수단이 내부 버스에 연결되고 내부 버스를 거쳐 공급된 지시에 따라 상기 임의로 설정된 비트길이의 개시 비트 위치와 정지 비트 위치를 설정하는 것을 특징으로 하는 제어기.
  16. 청구범위 제15항에 있어서, 출력 제어수단이 비교기의 출력 및, 두번째 클럭과 함께 동기화하여 동기화 수단으로 부터 공급된 제어 신호(Q)에 응답하고 출력 인에이블 신호(OE)를 형성하는 게이트 회로(14-16, 22, 23)로 구성되어, 직렬 데이타의 출력 또는 직렬 데이타의 출력의 억제가 출력 인에이블 신호에 의해 제어되는 것을 특징으로 하는 제어기.
  17. 청구범위 제16항에 있어서, 동기화 수단이 클럭 발생수단으로 부터의 클럭에 응답하고 두번째 클럭과 함께 직렬 데이타의 동기화를 행하며 첫번째 클럭으로서 내부 클럭을 출력하는 동기화 회로(40), 및 제어신호(RX)에 응답하여 동기화 회로로 부터 출력되는 첫번째 클럭 또는 클럭 발생수단으로 부터 출력되는 두번째 클럭을 선택적으로 출력하는 클럭 제어기(2)로 구성되는 것을 특징으로 하는 제어기.
  18. 청구범위 제17항에 있어서, 클럭 제어기는 비교기가 비트길이 설정 수단에서의 개시 비트 위치에 대응하는 값과 카운터에서의 계수값과의 일치를 검출할때 부터 비트길이 설정 수단에서의 정지 비트 위치에 대응하는 값과 카운터에서의 계수값과의 일치를 검출할때까지 첫번째 클럭을 선택하는 것을 특징으로 하는 제어기.
  19. 청구범위 제17항에 있어서, 동기화 회로가 제어 신호에 응답하여 클럭 제어기에 첫번째 클럭의 출력 또는 그 출력의 억제를 제어하는 동기화 블럭(44)으로 구성되는 것을 특징으로 하는 제어기.
  20. 청구범위 제17항에 있어서, 상기 첫번째 클럭이 수신측으로 부터 공급되는 경우에 동기화 회로가 두번째 클럭과 함께 동기화하기 위하여 첫번째 클럭을 제어하는 것을 특징으로 하는 제어기.
  21. 청구범위 제20항에 있어서, 동기화 회로가 두번째 클럭과 함께 외부 클럭을 동기화하는 동기화 블럭(42), 동기화된 외부 클럭 또는 내부 클럭을 선택하는 선택기(43), 및 제어신호에 응답하여 클럭 제어기에 선택된 클럭의 출력 또는 그 출력의 억제를 제어하는 동기화 블럭(44)으로 구성되는 것을 특징으로 하는 제어기.
  22. 청구범위 제12항에 있어서, 제어기가 칩형태로 마이크로 컴퓨터내의 내부 버스에 연결된 CPU(20)과 함께 결합되는 것을 특징으로 하는 제어기.
  23. 청구범위 제12항에 있어서, 메모리 수단에 있는 직렬 데이타가 첫번째 지속 기간의 첫번째 클럭과 두번째 지속기간의 두번째 클럭에 의하여 이동되고 두번째 클럭 주파수는 첫번째 클럭 주파수보다 높게 선택되는 것을 특징으로 하는 제어기.
  24. 송신측에 제공된 마이크로 컴퓨터(S)와 수신측에 제공된 마이크로 컴퓨터(R1)를 포함하고 각각의 마이크로 컴퓨터가 제어기(100)와 내부버스(21)를 거쳐 제어기에 연결된 CPU(20)을 포함하는 직렬 데이타 통신 시스템에 있어서, 송신측에서의 제어기가 내부 버스에 연결되어 직렬 데이타 통신의 대상이 되는 소정의 비트길이의 데이타를 직렬로 기억하는 첫번째 메모리 수단, 첫번째 메모리 수단으로 부터 수신되는 데이타의 비트크길이를 임의로 설정하는 비트길이 설정 수단, 첫번째 메모리 수단에 동작가능하게 연결되고 첫번째 클럭과 두번째 클럭에 응답하여, 직렬 데이타 통신을 행할때 첫번째 클럭과 함께 직렬 데이타를 동기화 하고 직렬 데이타 통신을 행하지 않을때 두번째 클럭과 함께 직렬 데이타를 동기화하는 첫번째 동기수단, 첫번째 동기화 수단에 동작가능하게 연결되어, 첫번째 클럭을 계수하고, 첫번째 클럭의 계수값이 상기 임의로 설정된 비트길이에 의해 설정된 값이내에 있을때 제어기가 직렬 데이타 통신을 하게 하는 첫번째 지속기간을 지시하며, 계수값이 상기 임의적으로 설정된 비트길이에 의해 설정된 값 이외에 있을때 제어기가 직렬 데이타 통신을 하지 못하게 하는 첫번째 통신 제어수단, 및 첫번째 메모리 수단, 첫번째 통신 제어수단 및 첫번째 동기화 수단에 동작가능하게 연결되어, 직렬 데이타 통신을 행하기 위하여 첫번째 지속기간이 상기 첫번째 통신 제어수단에 의해 지시될때 첫번째 메모리 수단에 기억된 직렬 데이타 중에 임의로 설정된 비트 길이의 데이타를 출력하며 두번째 지속기간이 첫번째 통신 제어수단에 의해 지시될때 직렬 데이타의 송신을 억제하는 동기화 수단으로 구성되며, 수신측에서의 제어기가 내부 버스에 연결되어 직렬 데이타 통신의 대상이 되는 소정의 비트길이의 데이타를 직렬로 기억하는 두번째 메모리 수단, 두번째 메모리 수단으로 부터 수신되는 데이타의 비트길이를 임의로 설정하는 비트길이 설정수단, 두번째 메모리 수단에 동작가능하게 연결되고, 송신측으로부터의 직렬 데이타, 첫번째 클럭 및 두번째 클럭에 응답하여, 직렬 데이타 통신을 행할때 직렬 데이타를 첫번째 클럭과 함께 동기화하고, 직렬 데이타 통신을 행하지 않을때 직렬 데이타를 두번째 클럭과 함께 동기화하는 두번째 동기화 수단, 및 두번째 동기화 수단에 동작가능하게 연결되어, 첫번째 클럭을 계수하고, 첫번째 클럭의 계수값이 상기 임의로 설정된 비트길이에 의해 설정된 값 이내에 있을때 제어기가 직렬 데이타 통신을 하게 하는 첫번째 지속기간을 지시하며, 계수값이 상기 임의로 설정된 비트길이에 의해 설정된 값이외에 있을때 제어기가 직렬 데이타 통신을 하지 못하게 하는 두번째 지속기간을 지시하는 두번째 통신 제어수단으로 구성되고, 첫번째 지속 기간이 두번째 통신 제어수단에 의해 지시되는 경우에 상기 임의로 설정된 비트길이의 데이타가 상기 두번째 메모리 수단에 기억되어 내부 버스에 수신된 직렬 데이타를 출력하고, 두번째 지속기간이 두번째 통신 제어수단에 의해 지시되는 경우에 직렬 데이타의 수신이 내부 버스에서 억제되는 것을 특징으로 하는 직렬 데이타 통신 시스템.
  25. 송신측에 제공되고 제어기(100)와 내부 버스(21)를 거쳐 제어기에 연결된 CPU(21)를 갖는 마이크로 컴퓨터(S)와 수신측에 제공되고 직렬 데이타와 제어기에서의 클럭을 수신하는 액정장치용 구동기(R2)를 포함하는 직렬 데이타 통신 시스템에 있어서, 내부 버스에 연결되어 직렬 데이타 통신의 대상이 되는 임의 비트길이의 데이타를 직렬로 기억하는 메모리 수단; 메모리 수단으로 부터 송신되는 데이타의 비트길이를 임의로 설정하는 비트길이 설정수단; 메모리 수단에 동작 가능하게 연결되고 첫번째 클럭 및 두번째 클럭에 응답하여, 직렬 데이타 통신을 행할때 직렬 데이타를 첫번째 클럭과 함께 동기화하고 직렬 데이타 통신을 행하지 않을때 직렬 데이타를 두번째 클럭과 함께 동기화하는 동기화 수단; 동기화 수단에 동작가능하게 연결되어, 첫번째 클럭을 계수하고, 첫번째 클럭의 계수값이 상기 임의로 설정된 비트길이에 의해 설정된 값 이내에 있을때 제어기가 직렬 데이타 통신을 하게 하는 첫번째 지속기간을 지시하며, 계수값이 상기 임의로 설정된 비트길이에 의해 설정된 값 이외에 있을때 제어기가 직렬 데이타 통신을 하지 못하게 하는 두번째 지속 기간을 지시하는 통신 제어수단; 메모리 수단, 통신 제어수단 및 동기화 수단에 동작가능하게 연결되어, 직렬 데이타 통신을 행하기 위하여 첫번째 지속 기간이 통신 제어수단에 의해 지시될때 메모리 수단에 기억된 직렬 데이타중에 상기 임의로 설정된 비트길이의 데이타를 출력하고, 두번째 지속기간이 통신 제어수단에 의해 지시될때 직렬 데이타의 송신을 억제하는 출력 제어수단으로 구성되는 것을 특징으로 하는 직렬 데이타 통신 시스템.
  26. 송신측에 제공되고 제어기(100)와 내부 버스(21)를 거쳐 제어기에 연결된 CPU(20)를 갖는 마이크로 컴퓨터(S'), 및 수신측에 제공되고 직렬 데이타와 각각 칩 인에이블 신호와 기록 인에이블 신호로서 제어기로 부터 공급된 클럭을 수신하는 직렬 데이타 통신의 대상이 되는 소정 비트길이의 메모리 칩(R3)을 포함하는 직렬 데이타 통신 시스템에 있어서, 내부 버스에 연결되어 직렬 데이타 통신의 대상이 되는 임의 비트길이의 데이타를 직렬로 기억하는 메모리 수단; 메모리 수단으로 부터 송신되는 데이타의 비트길이를 임의로 설정하는 비트길이 설정 수단; 메모리 수단에 동작가능하게 연결되고 첫번째 클럭 및 두번째 클럭에 응답하여, 직렬 데이타 통신을 행할때 직렬 데이타를 첫번째 클럭과 함께 동기화하고 직렬 데이타 통신을 행하지 않을때 직렬 데이타를 두번째 클럭과 함께 동기화 하는 동기화 수단; 동기화 수단에 동작가능하게 연결되어, 첫번째 클럭윽 계수하고, 첫번째 클럭의 계수값이 상기 임의로 설정된 비트길이에 의해 설정된 값 이내에 있을때 제어기가 직렬 데이타 통신을 하게 하는 첫번째 지속 기간을 지시하고, 계수값이 상기 임의로 설정된 비트길이에 의해 설정된 값 이외에 있을때 제어기가 직렬 데이타 통신을 하지 못하게 하는 두번째 지속기간을 지시하는 통신제어수단; 및 메모리 수단, 통신 제어수단, 및 동기화 수단에 동작 가능하게 연결되어, 직렬 데이타 통신을 행하기 위하여 첫번째 지속기간이 통신 제어수단에 지시되는 경우에 메모리 수단에 기억된 직렬 데이타중에 상기 임의로 설정된 비트길이의 데이타를 출력하고, 두번째 지속기간이 상기 통신 제어수단에 지시되는 경우에 직렬 데이타의 송신을 억제하는 출력 제어수단으로 구성되고, 메모리칩이 직렬 데이타와 제어기로 부터 공급된 클럭에 의하여 병렬 형태로 데이타의 기록/판독 동작을 행하는 것을 특징으로 하는 직렬 데이타 통신 시스템.
  27. 송신측에 제공되고 제어기(100)와 내부 버스(21)을 거쳐 제어기에 연결된 CPU(20)를 갖는 마이크로 컴퓨터(S'), 및 수신측에 제공된 제어하에 시스템을 포함하는 직렬 데이타 통신 시스템에 있어서, 내부 버스에 연결되고 직렬 데이타 통신의 대상이 되는 비트길이의 데이트를 직렬로 기억하는 메모리 수단; 메모리 수단으로 부터 송신되는 데이타의 비트길이를 임의로 설정하는 비트길이 설정 수단; 메모리 수단에 동작가능하게 연결되고 첫번째 클럭 및 두번째 클럭에 응답하여, 직렬 데이타 통신을 행할때 직렬 데이타를 첫번째 클럭과 함께 동기화하고, 직렬 데이타 통신을 행하지 않을때 직렬 데이타를 두번째 클럭과 함께 동기화 하는 동기화 수단; 동기화 수단에 동작가능하게 연결되어, 첫번째 클럭을 계수하고, 첫번째 클럭의 계수값이 상기 임의로 설정된 비트길이에 의해 설정된 값이내에 있을때 제어기가 직렬 데이타 통신을 하게 하는 첫번째 지속 기간을 지시하며, 계수값이 임의로 설정된 비트길이에 의해 설정된 값이외에 있을때 제어기가 직렬 데이타 통신을 하지 못하게 하는 두번째 지속기간을 지시하는 통신 제어수단; 및 메모리 수단, 통신 제어수단, 및 동기화 수단에 동작가능하게 연결되어, 직렬 데이타 통신을 행하기 위하여 첫번째 지속기간이 통신 제어수단에 의해 지시되는 경우에 메모리 수단에 기억된 직렬 데이타중에 상기 임의로 설정된 비트길이의 데이타를 출력하고, 두번째 지속기간이 통신 제어수단에 의해 지시되는 경우에 직렬 데이타의 송신을 억제하는 출력 제어수단으로 구성되고; 제어하에 시스템이 다수의 메모리 칩(R31, R32)에, 제어기로 부터 공급된 클럭의 에지를 검출하는 회로(114), 및 제어기로 부터 공급된 직렬 데이타를 일시적으로 래치하고 회로의 출력에 응답하여 그 데이타를 이동시키는 레지스터 수단(112)으로 구성되어, 제어기로 부터 공급된 직렬 데이타에 의하여 직렬 형태로 데이타의 기록 동작을 행하는 것을 특징으로 하는 직렬 데이타 통신 시스템.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011152589A1 (ko) * 2010-06-03 2011-12-08 한국표준과학연구원 신호처리장치 및 그 신호처리방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5414721A (en) * 1991-05-29 1995-05-09 Sharp Kabushiki Kaisha Serial data receiving device
JP3088180B2 (ja) * 1992-03-26 2000-09-18 日本電気アイシーマイコンシステム株式会社 シリアル入力インタフェース回路
US5524237A (en) * 1992-12-08 1996-06-04 Zenith Electronics Corporation Controlling data transfer between two microprocessors by receiving input signals to cease its data output and detect incoming data for reception and outputting data thereafter
FR2699707B1 (fr) * 1992-12-23 1995-01-27 Bull Sa Système informatique à haut débit, composant de mémoire et contrôleur de mémoire en résultant.
JPH07129486A (ja) * 1993-10-29 1995-05-19 Mitsubishi Electric Corp シリアル通信回路
JPH07225263A (ja) * 1994-02-09 1995-08-22 Advantest Corp ビット誤り測定器
JPH08161259A (ja) * 1994-11-30 1996-06-21 Mitsubishi Electric Corp 直列データ受信装置及び直列データ転送装置
KR0167938B1 (ko) * 1995-08-28 1999-01-15 배순훈 데이터 전송망의 통신상태 감지회로
US6069926A (en) 1996-10-30 2000-05-30 Canon Kabushiki Kaisha Communication control system and apparatus
US6026453A (en) * 1997-07-15 2000-02-15 International Business Machines Corporation System for facilitating serial data communications utilizing number of cycles input signal remained asserted to indicate data output logical state
US9658857B2 (en) * 1997-11-14 2017-05-23 Thang Tran Method and apparatus for processor to operate at its natural clock frequency in the system
WO2001059577A1 (de) * 2000-02-07 2001-08-16 Siemens Aktiengesellschaft Verfahren und schnittstelleneinrichtung zur kopplung unabhängiger prozessorbussysteme
JP2002041322A (ja) 2000-07-26 2002-02-08 Sumitomo Wiring Syst Ltd 車載用電子ユニットの検査方法
KR100441601B1 (ko) * 2001-10-19 2004-07-23 삼성전자주식회사 메모리 카드, 디지털 기기 및 메모리 카드와 디지털 기기사이의 데이터 인터페이스 방법
JP4780030B2 (ja) * 2007-05-08 2011-09-28 セイコーエプソン株式会社 送信機、受信機、送信方法、受信方法、可変長シリアル・バースト・データ転送システム、半導体装置、およびハイブッド半導体装置
JP4780029B2 (ja) * 2007-05-08 2011-09-28 セイコーエプソン株式会社 送信機、受信機、送信方法、受信方法、固定長シリアル・バースト・データ転送システム、半導体装置、およびハイブッド半導体装置
JP7393380B2 (ja) * 2021-04-21 2023-12-06 矢崎総業株式会社 通信システム及び通信システムの配置方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3696338A (en) * 1970-08-20 1972-10-03 Tektronix Inc Data terminal-computer serial interface system having automatic baud rate switching
GB1478363A (en) * 1974-07-30 1977-06-29 Mullard Ltd Data transmission systems
JPS6016664B2 (ja) * 1977-10-28 1985-04-26 豊田工機株式会社 デ−タ転送装置
DE2920994A1 (de) * 1979-05-23 1980-11-27 Siemens Ag Datensende/-empfangseinrichtung mit parallel/seriell- und seriell/parallel- zeichenumsetzung, insbesondere zum datenaustausch zwischen kommunizierenden datenverarbeitungsanlagen
EP0036864B1 (en) * 1979-10-09 1984-10-03 BURROUGHS CORPORATION (a Michigan corporation) Data communications controller
US4405979A (en) * 1980-10-06 1983-09-20 Honeywell Information Systems Inc. Data processing system having apparatus in a communications subsystem for establishing byte synchronization
US4408272A (en) * 1980-11-03 1983-10-04 Bell Telephone Laboratories, Incorporated Data control circuit
US4467445A (en) * 1981-06-16 1984-08-21 International Business Machines Corporation Communication adapter circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011152589A1 (ko) * 2010-06-03 2011-12-08 한국표준과학연구원 신호처리장치 및 그 신호처리방법
US8941516B2 (en) 2010-06-03 2015-01-27 Korea Research Institute Of Standards And Science Signal processing apparatus and signal processing method thereof

Also Published As

Publication number Publication date
EP0418776A3 (en) 1993-01-07
US5199107A (en) 1993-03-30
DE69032956D1 (de) 1999-04-01
JP2851879B2 (ja) 1999-01-27
DE69032956T2 (de) 1999-06-24
JPH03104459A (ja) 1991-05-01
EP0418776B1 (en) 1999-02-24
EP0418776A2 (en) 1991-03-27
KR910007309A (ko) 1991-04-30

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