JP2000216834A - 同期回路 - Google Patents
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- JP2000216834A JP2000216834A JP11012768A JP1276899A JP2000216834A JP 2000216834 A JP2000216834 A JP 2000216834A JP 11012768 A JP11012768 A JP 11012768A JP 1276899 A JP1276899 A JP 1276899A JP 2000216834 A JP2000216834 A JP 2000216834A
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Abstract
(57)【要約】
【課題】複数の機器間でデータ列の送受信を行なうとき
の受信データ列の同期回路で、 機器間で同一のクロッ
クを同期用クロックとして用いたり、機器間で位相合わ
せ用のタイミング信号などを用いることなく、簡易な方
法で機器間の位相差の少ない同期回路を提供する。 【解決手段】単一の検出クロックを用いて、入力データ
列の開始位置をクロックの変化点毎に検出し、検出され
た変化点を基準としてクロックを発生させ、発生クロッ
クでデータを同期する。このとき、同期用クロックは、
常に発生させているのではなく、データ列の開始位置を
検出した時点から発生を開始し、データ列の終了で停止
しする。
の受信データ列の同期回路で、 機器間で同一のクロッ
クを同期用クロックとして用いたり、機器間で位相合わ
せ用のタイミング信号などを用いることなく、簡易な方
法で機器間の位相差の少ない同期回路を提供する。 【解決手段】単一の検出クロックを用いて、入力データ
列の開始位置をクロックの変化点毎に検出し、検出され
た変化点を基準としてクロックを発生させ、発生クロッ
クでデータを同期する。このとき、同期用クロックは、
常に発生させているのではなく、データ列の開始位置を
検出した時点から発生を開始し、データ列の終了で停止
しする。
Description
【0001】
【発明の属する技術分野】本発明は同期回路、特にデー
タ列の同期方式の一方式である調歩同期式を用いて複数
の装置間でデータ列の送受信を行う際の、受信データ列
の同期回路に関する。
タ列の同期方式の一方式である調歩同期式を用いて複数
の装置間でデータ列の送受信を行う際の、受信データ列
の同期回路に関する。
【0002】
【従来の技術】従来は、この種の同期回路では、データ
列を同期する為のクロックとしては、各装置が有する基
準クロックを分周することにより発生されたクロックを
用いている。これらのクロックは、各装置で独立に動い
ているので、受信後のデータ列(同期がとれたデータ
列)は、装置間では同位相とならない。場合によって
は、図6のタイミングチャートに示す如く、位相差がか
なり大きくなることがある。
列を同期する為のクロックとしては、各装置が有する基
準クロックを分周することにより発生されたクロックを
用いている。これらのクロックは、各装置で独立に動い
ているので、受信後のデータ列(同期がとれたデータ
列)は、装置間では同位相とならない。場合によって
は、図6のタイミングチャートに示す如く、位相差がか
なり大きくなることがある。
【0003】図6のタイミングチャートにおいて、
(a)は装置1の基準クロック、(b)及び(f)は装
置1の同期クロックである。(c)は装置2の基準クロ
ック、(d)及び(h)は装置2の同期クロックであ
る。(e)は装置1の受信データを示す。(g)及び
(i)は、夫々装置1及び装置2の受信後のデータを示
す。これら両波形(g)及び(i)を見れば明らかな如
く、両者間に大きな位相差が生じることがある。位相差
が大きくなると、例えば装置間でデータの送受信を相互
に連続して行う場合には、データ間で連続とならずに冗
長ビットが生じ、データ伝送の効率が悪くなることがあ
った。
(a)は装置1の基準クロック、(b)及び(f)は装
置1の同期クロックである。(c)は装置2の基準クロ
ック、(d)及び(h)は装置2の同期クロックであ
る。(e)は装置1の受信データを示す。(g)及び
(i)は、夫々装置1及び装置2の受信後のデータを示
す。これら両波形(g)及び(i)を見れば明らかな如
く、両者間に大きな位相差が生じることがある。位相差
が大きくなると、例えば装置間でデータの送受信を相互
に連続して行う場合には、データ間で連続とならずに冗
長ビットが生じ、データ伝送の効率が悪くなることがあ
った。
【0004】次に、複数(この場合には3つ)の装置1
乃至装置3を相互接続してデータを相互に送受信する場
合の接続図を図7に示す。装置1から装置2及び装置3
に夫々装置1のデータを送信する。装置2から装置1及
び装置3にも夫々装置2のデータを送信する。同様に装
置3から装置1及び装置2にも装置3のデータを送信す
る。受信も同様に、装置1は、装置2及び装置3から夫
々装置2及び装置3のデータを受信する。装置2は、装
置1及び装置3から夫々装置1及び装置3のデータを受
信する。装置3は、装置1及び装置2から夫々装置1及
び装置2のデータを受信する。
乃至装置3を相互接続してデータを相互に送受信する場
合の接続図を図7に示す。装置1から装置2及び装置3
に夫々装置1のデータを送信する。装置2から装置1及
び装置3にも夫々装置2のデータを送信する。同様に装
置3から装置1及び装置2にも装置3のデータを送信す
る。受信も同様に、装置1は、装置2及び装置3から夫
々装置2及び装置3のデータを受信する。装置2は、装
置1及び装置3から夫々装置1及び装置3のデータを受
信する。装置3は、装置1及び装置2から夫々装置1及
び装置2のデータを受信する。
【0005】図8は、図7の如く構成(相互接続)され
た装置1乃至装置3の3台の装置間のデータ伝送のタイ
ミングチャートを示す。(a),(b),(c)及び
(d)は、夫々装置1の同期クロック、入力データ、内
部同期後のデータ及び出力データを示す。また、
(e),(f),(g)及び(h)は、夫々装置2の同
期クロック、入力データ、内部同期後のデータ及び出力
データを示す。更に、(i),(j),(k)及び
(l)は、夫々装置3の同期クロック、入力データ、内
部同期後のデータ及び出力データを示す。
た装置1乃至装置3の3台の装置間のデータ伝送のタイ
ミングチャートを示す。(a),(b),(c)及び
(d)は、夫々装置1の同期クロック、入力データ、内
部同期後のデータ及び出力データを示す。また、
(e),(f),(g)及び(h)は、夫々装置2の同
期クロック、入力データ、内部同期後のデータ及び出力
データを示す。更に、(i),(j),(k)及び
(l)は、夫々装置3の同期クロック、入力データ、内
部同期後のデータ及び出力データを示す。
【0006】先ず、装置1がデータを送信すると、装置
2及び装置3がデータを受信する。データの情報には、
次に送信すべき装置の情報も盛込まれており、それに従
って装置がデータを送信する。ここでは、装置2がデー
タを送信する。装置2がデータを送信するタイミング
は、装置1からのストップビットを認識してから1クロ
ック後からである。装置2が出力したデータは、装置1
と装置3が受信する。そして次に、同様に装置3がデー
タを出力し、装置1と装置2が受信する。このとき、装
置1が受信した装置2と装置3からのデータは、連続と
はならず、冗長ビットが生じている。
2及び装置3がデータを受信する。データの情報には、
次に送信すべき装置の情報も盛込まれており、それに従
って装置がデータを送信する。ここでは、装置2がデー
タを送信する。装置2がデータを送信するタイミング
は、装置1からのストップビットを認識してから1クロ
ック後からである。装置2が出力したデータは、装置1
と装置3が受信する。そして次に、同様に装置3がデー
タを出力し、装置1と装置2が受信する。このとき、装
置1が受信した装置2と装置3からのデータは、連続と
はならず、冗長ビットが生じている。
【0007】斯る不都合を解消する為に、従来技術で
は、同期用のクロックとして、装置間に同一のクロック
を分配したり、クロックの位相を合わせる為のタイミン
グ信号を装置間に伝達したりしていた。
は、同期用のクロックとして、装置間に同一のクロック
を分配したり、クロックの位相を合わせる為のタイミン
グ信号を装置間に伝達したりしていた。
【0008】
【発明が解決しようとする課題】しかし乍ら、従来の同
期回路では、装置間の距離が離れていると、クロックの
電圧レベル(振幅)が減衰したり、或は波形歪が生じ、
正確な位相のクロックを伝達するのは困難であった。
期回路では、装置間の距離が離れていると、クロックの
電圧レベル(振幅)が減衰したり、或は波形歪が生じ、
正確な位相のクロックを伝達するのは困難であった。
【0009】従って、本発明の目的は、上述した位相合
せの為の同一の同期用クロックやタイミング信号を必要
とせず、簡易な方法で位相差の少ない同期回路を提供す
ることである。
せの為の同一の同期用クロックやタイミング信号を必要
とせず、簡易な方法で位相差の少ない同期回路を提供す
ることである。
【0010】
【課題を解決するための手段】前述の課題を解決するた
め、本発明による同期回路は、次のような特徴的な構成
を採用している。
め、本発明による同期回路は、次のような特徴的な構成
を採用している。
【0011】(1)受信データ列を同期化する同期クロ
ックを発生する同期回路において、前記受信データ列の
開始位置を検出クロックの立上がり及び立下がりで検出
する第1及び第2の検出回路を含むタイミング検出部
と、該タイミング検出部の前記第1及び第2の検出回路
の出力により制御され、前記検出クロックの立上がり又
は立下がりのうち前記開始位置検出に近い方の同期クロ
ックを出力する同期クロック発生部とを備える同期回
路。
ックを発生する同期回路において、前記受信データ列の
開始位置を検出クロックの立上がり及び立下がりで検出
する第1及び第2の検出回路を含むタイミング検出部
と、該タイミング検出部の前記第1及び第2の検出回路
の出力により制御され、前記検出クロックの立上がり又
は立下がりのうち前記開始位置検出に近い方の同期クロ
ックを出力する同期クロック発生部とを備える同期回
路。
【0012】(2)前記タイミング検出部の前記第1及
び第2の検出回路には、夫々検出クロックを直接及びイ
ンバータ回路を介して入力する上記(1)の同期回路。
び第2の検出回路には、夫々検出クロックを直接及びイ
ンバータ回路を介して入力する上記(1)の同期回路。
【0013】(3)前記同期クロック発生部は、第1及
び第2のクロック発生回路と該両クロック発生回路の出
力側に接続されたORゲートとを有する上記(1)又は
(2)の同期回路。
び第2のクロック発生回路と該両クロック発生回路の出
力側に接続されたORゲートとを有する上記(1)又は
(2)の同期回路。
【0014】(4)受信データ列が入力されるデータ同
期部に、同期クロックを供給する同期回路において、前
記受信データ列及び基準クロック発生部からのクロック
が入力されるタイミング検出部と、前記クロック及び前
記タイミング検出部からの動作信号が入力される同期ク
ロック発生部とを備え、前記タイミング検出部は、相互
に位相反転した前記クロックが入力される第1及び第2
の検出回路を有し、前記同期クロック発生部は、前記第
1及び第2の検出回路からの動作信号及び相互に位相反
転した前記クロックが入力される第1及び第2のクロッ
ク発生回路と該両クロック発生回路の出力に接続された
ORゲートを有し、該ORゲートから前記同期クロック
を得る同期回路。
期部に、同期クロックを供給する同期回路において、前
記受信データ列及び基準クロック発生部からのクロック
が入力されるタイミング検出部と、前記クロック及び前
記タイミング検出部からの動作信号が入力される同期ク
ロック発生部とを備え、前記タイミング検出部は、相互
に位相反転した前記クロックが入力される第1及び第2
の検出回路を有し、前記同期クロック発生部は、前記第
1及び第2の検出回路からの動作信号及び相互に位相反
転した前記クロックが入力される第1及び第2のクロッ
ク発生回路と該両クロック発生回路の出力に接続された
ORゲートを有し、該ORゲートから前記同期クロック
を得る同期回路。
【0015】(5)前記位相反転したクロックは、イン
バータ回路を用いて得る上記(4)の同期回路。
バータ回路を用いて得る上記(4)の同期回路。
【0016】(6)前記第1及び第2の検出回路は、相
互に停止信号を発生し、前記受信データ列の停止位置を
検出すると相手検出回路の動作を停止する上記(1)乃
至(5)のいずれかの同期回路。
互に停止信号を発生し、前記受信データ列の停止位置を
検出すると相手検出回路の動作を停止する上記(1)乃
至(5)のいずれかの同期回路。
【0017】
【発明の実施の形態】以下、本発明の同期回路の好適実
施形態例を添付する図1乃至図5を参照して詳細に説明
する。
施形態例を添付する図1乃至図5を参照して詳細に説明
する。
【0018】図1は、本発明の同期回路の好適実施形態
例のブロック図である。この同期回路10は、基準クロ
ック発生部20、タイミング検出部30、同期クロック
発生部40及びデータ同期部50より構成される。基準
クロック発生部20で発生されたクロックは、タイミン
グ検出部30と同期クロック発生部40に入力される。
同期クロック発生部40では、クロックを発生する為の
基準クロックとして使用し、タイミング検出部30で
は、検出クロックとして使用する。
例のブロック図である。この同期回路10は、基準クロ
ック発生部20、タイミング検出部30、同期クロック
発生部40及びデータ同期部50より構成される。基準
クロック発生部20で発生されたクロックは、タイミン
グ検出部30と同期クロック発生部40に入力される。
同期クロック発生部40では、クロックを発生する為の
基準クロックとして使用し、タイミング検出部30で
は、検出クロックとして使用する。
【0019】タイミング検出部30は、第1の検出回路
31及び第2の検出回路32を有する。第1の検出回路
31には、受信データ列と共に検出クロックが直接入力
される。他方、第2の検出回路32には、受信データ列
と共に、検出クロックをインバータ22にて反転させた
クロックが入力される。タイミング検出部30は、デー
タ列の開始位置及び終了位置を検出する。第1の検出回
路31は、データ列の開始位置を検出クロックの立上が
りのタイミングで検出する。他方、第2の検出回路32
は、データ列の開始位置を検出クロックの立下がりのタ
イミングで検出する。第1の検出回路31が、データ列
の開始位置を検出すると、第1の停止信号を発生して、
第1の検出回路31がデータ列の終了位置を検出するま
で、第2の検出回路32の動作を停止させる。同様に、
第2の検出回路32がデータ列の開始位置を検出する
と、第2の停止信号を発生して、第2の検出回路32が
データ列の停止位置を検出するまで第1の検出回路31
を停止させる。
31及び第2の検出回路32を有する。第1の検出回路
31には、受信データ列と共に検出クロックが直接入力
される。他方、第2の検出回路32には、受信データ列
と共に、検出クロックをインバータ22にて反転させた
クロックが入力される。タイミング検出部30は、デー
タ列の開始位置及び終了位置を検出する。第1の検出回
路31は、データ列の開始位置を検出クロックの立上が
りのタイミングで検出する。他方、第2の検出回路32
は、データ列の開始位置を検出クロックの立下がりのタ
イミングで検出する。第1の検出回路31が、データ列
の開始位置を検出すると、第1の停止信号を発生して、
第1の検出回路31がデータ列の終了位置を検出するま
で、第2の検出回路32の動作を停止させる。同様に、
第2の検出回路32がデータ列の開始位置を検出する
と、第2の停止信号を発生して、第2の検出回路32が
データ列の停止位置を検出するまで第1の検出回路31
を停止させる。
【0020】次に、同期クロック発生部40を説明す
る。この同期クロック発生部40は、第1のクロック発
生回路41、第2のクロック発生回路42及び両クロッ
ク発生回路41、42の出力に接続されたOR(論理
和)ゲート43を有する。第1のクロック発生回路41
には、基準クロック発生部20からの基準クロックと第
1の検出回路31の出力とが入力される。他方、第2の
クロック発生回路42には、上述した基準クロックをイ
ンバータ21により反転したクロックと、第2の検出回
路32の出力とが入力される。ORゲート43は、これ
ら両クロック発生回路41、42の出力を受けて同期ク
ロックをデータ同期部50へ入力する。そこで、第1の
クロック発生回路41は、基準クロックの立上がりに同
期したクロックを発生する。他方、第2のクロック発生
回路42は、基準クロックの立下がりに同期してクロッ
クを発生する。
る。この同期クロック発生部40は、第1のクロック発
生回路41、第2のクロック発生回路42及び両クロッ
ク発生回路41、42の出力に接続されたOR(論理
和)ゲート43を有する。第1のクロック発生回路41
には、基準クロック発生部20からの基準クロックと第
1の検出回路31の出力とが入力される。他方、第2の
クロック発生回路42には、上述した基準クロックをイ
ンバータ21により反転したクロックと、第2の検出回
路32の出力とが入力される。ORゲート43は、これ
ら両クロック発生回路41、42の出力を受けて同期ク
ロックをデータ同期部50へ入力する。そこで、第1の
クロック発生回路41は、基準クロックの立上がりに同
期したクロックを発生する。他方、第2のクロック発生
回路42は、基準クロックの立下がりに同期してクロッ
クを発生する。
【0021】タイミング検出部30の第1及び第2検出
回路31、32からの第1及び第2の動作信号が、同期
クロック発生部40の第1及び第2のクロック発生回路
41、42に夫々入力されて、同期クロック発生部40
の第1及び第2のクロック発生回路41、42のいずれ
か一方の回路が動作を開始するようにする。このとき、
停止している方のクロック発生回路の出力はL(ロ−)
レベルとなり、ORゲート43は動作している方の回路
の出力を通す。同期クロック発生部40の出力は、基準
クロックの立上がりに同期したクロックか、或は立下が
りに同期したクロックのいずれか一方を出力する。
回路31、32からの第1及び第2の動作信号が、同期
クロック発生部40の第1及び第2のクロック発生回路
41、42に夫々入力されて、同期クロック発生部40
の第1及び第2のクロック発生回路41、42のいずれ
か一方の回路が動作を開始するようにする。このとき、
停止している方のクロック発生回路の出力はL(ロ−)
レベルとなり、ORゲート43は動作している方の回路
の出力を通す。同期クロック発生部40の出力は、基準
クロックの立上がりに同期したクロックか、或は立下が
りに同期したクロックのいずれか一方を出力する。
【0022】データ同期部50は、同期クロック発生部
40で発生した同期クロックで受信データ列を同期する
作用をする。
40で発生した同期クロックで受信データ列を同期する
作用をする。
【0023】次に、図4は、図1に示す同期回路10を
使用する1対の装置、即ち装置1と装置2とをデータ列
に対して並列接続した一例のブロック図である。この場
合の動作タイミングチャートを図5に示す。図5におい
て、(a)及び(b)は、夫々装置1及び装置2の基準
クロック(又は検出クロック)を示す。(c)は、受信
データを示す。(d)及び(f)は夫々装置1及び装置
2の同期クロックを示す。(e)及び(g)は、夫々装
置1及び装置2の受信後のデータを示す。
使用する1対の装置、即ち装置1と装置2とをデータ列
に対して並列接続した一例のブロック図である。この場
合の動作タイミングチャートを図5に示す。図5におい
て、(a)及び(b)は、夫々装置1及び装置2の基準
クロック(又は検出クロック)を示す。(c)は、受信
データを示す。(d)及び(f)は夫々装置1及び装置
2の同期クロックを示す。(e)及び(g)は、夫々装
置1及び装置2の受信後のデータを示す。
【0024】次に、図1及び図4の構成図及び図2、図
3及び図5のタイミングチャート(波形図)を用いて、
本発明の同期回路10の動作を説明する。
3及び図5のタイミングチャート(波形図)を用いて、
本発明の同期回路10の動作を説明する。
【0025】受信データ列は、タイミング検出部30に
入力される。このときのデータ列は、図2のタイミング
チャートに示す如く(特に図2(b)受信データ参
照)、スタートビットが付加されている。また、終了位
置に図3(b)に示す如く、ストップビットが付加され
ている。タイミング検出部30は、データ列から、先ず
図2(b)に示すスタートビットを検出する。スタート
ビットの検出方法としては、データがH(ハイ)レベル
からL(ロー)レベルに変化したことで判断する方法
や、データの先頭に特定のパターンを付加しておき、そ
のパターンを認識して判断する方法等がある。
入力される。このときのデータ列は、図2のタイミング
チャートに示す如く(特に図2(b)受信データ参
照)、スタートビットが付加されている。また、終了位
置に図3(b)に示す如く、ストップビットが付加され
ている。タイミング検出部30は、データ列から、先ず
図2(b)に示すスタートビットを検出する。スタート
ビットの検出方法としては、データがH(ハイ)レベル
からL(ロー)レベルに変化したことで判断する方法
や、データの先頭に特定のパターンを付加しておき、そ
のパターンを認識して判断する方法等がある。
【0026】スタートビット検出動作時のタイミング検
出部30では、第1の検出回路31及び第2の検出回路
32は同時に動作している。第1の検出回路31は、検
出クロックの立上がりタイミングで検出動作しているの
で、データ列の開始位置を検出クロックの立上がり毎に
検出している。また、第2の検出回路32は、検出クロ
ックの立下がりタイミングで検出動作しているので、デ
ータ列の開始位置を検出クロックの立下がり毎に検出し
ている。即ち、タイミング検出部30の動作としては、
検出クロックの変化点毎に検出動作を行っている。この
とき、スタートビットが検出されるまでは、第1の検出
回路31は、第1の動作信号により第1のクロック発生
回路41を停止させる。第2の検出回路32は、第2の
動作信号を発生して、第2のクロック発生回路42を停
止させているので、同期クロック発生部40は動作を停
止している。
出部30では、第1の検出回路31及び第2の検出回路
32は同時に動作している。第1の検出回路31は、検
出クロックの立上がりタイミングで検出動作しているの
で、データ列の開始位置を検出クロックの立上がり毎に
検出している。また、第2の検出回路32は、検出クロ
ックの立下がりタイミングで検出動作しているので、デ
ータ列の開始位置を検出クロックの立下がり毎に検出し
ている。即ち、タイミング検出部30の動作としては、
検出クロックの変化点毎に検出動作を行っている。この
とき、スタートビットが検出されるまでは、第1の検出
回路31は、第1の動作信号により第1のクロック発生
回路41を停止させる。第2の検出回路32は、第2の
動作信号を発生して、第2のクロック発生回路42を停
止させているので、同期クロック発生部40は動作を停
止している。
【0027】図5のタイミングチャートの例において、
装置1は、検出クロック(図5(a)参照)のタイミン
グで、即ち第1の検出回路31で、スタートビットが検
出される。第1の検出回路31がスタートビットを検出
すると、第1の停止信号を制御して、第2の検出回路3
2の動作を停止させると共に、第1の動作信号を制御し
て、第1のクロック発生回路41の動作を開始させる。
図5の装置2では、検出クロックの立下がりのタイミン
グでスタートビットが検出されるので、同様に、第2の
検出回路32がスタートビットを検出すると、第2の停
止信号を制御して第1の検出回路31の動作を停止させ
ると共に、第2の動作信号を制御して、第2のクロック
発生回路42の動作をスタートさせる。
装置1は、検出クロック(図5(a)参照)のタイミン
グで、即ち第1の検出回路31で、スタートビットが検
出される。第1の検出回路31がスタートビットを検出
すると、第1の停止信号を制御して、第2の検出回路3
2の動作を停止させると共に、第1の動作信号を制御し
て、第1のクロック発生回路41の動作を開始させる。
図5の装置2では、検出クロックの立下がりのタイミン
グでスタートビットが検出されるので、同様に、第2の
検出回路32がスタートビットを検出すると、第2の停
止信号を制御して第1の検出回路31の動作を停止させ
ると共に、第2の動作信号を制御して、第2のクロック
発生回路42の動作をスタートさせる。
【0028】同期クロック発生部40では、タイミング
検出部30の制御により、同期クロックの発生を開始す
る。図5の装置1の例では、第1の動作信号により第1
のクロック発生回路41が動作する。このときタイミン
グ検出部30の第2の検出回路32は停止しているの
で、第2のクロック発生回路41は制御されず停止した
ままとなり、同期クロック発生部40で動作する回路は
第1のクロック発生回路41のみとなる。第2のクロッ
ク発生回路42は、動作が停止しているときLレベルを
出力するので、ORゲート43は第1のクロック発生回
路41のクロックを出力する。即ち、同期クロック発生
部40で発生する同期クロックは、第1のクロック発生
回路41が発生したクロックとなる。
検出部30の制御により、同期クロックの発生を開始す
る。図5の装置1の例では、第1の動作信号により第1
のクロック発生回路41が動作する。このときタイミン
グ検出部30の第2の検出回路32は停止しているの
で、第2のクロック発生回路41は制御されず停止した
ままとなり、同期クロック発生部40で動作する回路は
第1のクロック発生回路41のみとなる。第2のクロッ
ク発生回路42は、動作が停止しているときLレベルを
出力するので、ORゲート43は第1のクロック発生回
路41のクロックを出力する。即ち、同期クロック発生
部40で発生する同期クロックは、第1のクロック発生
回路41が発生したクロックとなる。
【0029】同様に図5の装置2の例では、第2の動作
信号により、第2のクロック発生回路42が動作し、第
1のクロック発生回路41は停止している。従って、同
期クロック発生部40で発生する同期クロックは、第2
のクロック発生回路42で発生したクロックとなる。こ
こで、同期クロック発生部40の基準クロックとタイミ
ング検出部30の検出クロックは同一のクロックであ
る。即ち、同期クロック発生部40で発生する同期クロ
ックは、タイミング検出部30でデータ列を検出した検
出クロックの変化点を基準として発生されることとな
る。図5の装置1では同期クロックは検出クロックの立
上がりに同期して発生され、装置2では同期クロックは
検出クロックの立下がりに同期して発生されることに注
目されたい。
信号により、第2のクロック発生回路42が動作し、第
1のクロック発生回路41は停止している。従って、同
期クロック発生部40で発生する同期クロックは、第2
のクロック発生回路42で発生したクロックとなる。こ
こで、同期クロック発生部40の基準クロックとタイミ
ング検出部30の検出クロックは同一のクロックであ
る。即ち、同期クロック発生部40で発生する同期クロ
ックは、タイミング検出部30でデータ列を検出した検
出クロックの変化点を基準として発生されることとな
る。図5の装置1では同期クロックは検出クロックの立
上がりに同期して発生され、装置2では同期クロックは
検出クロックの立下がりに同期して発生されることに注
目されたい。
【0030】同期クロック発生部40で発生した同期ク
ロックは、データ同期部50に入力され受信データ列と
同期させる。
ロックは、データ同期部50に入力され受信データ列と
同期させる。
【0031】タイミング検出部30は、同期クロック発
生部40の動作を制御した後、図3(a)−(d)に示
す如き、ストップビットの検出を行う。尚、図3におい
て、(a)は基準クロック発生部20からの基準クロッ
ク、(b)は受信データ、(c)は同期クロック発生部
40からの同期クロック、(d)は受信後のデータを示
す。ストップビットの検出は、データ列がHレベルにあ
る位置を検出するが、有効なデータとの区別をする為
に、検出の一例として、データ列の先頭に伝送ビット長
の情報を付加しておき、ビット長を越えた時点のHレベ
ルをストップビットとして認識する方法がある。
生部40の動作を制御した後、図3(a)−(d)に示
す如き、ストップビットの検出を行う。尚、図3におい
て、(a)は基準クロック発生部20からの基準クロッ
ク、(b)は受信データ、(c)は同期クロック発生部
40からの同期クロック、(d)は受信後のデータを示
す。ストップビットの検出は、データ列がHレベルにあ
る位置を検出するが、有効なデータとの区別をする為
に、検出の一例として、データ列の先頭に伝送ビット長
の情報を付加しておき、ビット長を越えた時点のHレベ
ルをストップビットとして認識する方法がある。
【0032】タイミング検出部30が、このストップビ
ットを検出すると、同期クロック発生部40を制御して
同期クロックの動作を停止させる(図5(c)参照)。
図5の装置1の例では、第1の検出回路31がストップ
ビットを検出すると、第1の動作信号により第1のクロ
ック発生回路41の動作を停止させると共に、第1の停
止信号により第2の検出回路32の動作を開始させる。
他方、装置2では、第2の検出回路32がストップビッ
トを検出すると、第2の動作信号により第2のクロック
発生回路42の動作を停止させると共に第2の停止信号
により第1の検出回路31の動作を開始させる。
ットを検出すると、同期クロック発生部40を制御して
同期クロックの動作を停止させる(図5(c)参照)。
図5の装置1の例では、第1の検出回路31がストップ
ビットを検出すると、第1の動作信号により第1のクロ
ック発生回路41の動作を停止させると共に、第1の停
止信号により第2の検出回路32の動作を開始させる。
他方、装置2では、第2の検出回路32がストップビッ
トを検出すると、第2の動作信号により第2のクロック
発生回路42の動作を停止させると共に第2の停止信号
により第1の検出回路31の動作を開始させる。
【0033】これにより、タイミング検出部30は、次
のデータ列のスタートビット検出動作を上述したとおり
開始する。以下、これらスタートビット及びストップビ
ット検出動作を反復する。
のデータ列のスタートビット検出動作を上述したとおり
開始する。以下、これらスタートビット及びストップビ
ット検出動作を反復する。
【0034】以上、本発明の同期回路の好適実施形態例
の構成及び動作を説明した。しかし、これは単なる例示
にすぎず、本発明の要旨を逸脱することなく、種々の変
形変更が可能であることが当業者には容易に理解できよ
う。
の構成及び動作を説明した。しかし、これは単なる例示
にすぎず、本発明の要旨を逸脱することなく、種々の変
形変更が可能であることが当業者には容易に理解できよ
う。
【0035】
【発明の効果】上述の説明から理解されるが如く、本発
明の同期回路によると、検出クロックの半周期毎にデー
タ列の開始位置(スタートビット)の検出動作をして、
開始位置が認識された時点を基準にして同期クロックを
発生させてデータ列を同期化する。従って、複数の装置
間でデータ送受信する際に、各装置間で発生される同期
クロックは最大のずれが生じても基準クロックの半周期
以内となり、装置間でのデータのずれは基準クロックの
半周期以内に押さえることができるという実用上の顕著
な効果を有する。
明の同期回路によると、検出クロックの半周期毎にデー
タ列の開始位置(スタートビット)の検出動作をして、
開始位置が認識された時点を基準にして同期クロックを
発生させてデータ列を同期化する。従って、複数の装置
間でデータ送受信する際に、各装置間で発生される同期
クロックは最大のずれが生じても基準クロックの半周期
以内となり、装置間でのデータのずれは基準クロックの
半周期以内に押さえることができるという実用上の顕著
な効果を有する。
【図1】本発明の同期回路の好適実施形態例のブロック
図である。
図である。
【図2】図1の同期回路のスタートビットを示すタイミ
ングチャートである。
ングチャートである。
【図3】図1の同期回路のストップビットを示すタイミ
ングチャートである。
ングチャートである。
【図4】本発明の同期回路を使用する装置1及び装置2
の接続図である。
の接続図である。
【図5】本発明の同期回路の動作を説明するタイミング
チャートである。
チャートである。
【図6】従来の同期回路のタイミングチャートである。
【図7】複数(3台)の装置間のデータ送受信接続関係
を示す図である。
を示す図である。
【図8】図3に示す従来装置の動作を説明するタイミン
グチャートである。
グチャートである。
10 同期回路 20 基準クロック発生部 21、22 インバータ回路 30 タイミング検出部 31 第1の検出回路 32 第2の検出回路 40 同期クロック発生部 41 第1のクロック発生回路 42 第2のクロック発生回路 43 ORゲート 50 データ同期部
Claims (6)
- 【請求項1】受信データ列を同期化する同期クロックを
発生する同期回路において、前記受信データ列の開始位
置を検出クロックの立上がり及び立下がりで検出する第
1及び第2の検出回路を含むタイミング検出部と、該タ
イミング検出部の前記第1及び第2の検出回路の出力に
より制御され、前記検出クロックの立上がり又は立下が
りのうち前記開始位置検出に近い方の同期クロックを出
力する同期クロック発生部とを備えることを特徴とする
同期回路。 - 【請求項2】前記タイミング検出部の前記第1及び第2
の検出回路には、夫々検出クロックを直接及びインバー
タ回路を介して入力することを特徴とする請求項1に記
載の同期回路。 - 【請求項3】前記同期クロック発生部は、第1及び第2
のクロック発生回路と該両クロック発生回路の出力側に
接続されたORゲートとを有することを特徴とする請求
項1又は2に記載の同期回路。 - 【請求項4】受信データ列が入力されるデータ同期部
に、同期クロックを供給する同期回路において、前記受
信データ列及び基準クロック発生部からのクロックが入
力されるタイミング検出部と、前記クロック及び前記タ
イミング検出部からの動作信号が入力される同期クロッ
ク発生部とを備え、前記タイミング検出部は、相互に位
相反転した前記クロックが入力される第1及び第2の検
出回路を有し、前記同期クロック発生部は、前記第1及
び第2の検出回路からの動作信号及び相互に位相反転し
た前記クロックが入力される第1及び第2のクロック発
生回路と該両クロック発生回路の出力に接続されたOR
ゲートを有し、該ORゲートから前記同期クロックを得
ることを特徴とする同期回路。 - 【請求項5】前記位相反転したクロックは、インバータ
回路を用いて得ることを特徴とする請求項4に記載の同
期回路。 - 【請求項6】前記第1及び第2の検出回路は、相互に停
止信号を発生し、前記受信データ列の停止位置を検出す
ると相手検出回路の動作を停止することを特徴とする請
求項1乃至5に記載のいずれかの同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01276899A JP3427761B2 (ja) | 1999-01-21 | 1999-01-21 | 同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01276899A JP3427761B2 (ja) | 1999-01-21 | 1999-01-21 | 同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000216834A true JP2000216834A (ja) | 2000-08-04 |
JP3427761B2 JP3427761B2 (ja) | 2003-07-22 |
Family
ID=11814590
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01276899A Expired - Fee Related JP3427761B2 (ja) | 1999-01-21 | 1999-01-21 | 同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3427761B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9660795B2 (en) | 2014-08-13 | 2017-05-23 | Lapis Semiconductor Co., Ltd. | Start-stop synchronous type serial data acquisition device and start-stop synchronous type serial data acquisition method |
-
1999
- 1999-01-21 JP JP01276899A patent/JP3427761B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9660795B2 (en) | 2014-08-13 | 2017-05-23 | Lapis Semiconductor Co., Ltd. | Start-stop synchronous type serial data acquisition device and start-stop synchronous type serial data acquisition method |
Also Published As
Publication number | Publication date |
---|---|
JP3427761B2 (ja) | 2003-07-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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LAPS | Cancellation because of no payment of annual fees |