JP2000216834A

JP2000216834A - 同期回路

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Publication number: JP2000216834A
Application number: JP11012768A
Authority: JP
Inventors: Susumu Yamaguchi; 晋山口
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1999-01-21
Filing date: 1999-01-21
Publication date: 2000-08-04
Anticipated expiration: 2019-01-21
Also published as: JP3427761B2

Abstract

(57)【要約】【課題】複数の機器間でデータ列の送受信を行なうとき
の受信データ列の同期回路で、機器間で同一のクロッ
クを同期用クロックとして用いたり、機器間で位相合わ
せ用のタイミング信号などを用いることなく、簡易な方
法で機器間の位相差の少ない同期回路を提供する。【解決手段】単一の検出クロックを用いて、入力データ
列の開始位置をクロックの変化点毎に検出し、検出され
た変化点を基準としてクロックを発生させ、発生クロッ
クでデータを同期する。このとき、同期用クロックは、
常に発生させているのではなく、データ列の開始位置を
検出した時点から発生を開始し、データ列の終了で停止
しする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は同期回路、特にデー
タ列の同期方式の一方式である調歩同期式を用いて複数
の装置間でデータ列の送受信を行う際の、受信データ列
の同期回路に関する。

【０００２】

【従来の技術】従来は、この種の同期回路では、データ
列を同期する為のクロックとしては、各装置が有する基
準クロックを分周することにより発生されたクロックを
用いている。これらのクロックは、各装置で独立に動い
ているので、受信後のデータ列（同期がとれたデータ
列）は、装置間では同位相とならない。場合によって
は、図６のタイミングチャートに示す如く、位相差がか
なり大きくなることがある。

【０００３】図６のタイミングチャートにおいて、
（ａ）は装置１の基準クロック、（ｂ）及び（ｆ）は装
置１の同期クロックである。（ｃ）は装置２の基準クロ
ック、（ｄ）及び（ｈ）は装置２の同期クロックであ
る。（ｅ）は装置１の受信データを示す。（ｇ）及び
（ｉ）は、夫々装置１及び装置２の受信後のデータを示
す。これら両波形（ｇ）及び（ｉ）を見れば明らかな如
く、両者間に大きな位相差が生じることがある。位相差
が大きくなると、例えば装置間でデータの送受信を相互
に連続して行う場合には、データ間で連続とならずに冗
長ビットが生じ、データ伝送の効率が悪くなることがあ
った。

【０００４】次に、複数（この場合には３つ）の装置１
乃至装置３を相互接続してデータを相互に送受信する場
合の接続図を図７に示す。装置１から装置２及び装置３
に夫々装置１のデータを送信する。装置２から装置１及
び装置３にも夫々装置２のデータを送信する。同様に装
置３から装置１及び装置２にも装置３のデータを送信す
る。受信も同様に、装置１は、装置２及び装置３から夫
々装置２及び装置３のデータを受信する。装置２は、装
置１及び装置３から夫々装置１及び装置３のデータを受
信する。装置３は、装置１及び装置２から夫々装置１及
び装置２のデータを受信する。

【０００５】図８は、図７の如く構成（相互接続）され
た装置１乃至装置３の３台の装置間のデータ伝送のタイ
ミングチャートを示す。（ａ），（ｂ），（ｃ）及び
（ｄ）は、夫々装置１の同期クロック、入力データ、内
部同期後のデータ及び出力データを示す。また、
（ｅ），（ｆ），（ｇ）及び（ｈ）は、夫々装置２の同
期クロック、入力データ、内部同期後のデータ及び出力
データを示す。更に、（ｉ），（ｊ），（ｋ）及び
（ｌ）は、夫々装置３の同期クロック、入力データ、内
部同期後のデータ及び出力データを示す。

【０００６】先ず、装置１がデータを送信すると、装置
２及び装置３がデータを受信する。データの情報には、
次に送信すべき装置の情報も盛込まれており、それに従
って装置がデータを送信する。ここでは、装置２がデー
タを送信する。装置２がデータを送信するタイミング
は、装置１からのストップビットを認識してから１クロ
ック後からである。装置２が出力したデータは、装置１
と装置３が受信する。そして次に、同様に装置３がデー
タを出力し、装置１と装置２が受信する。このとき、装
置１が受信した装置２と装置３からのデータは、連続と
はならず、冗長ビットが生じている。

【０００７】斯る不都合を解消する為に、従来技術で
は、同期用のクロックとして、装置間に同一のクロック
を分配したり、クロックの位相を合わせる為のタイミン
グ信号を装置間に伝達したりしていた。

【０００８】

【発明が解決しようとする課題】しかし乍ら、従来の同
期回路では、装置間の距離が離れていると、クロックの
電圧レベル（振幅）が減衰したり、或は波形歪が生じ、
正確な位相のクロックを伝達するのは困難であった。

【０００９】従って、本発明の目的は、上述した位相合
せの為の同一の同期用クロックやタイミング信号を必要
とせず、簡易な方法で位相差の少ない同期回路を提供す
ることである。

【００１０】

【課題を解決するための手段】前述の課題を解決するた
め、本発明による同期回路は、次のような特徴的な構成
を採用している。

【００１１】（１）受信データ列を同期化する同期クロ
ックを発生する同期回路において、前記受信データ列の
開始位置を検出クロックの立上がり及び立下がりで検出
する第１及び第２の検出回路を含むタイミング検出部
と、該タイミング検出部の前記第１及び第２の検出回路
の出力により制御され、前記検出クロックの立上がり又
は立下がりのうち前記開始位置検出に近い方の同期クロ
ックを出力する同期クロック発生部とを備える同期回
路。

【００１２】（２）前記タイミング検出部の前記第１及
び第２の検出回路には、夫々検出クロックを直接及びイ
ンバータ回路を介して入力する上記（１）の同期回路。

【００１３】（３）前記同期クロック発生部は、第１及
び第２のクロック発生回路と該両クロック発生回路の出
力側に接続されたＯＲゲートとを有する上記（１）又は
（２）の同期回路。

【００１４】（４）受信データ列が入力されるデータ同
期部に、同期クロックを供給する同期回路において、前
記受信データ列及び基準クロック発生部からのクロック
が入力されるタイミング検出部と、前記クロック及び前
記タイミング検出部からの動作信号が入力される同期ク
ロック発生部とを備え、前記タイミング検出部は、相互
に位相反転した前記クロックが入力される第１及び第２
の検出回路を有し、前記同期クロック発生部は、前記第
１及び第２の検出回路からの動作信号及び相互に位相反
転した前記クロックが入力される第１及び第２のクロッ
ク発生回路と該両クロック発生回路の出力に接続された
ＯＲゲートを有し、該ＯＲゲートから前記同期クロック
を得る同期回路。

【００１５】（５）前記位相反転したクロックは、イン
バータ回路を用いて得る上記（４）の同期回路。

【００１６】（６）前記第１及び第２の検出回路は、相
互に停止信号を発生し、前記受信データ列の停止位置を
検出すると相手検出回路の動作を停止する上記（１）乃
至（５）のいずれかの同期回路。

【００１７】

【発明の実施の形態】以下、本発明の同期回路の好適実
施形態例を添付する図１乃至図５を参照して詳細に説明
する。

【００１８】図１は、本発明の同期回路の好適実施形態
例のブロック図である。この同期回路１０は、基準クロ
ック発生部２０、タイミング検出部３０、同期クロック
発生部４０及びデータ同期部５０より構成される。基準
クロック発生部２０で発生されたクロックは、タイミン
グ検出部３０と同期クロック発生部４０に入力される。
同期クロック発生部４０では、クロックを発生する為の
基準クロックとして使用し、タイミング検出部３０で
は、検出クロックとして使用する。

【００１９】タイミング検出部３０は、第１の検出回路
３１及び第２の検出回路３２を有する。第１の検出回路
３１には、受信データ列と共に検出クロックが直接入力
される。他方、第２の検出回路３２には、受信データ列
と共に、検出クロックをインバータ２２にて反転させた
クロックが入力される。タイミング検出部３０は、デー
タ列の開始位置及び終了位置を検出する。第１の検出回
路３１は、データ列の開始位置を検出クロックの立上が
りのタイミングで検出する。他方、第２の検出回路３２
は、データ列の開始位置を検出クロックの立下がりのタ
イミングで検出する。第１の検出回路３１が、データ列
の開始位置を検出すると、第１の停止信号を発生して、
第１の検出回路３１がデータ列の終了位置を検出するま
で、第２の検出回路３２の動作を停止させる。同様に、
第２の検出回路３２がデータ列の開始位置を検出する
と、第２の停止信号を発生して、第２の検出回路３２が
データ列の停止位置を検出するまで第１の検出回路３１
を停止させる。

【００２０】次に、同期クロック発生部４０を説明す
る。この同期クロック発生部４０は、第１のクロック発
生回路４１、第２のクロック発生回路４２及び両クロッ
ク発生回路４１、４２の出力に接続されたＯＲ（論理
和）ゲート４３を有する。第１のクロック発生回路４１
には、基準クロック発生部２０からの基準クロックと第
１の検出回路３１の出力とが入力される。他方、第２の
クロック発生回路４２には、上述した基準クロックをイ
ンバータ２１により反転したクロックと、第２の検出回
路３２の出力とが入力される。ＯＲゲート４３は、これ
ら両クロック発生回路４１、４２の出力を受けて同期ク
ロックをデータ同期部５０へ入力する。そこで、第１の
クロック発生回路４１は、基準クロックの立上がりに同
期したクロックを発生する。他方、第２のクロック発生
回路４２は、基準クロックの立下がりに同期してクロッ
クを発生する。

【００２１】タイミング検出部３０の第１及び第２検出
回路３１、３２からの第１及び第２の動作信号が、同期
クロック発生部４０の第１及び第２のクロック発生回路
４１、４２に夫々入力されて、同期クロック発生部４０
の第１及び第２のクロック発生回路４１、４２のいずれ
か一方の回路が動作を開始するようにする。このとき、
停止している方のクロック発生回路の出力はＬ（ロ−）
レベルとなり、ＯＲゲート４３は動作している方の回路
の出力を通す。同期クロック発生部４０の出力は、基準
クロックの立上がりに同期したクロックか、或は立下が
りに同期したクロックのいずれか一方を出力する。

【００２２】データ同期部５０は、同期クロック発生部
４０で発生した同期クロックで受信データ列を同期する
作用をする。

【００２３】次に、図４は、図１に示す同期回路１０を
使用する１対の装置、即ち装置１と装置２とをデータ列
に対して並列接続した一例のブロック図である。この場
合の動作タイミングチャートを図５に示す。図５におい
て、（ａ）及び（ｂ）は、夫々装置１及び装置２の基準
クロック（又は検出クロック）を示す。（ｃ）は、受信
データを示す。（ｄ）及び（ｆ）は夫々装置１及び装置
２の同期クロックを示す。（ｅ）及び（ｇ）は、夫々装
置１及び装置２の受信後のデータを示す。

【００２４】次に、図１及び図４の構成図及び図２、図
３及び図５のタイミングチャート（波形図）を用いて、
本発明の同期回路１０の動作を説明する。

【００２５】受信データ列は、タイミング検出部３０に
入力される。このときのデータ列は、図２のタイミング
チャートに示す如く（特に図２（ｂ）受信データ参
照）、スタートビットが付加されている。また、終了位
置に図３（ｂ）に示す如く、ストップビットが付加され
ている。タイミング検出部３０は、データ列から、先ず
図２（ｂ）に示すスタートビットを検出する。スタート
ビットの検出方法としては、データがＨ（ハイ）レベル
からＬ（ロー）レベルに変化したことで判断する方法
や、データの先頭に特定のパターンを付加しておき、そ
のパターンを認識して判断する方法等がある。

【００２６】スタートビット検出動作時のタイミング検
出部３０では、第１の検出回路３１及び第２の検出回路
３２は同時に動作している。第１の検出回路３１は、検
出クロックの立上がりタイミングで検出動作しているの
で、データ列の開始位置を検出クロックの立上がり毎に
検出している。また、第２の検出回路３２は、検出クロ
ックの立下がりタイミングで検出動作しているので、デ
ータ列の開始位置を検出クロックの立下がり毎に検出し
ている。即ち、タイミング検出部３０の動作としては、
検出クロックの変化点毎に検出動作を行っている。この
とき、スタートビットが検出されるまでは、第１の検出
回路３１は、第１の動作信号により第１のクロック発生
回路４１を停止させる。第２の検出回路３２は、第２の
動作信号を発生して、第２のクロック発生回路４２を停
止させているので、同期クロック発生部４０は動作を停
止している。

【００２７】図５のタイミングチャートの例において、
装置１は、検出クロック（図５（ａ）参照）のタイミン
グで、即ち第１の検出回路３１で、スタートビットが検
出される。第１の検出回路３１がスタートビットを検出
すると、第１の停止信号を制御して、第２の検出回路３
２の動作を停止させると共に、第１の動作信号を制御し
て、第１のクロック発生回路４１の動作を開始させる。
図５の装置２では、検出クロックの立下がりのタイミン
グでスタートビットが検出されるので、同様に、第２の
検出回路３２がスタートビットを検出すると、第２の停
止信号を制御して第１の検出回路３１の動作を停止させ
ると共に、第２の動作信号を制御して、第２のクロック
発生回路４２の動作をスタートさせる。

【００２８】同期クロック発生部４０では、タイミング
検出部３０の制御により、同期クロックの発生を開始す
る。図５の装置１の例では、第１の動作信号により第１
のクロック発生回路４１が動作する。このときタイミン
グ検出部３０の第２の検出回路３２は停止しているの
で、第２のクロック発生回路４１は制御されず停止した
ままとなり、同期クロック発生部４０で動作する回路は
第１のクロック発生回路４１のみとなる。第２のクロッ
ク発生回路４２は、動作が停止しているときＬレベルを
出力するので、ＯＲゲート４３は第１のクロック発生回
路４１のクロックを出力する。即ち、同期クロック発生
部４０で発生する同期クロックは、第１のクロック発生
回路４１が発生したクロックとなる。

【００２９】同様に図５の装置２の例では、第２の動作
信号により、第２のクロック発生回路４２が動作し、第
１のクロック発生回路４１は停止している。従って、同
期クロック発生部４０で発生する同期クロックは、第２
のクロック発生回路４２で発生したクロックとなる。こ
こで、同期クロック発生部４０の基準クロックとタイミ
ング検出部３０の検出クロックは同一のクロックであ
る。即ち、同期クロック発生部４０で発生する同期クロ
ックは、タイミング検出部３０でデータ列を検出した検
出クロックの変化点を基準として発生されることとな
る。図５の装置１では同期クロックは検出クロックの立
上がりに同期して発生され、装置２では同期クロックは
検出クロックの立下がりに同期して発生されることに注
目されたい。

【００３０】同期クロック発生部４０で発生した同期ク
ロックは、データ同期部５０に入力され受信データ列と
同期させる。

【００３１】タイミング検出部３０は、同期クロック発
生部４０の動作を制御した後、図３（ａ）−（ｄ）に示
す如き、ストップビットの検出を行う。尚、図３におい
て、（ａ）は基準クロック発生部２０からの基準クロッ
ク、（ｂ）は受信データ、（ｃ）は同期クロック発生部
４０からの同期クロック、（ｄ）は受信後のデータを示
す。ストップビットの検出は、データ列がＨレベルにあ
る位置を検出するが、有効なデータとの区別をする為
に、検出の一例として、データ列の先頭に伝送ビット長
の情報を付加しておき、ビット長を越えた時点のＨレベ
ルをストップビットとして認識する方法がある。

【００３２】タイミング検出部３０が、このストップビ
ットを検出すると、同期クロック発生部４０を制御して
同期クロックの動作を停止させる（図５（ｃ）参照）。
図５の装置１の例では、第１の検出回路３１がストップ
ビットを検出すると、第１の動作信号により第１のクロ
ック発生回路４１の動作を停止させると共に、第１の停
止信号により第２の検出回路３２の動作を開始させる。
他方、装置２では、第２の検出回路３２がストップビッ
トを検出すると、第２の動作信号により第２のクロック
発生回路４２の動作を停止させると共に第２の停止信号
により第１の検出回路３１の動作を開始させる。

【００３３】これにより、タイミング検出部３０は、次
のデータ列のスタートビット検出動作を上述したとおり
開始する。以下、これらスタートビット及びストップビ
ット検出動作を反復する。

【００３４】以上、本発明の同期回路の好適実施形態例
の構成及び動作を説明した。しかし、これは単なる例示
にすぎず、本発明の要旨を逸脱することなく、種々の変
形変更が可能であることが当業者には容易に理解できよ
う。

【００３５】

【発明の効果】上述の説明から理解されるが如く、本発
明の同期回路によると、検出クロックの半周期毎にデー
タ列の開始位置（スタートビット）の検出動作をして、
開始位置が認識された時点を基準にして同期クロックを
発生させてデータ列を同期化する。従って、複数の装置
間でデータ送受信する際に、各装置間で発生される同期
クロックは最大のずれが生じても基準クロックの半周期
以内となり、装置間でのデータのずれは基準クロックの
半周期以内に押さえることができるという実用上の顕著
な効果を有する。

【図面の簡単な説明】

【図１】本発明の同期回路の好適実施形態例のブロック
図である。

【図２】図１の同期回路のスタートビットを示すタイミ
ングチャートである。

【図３】図１の同期回路のストップビットを示すタイミ
ングチャートである。

【図４】本発明の同期回路を使用する装置１及び装置２
の接続図である。

【図５】本発明の同期回路の動作を説明するタイミング
チャートである。

【図６】従来の同期回路のタイミングチャートである。

【図７】複数（３台）の装置間のデータ送受信接続関係
を示す図である。

【図８】図３に示す従来装置の動作を説明するタイミン
グチャートである。

【符号の説明】

１０同期回路２０基準クロック発生部２１、２２インバータ回路３０タイミング検出部３１第１の検出回路３２第２の検出回路４０同期クロック発生部４１第１のクロック発生回路４２第２のクロック発生回路４３ＯＲゲート５０データ同期部

Claims

【特許請求の範囲】

【請求項１】受信データ列を同期化する同期クロックを
発生する同期回路において、前記受信データ列の開始位
置を検出クロックの立上がり及び立下がりで検出する第
１及び第２の検出回路を含むタイミング検出部と、該タ
イミング検出部の前記第１及び第２の検出回路の出力に
より制御され、前記検出クロックの立上がり又は立下が
りのうち前記開始位置検出に近い方の同期クロックを出
力する同期クロック発生部とを備えることを特徴とする
同期回路。
【請求項２】前記タイミング検出部の前記第１及び第２
の検出回路には、夫々検出クロックを直接及びインバー
タ回路を介して入力することを特徴とする請求項１に記
載の同期回路。
【請求項３】前記同期クロック発生部は、第１及び第２
のクロック発生回路と該両クロック発生回路の出力側に
接続されたＯＲゲートとを有することを特徴とする請求
項１又は２に記載の同期回路。
【請求項４】受信データ列が入力されるデータ同期部
に、同期クロックを供給する同期回路において、前記受
信データ列及び基準クロック発生部からのクロックが入
力されるタイミング検出部と、前記クロック及び前記タ
イミング検出部からの動作信号が入力される同期クロッ
ク発生部とを備え、前記タイミング検出部は、相互に位
相反転した前記クロックが入力される第１及び第２の検
出回路を有し、前記同期クロック発生部は、前記第１及
び第２の検出回路からの動作信号及び相互に位相反転し
た前記クロックが入力される第１及び第２のクロック発
生回路と該両クロック発生回路の出力に接続されたＯＲ
ゲートを有し、該ＯＲゲートから前記同期クロックを得
ることを特徴とする同期回路。
【請求項５】前記位相反転したクロックは、インバータ
回路を用いて得ることを特徴とする請求項４に記載の同
期回路。
【請求項６】前記第１及び第２の検出回路は、相互に停
止信号を発生し、前記受信データ列の停止位置を検出す
ると相手検出回路の動作を停止することを特徴とする請
求項１乃至５に記載のいずれかの同期回路。