JPS61141233A - 位相補正回路 - Google Patents
位相補正回路Info
- Publication number
- JPS61141233A JPS61141233A JP59263021A JP26302184A JPS61141233A JP S61141233 A JPS61141233 A JP S61141233A JP 59263021 A JP59263021 A JP 59263021A JP 26302184 A JP26302184 A JP 26302184A JP S61141233 A JPS61141233 A JP S61141233A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- phase
- signals
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ト信号から抽出され、分周されたクロック信号と復号化
された信号との位相不確定を補正する位相補正回路に関
するものである。
された信号との位相不確定を補正する位相補正回路に関
するものである。
光ファイバーの伝送路を光素子だけで接続する受動型光
ネットワークにおける通信方式としてバースト光ＴＤＭ
Ａ （ＴＩＭＥ ＤＩＶＩＳＩＯＮ ＭＵＬＴＩＰＬＥ
ＡＣＣＥＳＳ時分割多元接続）方式がある。
ネットワークにおける通信方式としてバースト光ＴＤＭ
Ａ （ＴＩＭＥ ＤＩＶＩＳＩＯＮ ＭＵＬＴＩＰＬＥ
ＡＣＣＥＳＳ時分割多元接続）方式がある。
この方式は、伝送路上に周期的な時間基準（以下フレー
ムという）を与え、そのフレーム上に各ステーションが
割当てられている時間内のみバースト信号を送出し各バ
ースト信号は、伝送路を介して各ステーションに供給さ
れる。
ムという）を与え、そのフレーム上に各ステーションが
割当てられている時間内のみバースト信号を送出し各バ
ースト信号は、伝送路を介して各ステーションに供給さ
れる。
バースト信号を送出する際、バースト信号の先頭部にユ
ニークワード（ｕｎｉｑｕｅ ｗｏｒｄ ）と称する特
定なビットパターンの信号を付加し、各ステーションが
そのビットパターンを検出することでバースト間の同期
が確立される。
ニークワード（ｕｎｉｑｕｅ ｗｏｒｄ ）と称する特
定なビットパターンの信号を付加し、各ステーションが
そのビットパターンを検出することでバースト間の同期
が確立される。
このような受動型ネットワークでの光変調方式として光
強度をデータの論理＠１”、論理１ｏ＃ｉじて変化する
光強度変調方式が用いられる。
強度をデータの論理＠１”、論理１ｏ＃ｉじて変化する
光強度変調方式が用いられる。
したル、また＠０”が連続するようなビットパターンの
ところでは、受信した信号からタイミングパルスを抽出
するのが困難になるという問題点がある。
ところでは、受信した信号からタイミングパルスを抽出
するのが困難になるという問題点がある。
このような問題点を解決するためバイフェーズ符号が用
いられることがるる。バイフェーズ符号ではたとえばデ
ータの論理＠Ｏ”を１１０′又は″０１”、データの論
理＠ｌ＃を′Ｏ１”又は 、＠１０”と符号化したもの
で、連続する同−論理が最大２ビツトと少くなり、信号
の中央では必ず論理が反転するため、直流成分の変化が
少く、タイミングパルスの抽出が容易になるという利点
があるが、その反面バイフェーズ符号を復号化する際に
位相不確定性が存在するという欠点がある。
いられることがるる。バイフェーズ符号ではたとえばデ
ータの論理＠Ｏ”を１１０′又は″０１”、データの論
理＠ｌ＃を′Ｏ１”又は 、＠１０”と符号化したもの
で、連続する同−論理が最大２ビツトと少くなり、信号
の中央では必ず論理が反転するため、直流成分の変化が
少く、タイミングパルスの抽出が容易になるという利点
があるが、その反面バイフェーズ符号を復号化する際に
位相不確定性が存在するという欠点がある。
ヶえ、。、Ｄ工□ヶ□□□。、工゛）
符号−復号化方式が採用されていた。
第３図は従来の差動符号化回路を示すブロック図で、第
４図は第３図の各部の信号を示す動作タイム図である。
４図は第３図の各部の信号を示す動作タイム図である。
これらの図において％ （３１）は入力データ、（３２
）は入力データ（３１）と同期した周期Ｔズ符号化され
７を出力データ、（４０）は遅延回路で、遅延回路（４
０）の遅延量はＶ４である。（４１）は９０８回路、（
４２ンは周期Ｖ２のクロック信号、（３４ａ ）はＤＦ
Ｆ （３４）のＱ端子出力、（３４ｂ）はＤＦＦ （３
４）の互端子出力である。
）は入力データ（３１）と同期した周期Ｔズ符号化され
７を出力データ、（４０）は遅延回路で、遅延回路（４
０）の遅延量はＶ４である。（４１）は９０８回路、（
４２ンは周期Ｖ２のクロック信号、（３４ａ ）はＤＦ
Ｆ （３４）のＱ端子出力、（３４ｂ）はＤＦＦ （３
４）の互端子出力である。
第５図は従来の差動復号化回路を示すブロック図で、第
６図は第５図の各部の信号を示す動作タイム図である。
６図は第５図の各部の信号を示す動作タイム図である。
これらの図において、 （５３）はバイフェーズ化さ
れた入力データ（出力データ（３９）に対応する）、（
５４）は入力データ（５３）と同期した周期Ｖ２のクロ
ック信号（クロック信号（４２）に対応する）、（５５
） 、 （５６） 、 （５７）はそれぞれＤＦＦ回路
、（５８）ＦｉＥＸＯＲ回路、（５９）は復号化された
出力データ（入力データ（３１）に対応する）、（６０
） ＦｉＤＦＦ回１１（５５）で２分周された周期Ｔの
クロック信号（り０ ”）り信号（３２）に対応する）
、（５６ａ）はＤＦＦ （５６）のＱ端子出力、（５７
ａ）はＤＦＦ （５７）のＱ端子出力である。
れた入力データ（出力データ（３９）に対応する）、（
５４）は入力データ（５３）と同期した周期Ｖ２のクロ
ック信号（クロック信号（４２）に対応する）、（５５
） 、 （５６） 、 （５７）はそれぞれＤＦＦ回路
、（５８）ＦｉＥＸＯＲ回路、（５９）は復号化された
出力データ（入力データ（３１）に対応する）、（６０
） ＦｉＤＦＦ回１１（５５）で２分周された周期Ｔの
クロック信号（り０ ”）り信号（３２）に対応する）
、（５６ａ）はＤＦＦ （５６）のＱ端子出力、（５７
ａ）はＤＦＦ （５７）のＱ端子出力である。
ＤＦＦ （３４）はクロック信号（３２）の立上り点で
端子りの論理にセットされこれが端子Ｑに表われ、端互
端子出力は第４図（３４ａ）、（３４ｂ）に示すように
変化し、出力（ａ４ａ）とクロック信号（３２）の反転
出・力との論理積（ＡＮＤ回路（３６）の出力）と出力
（３４ｂ）とクロック信号（３２）との論理積（ＡＮＤ
回１８（３７）の出力）の論理和かＯＲ回路（３８）か
ら出力されて出力データ（３９）となるので、出力デー
タは第４図（３９）に示すとおりになり、クロック信号
（３２）とそれをＶ４遅延させた信号とのＥＸＯＲとし
てＶ２周期のクロック信号（４２）を得る。
端子りの論理にセットされこれが端子Ｑに表われ、端互
端子出力は第４図（３４ａ）、（３４ｂ）に示すように
変化し、出力（ａ４ａ）とクロック信号（３２）の反転
出・力との論理積（ＡＮＤ回路（３６）の出力）と出力
（３４ｂ）とクロック信号（３２）との論理積（ＡＮＤ
回１８（３７）の出力）の論理和かＯＲ回路（３８）か
ら出力されて出力データ（３９）となるので、出力デー
タは第４図（３９）に示すとおりになり、クロック信号
（３２）とそれをＶ４遅延させた信号とのＥＸＯＲとし
てＶ２周期のクロック信号（４２）を得る。
第５図に示す差動復号化回路では第３図の出力データ（
３９）に対応するバイフェーズ化された信号が入力デー
タ（５３）として入力され、かつ入力データ（５３）に
同期した周期Ｖ２のクロック信号（５４） （クロック
信号（４２）に対応）が入力される。クロック信号（５
４）はＤＦＦ （５５）で２分周されクロック信号（６
０）となって出力される。ＤＦＦ （５６）はクロック
信号（６０）の立上り点でＤ端子の論理がセットされこ
れがＱ端子に出力されるのでＤＦｌｌｉ’ （５６）の
Ｑ端子の出力は第６図（Ｓ６ａ）に示すとおシになる。
３９）に対応するバイフェーズ化された信号が入力デー
タ（５３）として入力され、かつ入力データ（５３）に
同期した周期Ｖ２のクロック信号（５４） （クロック
信号（４２）に対応）が入力される。クロック信号（５
４）はＤＦＦ （５５）で２分周されクロック信号（６
０）となって出力される。ＤＦＦ （５６）はクロック
信号（６０）の立上り点でＤ端子の論理がセットされこ
れがＱ端子に出力されるのでＤＦｌｌｉ’ （５６）の
Ｑ端子の出力は第６図（Ｓ６ａ）に示すとおシになる。
出力（５６ａ）がＤＦＦ （５７）のＤ端子に加えられ
ＤＦＦ （５７）もなり、これは第４図の入力データ（
３１）に対応し復号化されたもとの信号である。
ＤＦＦ （５７）もなり、これは第４図の入力データ（
３１）に対応し復号化されたもとの信号である。
従来の装置ｒ１以上のように構成されておシ、第５図に
示す差動復号化回路では、ＥＸＯＲ回ｗｒ（１８）でデ
ータを１ビツト前のデータとＥＸＯＲをとることによっ
て復号化しているので、符号化されたデータに１ビツト
のビットエラーが存在した場合、復号後のデータとその
１ビツト後のデータとにビットエラーが生じ、誤り率（
ＢＥＲ）が約２倍に増加するという問題点があった。
示す差動復号化回路では、ＥＸＯＲ回ｗｒ（１８）でデ
ータを１ビツト前のデータとＥＸＯＲをとることによっ
て復号化しているので、符号化されたデータに１ビツト
のビットエラーが存在した場合、復号後のデータとその
１ビツト後のデータとにビットエラーが生じ、誤り率（
ＢＥＲ）が約２倍に増加するという問題点があった。
また、差動符号化ではビット情報Ａｔ１−ＡＡもしくは
−と前Φ後半ビット両方に乗せているため、低域遮断周
波数を上げてゆくと前半ビットに波形歪が起ってくる。
−と前Φ後半ビット両方に乗せているため、低域遮断周
波数を上げてゆくと前半ビットに波形歪が起ってくる。
この歪をなくすため、低域遮断周波数を十分低くおさえ
た場合は、バーストの先頭に付加するタイミング再生用
のビットが長くなるという問題点かあっに０ この発９４は上記のような問題点を解決するため＾ この発明では、ユニークワードパターン検出器とスイッ
チ回路とを設け、バイフェーズ符号化された信号から抽
出される周期Ｔのタイミング信号とこのタイミング信号
の論理を反転した信号をそれぞれクロック信号としてバ
イフェーズ符号化されたれた信号を復号し、この復号に
よって得られる２つの復号化信号のうち正しいユニーク
ワードが検出された復号化信号を正しい復号化信号とし
、かつこの正しい復号化信号の復号に用いられた方のク
ロック信号を正しいクロック信号として出力するよう上
記スイッチ回路の切換を行った。
た場合は、バーストの先頭に付加するタイミング再生用
のビットが長くなるという問題点かあっに０ この発９４は上記のような問題点を解決するため＾ この発明では、ユニークワードパターン検出器とスイッ
チ回路とを設け、バイフェーズ符号化された信号から抽
出される周期Ｔのタイミング信号とこのタイミング信号
の論理を反転した信号をそれぞれクロック信号としてバ
イフェーズ符号化されたれた信号を復号し、この復号に
よって得られる２つの復号化信号のうち正しいユニーク
ワードが検出された復号化信号を正しい復号化信号とし
、かつこの正しい復号化信号の復号に用いられた方のク
ロック信号を正しいクロック信号として出力するよう上
記スイッチ回路の切換を行った。
以上のようにして、復号化信号とクロック信号の位相不
確定性を同時に除去することができる。
確定性を同時に除去することができる。
以下この発明の実施例を図面について説明する。
第１図はこの発明の一実施例を示すブロック図で、第２
図は第１図の各部の信号を示す動作タイム図である。こ
れらの図において、（１）はバイフェーズ符号化信号、
（２）はバイフェーズ符号化信号に同期１永−回路（３
）は周波数を捧に分周し、したがって出力（４） 、
（５）は周期Ｔを有し、仮に信号Ｔ（４）、信号Ｔ（５
）として表す。（６） 、 （７）はそれぞれＯＦＦ
、 （８） 、 （９）！１１それぞれ復号化信号、（
１０）、（１１）はそれぞれ遅延回路、（１２）はユニ
ークワード（以下ＵＷと略記する）検出回路、 （１
３）、（１４）はそれぞれ検出パルス、（１５）はスイ
ッチ制御回路、 （１６）、（１７）はそれぞれ制御
信号、（１８）はスイッチ回路、（１９）は復号化され
た出力データ、（２０）は正しい位相のクロック信号で
ある。
図は第１図の各部の信号を示す動作タイム図である。こ
れらの図において、（１）はバイフェーズ符号化信号、
（２）はバイフェーズ符号化信号に同期１永−回路（３
）は周波数を捧に分周し、したがって出力（４） 、
（５）は周期Ｔを有し、仮に信号Ｔ（４）、信号Ｔ（５
）として表す。（６） 、 （７）はそれぞれＯＦＦ
、 （８） 、 （９）！１１それぞれ復号化信号、（
１０）、（１１）はそれぞれ遅延回路、（１２）はユニ
ークワード（以下ＵＷと略記する）検出回路、 （１
３）、（１４）はそれぞれ検出パルス、（１５）はスイ
ッチ制御回路、 （１６）、（１７）はそれぞれ制御
信号、（１８）はスイッチ回路、（１９）は復号化され
た出力データ、（２０）は正しい位相のクロック信号で
ある。
バーストＴＤＭＡ方式のようなバースト伝送を行う通信
方式では、バイフェーズ符号化信号（１）がノ１゜−ス
トで送信されるため、そこから抽出再生されるタイミン
グ信号（２）もバーストとなる。このタイミング信号（
２）は分周回路（３）で２分周されクロック信号（４）
、 （５１を出力する。これらのクロック信号（４）
。
方式では、バイフェーズ符号化信号（１）がノ１゜−ス
トで送信されるため、そこから抽出再生されるタイミン
グ信号（２）もバーストとなる。このタイミング信号（
２）は分周回路（３）で２分周されクロック信号（４）
、 （５１を出力する。これらのクロック信号（４）
。
（５）の位相は１つ前のバーストの終了時に分周回路（
３）で発生したクロック信号の論理状態によって決定さ
れる。従ってバースト毎にクロック信号の位相が不確定
となる。
３）で発生したクロック信号の論理状態によって決定さ
れる。従ってバースト毎にクロック信号の位相が不確定
となる。
クロック信号＋４） 、 ［５）の立上多点でＤＦＦ
＋６１及び（７）のＤ端子の信号論理（すなわちパイフ
ェーズ符号ニーズ符号化信号（１）が第２図（１）に示
すとおりであるとすれば復号化信号［８１、＋９１はそ
れぞれ第２図（８）。
＋６１及び（７）のＤ端子の信号論理（すなわちパイフ
ェーズ符号ニーズ符号化信号（１）が第２図（１）に示
すとおりであるとすれば復号化信号［８１、＋９１はそ
れぞれ第２図（８）。
（９）に示すとおりになる。バーストごとにクロック信
号＋４１ 、 （５）の位相が不確定になるので、信号
（８）。
号＋４１ 、 （５）の位相が不確定になるので、信号
（８）。
（９）の位相もバーストごとに不確定となる。
復号化信号［８） 、 ＋９１のうちいずれが正しい復
号化信号であるかは、どちらの復号化信号中に正しい蘭
パターンが存在するかによって決定される。すなわち、
復号化信号（８） 、 （９）が蘭パターン検出回路（
１２）に入力され正しいＷパターンが存在する方の復号
化信号に対応する検出パルス（１３）又は（１４）が出
力され、スイッチ制御回路（１５）を匍Ｊ御して制御信
号（１６）又は（１７）が出力され、スイッチ回ｗｒ（
１８）を制御して正しい復号化信号（８）又は（９１を
出力データ（１９）とし、これに対応するクロック信号
（４）又は（５）をクロック信号（２０）として出力す
る。遅延回路（１０） 、 （１１）はＵＷパターン検
出回Ｗ＆（１２）の動作に要する時間だけの遅延を復号
化信号（８） 、 ＋９）に与えた上で出力データ（１
９）とするためのものである。
号化信号であるかは、どちらの復号化信号中に正しい蘭
パターンが存在するかによって決定される。すなわち、
復号化信号（８） 、 （９）が蘭パターン検出回路（
１２）に入力され正しいＷパターンが存在する方の復号
化信号に対応する検出パルス（１３）又は（１４）が出
力され、スイッチ制御回路（１５）を匍Ｊ御して制御信
号（１６）又は（１７）が出力され、スイッチ回ｗｒ（
１８）を制御して正しい復号化信号（８）又は（９１を
出力データ（１９）とし、これに対応するクロック信号
（４）又は（５）をクロック信号（２０）として出力す
る。遅延回路（１０） 、 （１１）はＵＷパターン検
出回Ｗ＆（１２）の動作に要する時間だけの遅延を復号
化信号（８） 、 ＋９）に与えた上で出力データ（１
９）とするためのものである。
第２図に示す例では復号化信号（８）中に正しい蘭パタ
ーンが含まれていて制御信号（１６）が論理「１」る。
ーンが含まれていて制御信号（１６）が論理「１」る。
以上のようにこの発明によれば、パイフェーズ符号の差
動化を必要とせずに、バイフェーズ復号化信号とクロッ
ク信号の位相不確定性を除去し、常に復号化信号と位相
が合いかつ正しい位相を持つクロック信号を得ることが
でき、更にビット誤り率（ＢＥＲ）の増加を防ぐことが
できる。また、ビット情報を後半ビットに乗せるバイフ
ェーズ符号を用いることによって、低域遮断周波数を高
くし、バーストの先頭に付加するタイミング再生用ビッ
トを短くすることができ、データの伝送効率を向上する
ことができる。
動化を必要とせずに、バイフェーズ復号化信号とクロッ
ク信号の位相不確定性を除去し、常に復号化信号と位相
が合いかつ正しい位相を持つクロック信号を得ることが
でき、更にビット誤り率（ＢＥＲ）の増加を防ぐことが
できる。また、ビット情報を後半ビットに乗せるバイフ
ェーズ符号を用いることによって、低域遮断周波数を高
くし、バーストの先頭に付加するタイミング再生用ビッ
トを短くすることができ、データの伝送効率を向上する
ことができる。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図の各部の信号を示す動作タイム図、第３図は従
来の差動符号化回路を示すブロック図、第４図は第３図
の各部の信号を示す動作タイム図、第５図は従来の差動
復号化回路を示すブロック図、第６図は第５図の各部の
信号上＊す動作タイム図でおる。 ＤＦＦ 、 ＋８１ 、 Ｆ９１はそれぞれ復号化信号
、（１０） 、 （１１）はそれぞれ遅延回路、（１２
）はＵＷパターン検出回路、（１５）はスイッチ制御回
路、（１８）はスイッチ回路である。 尚、各図中同一符号は同−又は相当部分を示す。
は第１図の各部の信号を示す動作タイム図、第３図は従
来の差動符号化回路を示すブロック図、第４図は第３図
の各部の信号を示す動作タイム図、第５図は従来の差動
復号化回路を示すブロック図、第６図は第５図の各部の
信号上＊す動作タイム図でおる。 ＤＦＦ 、 ＋８１ 、 Ｆ９１はそれぞれ復号化信号
、（１０） 、 （１１）はそれぞれ遅延回路、（１２
）はＵＷパターン検出回路、（１５）はスイッチ制御回
路、（１８）はスイッチ回路である。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 バイフェーズ符号化された入力信号から抽出され、上記
入力信号のビット周期Ｔの半分のパルス繰返し周期Ｔ／
２を有するタイミング信号を２分周して周期Ｔを有する
第１のクロックパルスと、この第１のクロックパルスに
対しＴ／２の位相遅れを持ち、周期Ｔを有する第２のク
ロックパルスを出力する分周回路、 上記第１のクロックパルスにより上記バイフェーズ符号
化された入力信号を復号する第１の復号回路、 上記第２のクロックパルスにより上記入力信号を復号す
る第２の復号回路、 上記第１及び第２の復号回路の出力を入力し、上記バイ
フェーズ符号化された信号中に挿入されているユニーク
ワードのビットパターンが上記第１及び第２の復号回路
の出力のうちのどちらの出力中に存在するかを検出する
ユニークワードパターン検出回路、 このユニークワードパターン検出回路の出力に従って上
記第１又は第２の復号回路の出力及び第１又は第２のク
ロックパルスの出力から正しい位相を持つ復号出力信号
及びクロックパルスを選択するための制御信号を出力す
るスイッチ制御回路、このスイッチ制御回路の制御によ
って正しい位相を持つ復号回路の出力信号及びそれと同
期するクロックパルスを同時に出力するスイッチ回路と
により、バイフェーズ符号化された信号を復号する場合
に生じる復号化された信号の位相不確定性と、クロック
パルスの位相不確定性を同時に除去することを特徴とし
た位相補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263021A JPS61141233A (ja) | 1984-12-14 | 1984-12-14 | 位相補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263021A JPS61141233A (ja) | 1984-12-14 | 1984-12-14 | 位相補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61141233A true JPS61141233A (ja) | 1986-06-28 |
Family
ID=17383779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59263021A Pending JPS61141233A (ja) | 1984-12-14 | 1984-12-14 | 位相補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61141233A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07336347A (ja) * | 1994-06-02 | 1995-12-22 | Iwatsu Electric Co Ltd | フレーム同期検出回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594252A (ja) * | 1982-06-29 | 1984-01-11 | Agency Of Ind Science & Technol | ユニ−クワ−ド検出方式 |
-
1984
- 1984-12-14 JP JP59263021A patent/JPS61141233A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594252A (ja) * | 1982-06-29 | 1984-01-11 | Agency Of Ind Science & Technol | ユニ−クワ−ド検出方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07336347A (ja) * | 1994-06-02 | 1995-12-22 | Iwatsu Electric Co Ltd | フレーム同期検出回路 |
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