JPS59144238A - デ−タ伝送方式 - Google Patents

デ−タ伝送方式

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Publication number
JPS59144238A
JPS59144238A JP58018352A JP1835283A JPS59144238A JP S59144238 A JPS59144238 A JP S59144238A JP 58018352 A JP58018352 A JP 58018352A JP 1835283 A JP1835283 A JP 1835283A JP S59144238 A JPS59144238 A JP S59144238A
Authority
JP
Japan
Prior art keywords
address
bit
data
parity
extension
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58018352A
Other languages
English (en)
Inventor
Kenichi Kida
貴田 謙一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP58018352A priority Critical patent/JPS59144238A/ja
Publication of JPS59144238A publication Critical patent/JPS59144238A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00Arrangements for detecting or preventing errors in the information received
    • H04L1/0078Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
    • H04L1/0083Formatting with frames or packets; Protocol or part of protocol for error control

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電気学会方式サイクリックデジタル情報伝送装
置に関し、そのデータ伝送方式に関する。
従来、電気学会方式の伝送フォーマットはアドレス空間
が6ビツトであった為、アドレスが0〜64迄しかとれ
ず、更に同期ワードが2ワード入る為、62ワード(1
ワード12〜15ビツト)しか伝送できなかった。
本発明の目的は、従来64ワード迄しか伝送できなかっ
たアドレス空間を2倍の128ワード迄拡大することが
できるデータ伝送方式を提供することである。
本発明においては従来の電気学会方式の情報伝送装置の
伝送7オーマツトにおいて、フラグビットとして割)め
てられていた3ビツトのうち1ビツトをアドレスとして
使用するデータ伝送方式が得られる。
本発明によれば、アドレスビットを1ビツト拡張するこ
とによシ、従来の6ビツトでは純2進符号で伝送して0
〜64ワード迄しか伝送できなかったものが、2倍の1
28ワード迄伝送可能になる0 次に本発明の一実施例の図面を参照して本発明の詳細な
説明する。第1図は本発明の実施例の伝送7オーマツト
であシ、第2図はその送信回路のブロック図である。第
1図においては、A32〜AlのアドレスビットADR
8と、7ラグFと、AC3の拡張アドレスと、サインS
と、800〜1のデータDATAと、初送シくリティP
1と、それに続く反転信号INVと、運送パリティP2
とを含む0ADR8は純2進のアドレス信号であシ、そ
nに続くデータの識別に利用さnる。Fはフラグビット
でデータの有効性の判定用等に用いられるoA64は拡
張アドレスでこのビットの付加によりアドレス空間が2
倍に拡張されている。Sはサインピットで、データの正
負の別を示す為に使用される。DATAはBCDの3桁
データで計測量や接点信号の入−切状態等の伝送に使用
する。Plはパリティで奇数パリティである。INVは
前の反転信号であj)、Pzは偶数パリティである。A
64以外は通常の電気学会方式と同一である。
第2図は第1図を送信回路に適用した場合のブロック図
であシ、アドレスカウンタADCNとそこから発生する
アドレス信号A64〜A1とデータF、S、800〜1
のラッチ回%LATとラッチしたデータを7リアル信号
に直すシフトレジスタSHRとそのパリティ付加回路P
ARと7リアル信号を初送と運送で切換える初送・運送
切換回路SWとそれぞれの回路の動作タイミング信号を
発生するタイミングパルス発生器TPOとを含む。
アドレスカウンタADCNはタイミングパルス発生器T
POのパルスによシ、アドレス信号A64〜A1が1箇
ずつ増力口していく。いま例えばアドレス2を出力した
とするとそnに該当するデータがデータ入力部に入って
くる。この時タイミングノ(ルス発生器TPOによシラ
ッチLAT部にデータをラッチし、以下シフトレジスタ
SHRによシラツチデータを7リアルに出力する。初送
の送出が終わった後、初送・連送切換回路SWによシ初
送の反転信号が送出される。本例では通常の電気学会方
式と比較してアドレスカウンタADCNが1ビット分多
いだけであシ、既設針の)・−ドウエアの簡単な改造又
は追加によシ伝送できるデータ量を2倍にできる効果が
ある。
本発明は以上説明したように、従来の電気学会方式で7
ラグビツトの1ビットをアドレス拡張に使用することに
よシ、従来のノ・−ドウエアの簡単な改造又は追加によ
シ、伝送できるデータ量を2倍にできる効果がある。
【図面の簡単な説明】
第1図は本発明の一笑施例でめる伝送フォーマット図、
第2図は第1図で示した伝送フォーマットを送信回路に
適用した場合のブロック図である。

Claims (1)

    【特許請求の範囲】
  1. アドレスビットと7ラグビツトと、サインビットとデー
    タビットとパリティビットとを含む7オーマツトで伝送
    するとき、フラグビットをアドレス空間に利用すること
    を特徴とするデータ伝送方式。
JP58018352A 1983-02-07 1983-02-07 デ−タ伝送方式 Pending JPS59144238A (ja)

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Application Number Priority Date Filing Date Title
JP58018352A JPS59144238A (ja) 1983-02-07 1983-02-07 デ−タ伝送方式

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JP58018352A JPS59144238A (ja) 1983-02-07 1983-02-07 デ−タ伝送方式

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JPS59144238A true JPS59144238A (ja) 1984-08-18

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ID=11969280

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JP58018352A Pending JPS59144238A (ja) 1983-02-07 1983-02-07 デ−タ伝送方式

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