JP2000332717A - マルチプレクサ、デマルチプレクサおよびインターフェース装置 - Google Patents
マルチプレクサ、デマルチプレクサおよびインターフェース装置Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
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- H04J3/1682—Allocation of channels according to the instantaneous demands of the users, e.g. concentrated multiplexers, statistical multiplexers
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- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/22—Time-division multiplex systems in which the sources have different rates or codes
Abstract
(57)【要約】
【課題】異なるビットレートで動作する複数の異なるプ
ロトコルを組み合わせ、他のビットレートを持つフォー
マットで出力することができるプロトコル独立型マルチ
プレクサを提供する。 【解決手段】マルチプレクサは、一連の入力装置、バッ
ファリング装置および出力装置を備える。入力装置のそ
れぞれは入力光信号を受信し、回復したデータ情報を対
応するバッファリング装置に転送する。バッファリング
装置はデータ情報を格納し、マッピング装置に出力す
る。出力はマッピング装置によって制御され、ほぼ半分
はバッファリング装置に確実に残っているようにする。
マッピング装置はデータ情報を個々のデータユニットに
フォーマットし、該データユニットを出力装置に出力
し、出力装置は該データユニットを多重化する。このプ
ロトコル独立型マルチプレクサの有利な点は、多数の異
なるプロトコルを処理するのにハードウェアのほんの一
部分のみを必要とするということである。
ロトコルを組み合わせ、他のビットレートを持つフォー
マットで出力することができるプロトコル独立型マルチ
プレクサを提供する。 【解決手段】マルチプレクサは、一連の入力装置、バッ
ファリング装置および出力装置を備える。入力装置のそ
れぞれは入力光信号を受信し、回復したデータ情報を対
応するバッファリング装置に転送する。バッファリング
装置はデータ情報を格納し、マッピング装置に出力す
る。出力はマッピング装置によって制御され、ほぼ半分
はバッファリング装置に確実に残っているようにする。
マッピング装置はデータ情報を個々のデータユニットに
フォーマットし、該データユニットを出力装置に出力
し、出力装置は該データユニットを多重化する。このプ
ロトコル独立型マルチプレクサの有利な点は、多数の異
なるプロトコルを処理するのにハードウェアのほんの一
部分のみを必要とするということである。
Description
【０００１】
【発明の属する技術分野】この発明は、一般に、通信シ
ステム内のインターフェース装置に関し、より具体的に
は、光ファイバ通信システムのような通信システム内で
実現されるマルチプレクサおよびデマルチプレクサのよ
うな装置に関する。
ステム内のインターフェース装置に関し、より具体的に
は、光ファイバ通信システムのような通信システム内で
実現されるマルチプレクサおよびデマルチプレクサのよ
うな装置に関する。
【０００２】
【従来の技術】どんな通信システムでも、第１の場所か
ら第２の場所に所望の情報を適切に伝送するのに利用す
るプロトコルは、必須部分である。光ファイバ通信シス
テムによって伝送される情報量が増加するにつれ、多数
の標準プロトコルが確立され、さらに多くのプロトコル
が現在定義されつつある。これらのプロトコルは、向上
した柔軟性およびサービスの有利さを、結果として生じ
る複雑さおよびオーバーヘッドと均衡を保つために、異
なるレートおよびフォーマットを使用する。
ら第２の場所に所望の情報を適切に伝送するのに利用す
るプロトコルは、必須部分である。光ファイバ通信シス
テムによって伝送される情報量が増加するにつれ、多数
の標準プロトコルが確立され、さらに多くのプロトコル
が現在定義されつつある。これらのプロトコルは、向上
した柔軟性およびサービスの有利さを、結果として生じ
る複雑さおよびオーバーヘッドと均衡を保つために、異
なるレートおよびフォーマットを使用する。
【０００３】たとえば、北米のＳＯＮＥＴおよび欧米の
ＳＤＨのような同期型標準、多数の他の連続形式および
多数のバースト形式がある。バースト形式は連続クロッ
クを持たないが、バースト間に任意の所与の位相関係を
必要とすることなく、バーストデータを伝送する。連続
形式におけるクロックの位相は、標準条件下で連続性を
持つ。
ＳＤＨのような同期型標準、多数の他の連続形式および
多数のバースト形式がある。バースト形式は連続クロッ
クを持たないが、バースト間に任意の所与の位相関係を
必要とすることなく、バーストデータを伝送する。連続
形式におけるクロックの位相は、標準条件下で連続性を
持つ。
【０００４】これらのプロトコルのそれぞれについて、
トランスポンダー（transponder）、再生器、およびマ
ルチプレクサ／デマルチプレクサのシステムが、特定の
ビットレートおよびそれが適用される条件のために開発
されてきた。これらのコンポーネントは、特定のプロト
コルについて、該プロトコルが該コンポーネントと共に
機能するよう特に設計され、該コンポーネントは、通常
他のプロトコルに使用することができない。
トランスポンダー（transponder）、再生器、およびマ
ルチプレクサ／デマルチプレクサのシステムが、特定の
ビットレートおよびそれが適用される条件のために開発
されてきた。これらのコンポーネントは、特定のプロト
コルについて、該プロトコルが該コンポーネントと共に
機能するよう特に設計され、該コンポーネントは、通常
他のプロトコルに使用することができない。
【０００５】異なるプロトコルを利用するシステム間の
インターフェースをとることを可能にするために、ある
プロトコルのデータ情報を、異なるプロトコルのシステ
ムで使用することのできるフォーマットに変換するマッ
ピング装置が開発されてきた。これらのマッピング装置
について重要なのは、それらが、あるプロトコルから他
のプロトコルに変換することに固有であり、通常、その
ために特にハードウェアとして組み込まれていないプロ
トコルでは通常使用することができない、ということで
ある。たとえば、「Bellcore Generic Requirement 025
3（GR-0253）」は、ＳＯＮＥＴに共通な非同期伝送フォ
ーマット（DS0, DS1, DS2, DS3など）のＳＯＮＥＴへの
標準マッピングについて詳細に記述する。同様のマッピ
ングが、ＥＴＳＩのＳＤＨへの階層マッピングについて
規定される。
インターフェースをとることを可能にするために、ある
プロトコルのデータ情報を、異なるプロトコルのシステ
ムで使用することのできるフォーマットに変換するマッ
ピング装置が開発されてきた。これらのマッピング装置
について重要なのは、それらが、あるプロトコルから他
のプロトコルに変換することに固有であり、通常、その
ために特にハードウェアとして組み込まれていないプロ
トコルでは通常使用することができない、ということで
ある。たとえば、「Bellcore Generic Requirement 025
3（GR-0253）」は、ＳＯＮＥＴに共通な非同期伝送フォ
ーマット（DS0, DS1, DS2, DS3など）のＳＯＮＥＴへの
標準マッピングについて詳細に記述する。同様のマッピ
ングが、ＥＴＳＩのＳＤＨへの階層マッピングについて
規定される。
【０００６】これらのマッピングで重要なのは、それら
が、特定のフォーマットおよびビットレートについて非
常に正確にそれぞれ調整されるということである。ここ
で、ビットレートは、たとえば２０ｐｐｍ（parts per
million）の許容差をプラスマイナスしてマッピングさ
れる。これは、これらの標準マッピングを使用すると、
ＤＳ３フォーマットのものと１％ですら異なるビットレ
ートを持つ信号を、ＳＯＮＥＴのシステムでは伝送する
ことができない、ということを意味する。一般に、信号
のそれぞれの種類のマッピングを実行するのに、異なる
ハードウェア装置が必要とされる。
が、特定のフォーマットおよびビットレートについて非
常に正確にそれぞれ調整されるということである。ここ
で、ビットレートは、たとえば２０ｐｐｍ（parts per
million）の許容差をプラスマイナスしてマッピングさ
れる。これは、これらの標準マッピングを使用すると、
ＤＳ３フォーマットのものと１％ですら異なるビットレ
ートを持つ信号を、ＳＯＮＥＴのシステムでは伝送する
ことができない、ということを意味する。一般に、信号
のそれぞれの種類のマッピングを実行するのに、異なる
ハードウェア装置が必要とされる。
【０００７】標準マッピングに対するこれらの制限は、
他のプロトコルの入力信号および出力信号の間に２以上
のプロトコルを持つことがあるマルチプレクサの使用を
考慮するとき、より顕著になってくる。同様の問題が、
デマルチプレクサの使用についても生じる。限られた数
のプロトコルについて多重化機能を実行する非常に特定
的なマルチプレクサが開発されてきた。たとえば、ＯＣ
−３およびＯＣ−１２のフォーマットの信号を組み合わ
せて、ＯＣ−４８のフォーマットの出力信号を生成する
ことのできるマルチプレクサがある。
他のプロトコルの入力信号および出力信号の間に２以上
のプロトコルを持つことがあるマルチプレクサの使用を
考慮するとき、より顕著になってくる。同様の問題が、
デマルチプレクサの使用についても生じる。限られた数
のプロトコルについて多重化機能を実行する非常に特定
的なマルチプレクサが開発されてきた。たとえば、ＯＣ
−３およびＯＣ−１２のフォーマットの信号を組み合わ
せて、ＯＣ−４８のフォーマットの出力信号を生成する
ことのできるマルチプレクサがある。
【０００８】
【発明が解決しようとする課題】多重化および多重分離
に使用される現在のコンポーネントに対する重要な制限
は、それぞれ異なるプロトコル、または組み合わされる
べきプロトコルのセットについて、ハードウェアの異な
る部分が必要となることである。これにより、新しいプ
ロトコルそれぞれの出現によって新しいコンポーネント
が必要になり、プロトコルの数が増加し続けるにつれ、
実質的に異なる数のマッピング装置およびプロトコル固
有のマルチプレクサ／デマルチプレクサが必要となって
くる。
に使用される現在のコンポーネントに対する重要な制限
は、それぞれ異なるプロトコル、または組み合わされる
べきプロトコルのセットについて、ハードウェアの異な
る部分が必要となることである。これにより、新しいプ
ロトコルそれぞれの出現によって新しいコンポーネント
が必要になり、プロトコルの数が増加し続けるにつれ、
実質的に異なる数のマッピング装置およびプロトコル固
有のマルチプレクサ／デマルチプレクサが必要となって
くる。
【０００９】
【課題を解決するための手段】この発明は、好ましく
は、受信された信号のいずれとも異なることができるビ
ットレートを持つ信号出力を出力しつつ、様々な異なる
ビットレートの入力信号を受信することができるプロト
コル独立型のマルチプレクサである。これは、入力信号
内のデータを回復し、該回復されたデータをバッファリ
ングし、該回復されたデータを、出力するのに十分なフ
ォーマットにマッピングすることによって実行される。
マッピングは、フレーム生成またはパケット生成のいず
れかで行われる。好ましい実施形態においては、回復さ
れたデータのバッファリングは、マッピングが本質的に
連続であるのを保証するよう制御される。
は、受信された信号のいずれとも異なることができるビ
ットレートを持つ信号出力を出力しつつ、様々な異なる
ビットレートの入力信号を受信することができるプロト
コル独立型のマルチプレクサである。これは、入力信号
内のデータを回復し、該回復されたデータをバッファリ
ングし、該回復されたデータを、出力するのに十分なフ
ォーマットにマッピングすることによって実行される。
マッピングは、フレーム生成またはパケット生成のいず
れかで行われる。好ましい実施形態においては、回復さ
れたデータのバッファリングは、マッピングが本質的に
連続であるのを保証するよう制御される。
【００１０】第１の広い側面によると、この発明は、２
つの入力装置、２つのバッファリング装置およびマッピ
ング装置を備える。入力装置のそれぞれは、特定のビッ
トレートのデータ信号を受信し、該特定のビットレート
を使用して該受信されたデータ信号内のデータ情報を回
復し、該データ情報を出力するよう動作する。バッファ
リング装置のそれぞれは入力装置にそれぞれ接続され、
前記受信されたデータ情報をそのそれぞれの入力装置か
ら受け取り、データ情報を記憶し、決められた出力期間
において前記回復されたデータ情報を出力するよう動作
する。マッピング装置はバッファリング装置に接続さ
れ、バッファリング装置のそれぞれにおけるフィル特性
（fill characteristic）を監視し、対応するフィル特
性を使用してバッファリング装置のそれぞれについて出
力期間を決定し、バッファリング装置のそれぞれから出
力されたデータ情報を受け取り、該受け取ったデータ情
報をデータユニットにマッピングし、該データユニット
を出力する。
つの入力装置、２つのバッファリング装置およびマッピ
ング装置を備える。入力装置のそれぞれは、特定のビッ
トレートのデータ信号を受信し、該特定のビットレート
を使用して該受信されたデータ信号内のデータ情報を回
復し、該データ情報を出力するよう動作する。バッファ
リング装置のそれぞれは入力装置にそれぞれ接続され、
前記受信されたデータ情報をそのそれぞれの入力装置か
ら受け取り、データ情報を記憶し、決められた出力期間
において前記回復されたデータ情報を出力するよう動作
する。マッピング装置はバッファリング装置に接続さ
れ、バッファリング装置のそれぞれにおけるフィル特性
（fill characteristic）を監視し、対応するフィル特
性を使用してバッファリング装置のそれぞれについて出
力期間を決定し、バッファリング装置のそれぞれから出
力されたデータ情報を受け取り、該受け取ったデータ情
報をデータユニットにマッピングし、該データユニット
を出力する。
【００１１】さらなる側面によると、この発明は、上記
第１の側面のマルチプレクサに類似するが、１つの入力
装置および１つのバッファリング装置のみを持つ。これ
により、この装置は、まだ知られていない可能性のある
２つのプロトコル間のインターフェース装置となる。
第１の側面のマルチプレクサに類似するが、１つの入力
装置および１つのバッファリング装置のみを持つ。これ
により、この装置は、まだ知られていない可能性のある
２つのプロトコル間のインターフェース装置となる。
【００１２】第２の広い側面によると、この発明は、入
力装置、２つのバッファリング装置および２つの出力装
置を備えるデマルチプレクサである。入力装置は、デー
タ信号を受信し、該受信されたデータ信号内のデータ情
報を回復し、該データ情報を出力するよう動作する。バ
ッファリング装置のそれぞれは入力装置に接続され、回
復されたデータ情報の一部を受け取り、該回復された情
報を記憶し、決められた出力期間において該回復された
データ情報を出力するよう動作する。出力装置のそれぞ
れはそれぞれのバッファリング装置に接続され、それぞ
れのバッファリング装置内のフィル特性を監視し、対応
するフィル特性を使用してそれぞれのバッファリング装
置について出力期間を決定し、それぞれのバッファリン
グ装置から出力されたデータ情報を受け取り、該データ
情報を出力するよう動作する。
力装置、２つのバッファリング装置および２つの出力装
置を備えるデマルチプレクサである。入力装置は、デー
タ信号を受信し、該受信されたデータ信号内のデータ情
報を回復し、該データ情報を出力するよう動作する。バ
ッファリング装置のそれぞれは入力装置に接続され、回
復されたデータ情報の一部を受け取り、該回復された情
報を記憶し、決められた出力期間において該回復された
データ情報を出力するよう動作する。出力装置のそれぞ
れはそれぞれのバッファリング装置に接続され、それぞ
れのバッファリング装置内のフィル特性を監視し、対応
するフィル特性を使用してそれぞれのバッファリング装
置について出力期間を決定し、それぞれのバッファリン
グ装置から出力されたデータ情報を受け取り、該データ
情報を出力するよう動作する。
【００１３】さらに他の側面によると、この発明は、第
１の側面によるマルチプレクサと第２の側面によるデマ
ルチプレクサを組み合わせることにより、データユニッ
ト、好ましくはデータパケットの追加およびドロップ
（drop）を可能にするプロトコル独立型インターフェー
ス装置である。
１の側面によるマルチプレクサと第２の側面によるデマ
ルチプレクサを組み合わせることにより、データユニッ
ト、好ましくはデータパケットの追加およびドロップ
（drop）を可能にするプロトコル独立型インターフェー
ス装置である。
【００１４】この発明の他の側面および特徴は、以下に
記述するこの発明の具体的な実施形態を図と共に参照す
ることにより、当該技術分野の当業者には明らかになる
であろう。
記述するこの発明の具体的な実施形態を図と共に参照す
ることにより、当該技術分野の当業者には明らかになる
であろう。
【００１５】
【発明の実施の形態】図１は、この発明の広い側面に従
うプロトコル独立型マルチプレクサを示す。このマルチ
プレクサは、第１および第２の入力装置１０２および１
０４と、該第１および第２の入力装置１０２および１０
４に接続された第１および第２のバッファリング装置１
０６および１０８と、該第１および第２のバッファリン
グ装置１０６および１０８に接続されたマッピング装置
１１０を備える。
うプロトコル独立型マルチプレクサを示す。このマルチ
プレクサは、第１および第２の入力装置１０２および１
０４と、該第１および第２の入力装置１０２および１０
４に接続された第１および第２のバッファリング装置１
０６および１０８と、該第１および第２のバッファリン
グ装置１０６および１０８に接続されたマッピング装置
１１０を備える。
【００１６】入力装置１０２および１０４のそれぞれ
は、特定のプロトコルによって規定されたそれぞれの入
力信号Ｓ１およびＳ２を受信するよう動作することがで
きる。入力信号は光入力信号であるのが好ましいが、こ
れに制限されるものではないことは理解されるべきであ
ろう。たとえば、入力信号は、電気入力信号であること
もできる。当該技術分野の当業者ならば、それぞれのプ
ロトコルは異なるビットレート持つことができ、よって
以前の実施においては、その特定のビットレート用に設
計された入力装置を必要とする。この発明の広い側面に
よると、図１に示される入力装置１０２および１０４
を、複数の異なるビットレートで動作する複数の異なる
プロトコルについて使用することができる。実施形態に
よっては、これはいくつかの異なる固定されたビットレ
ートで動作することができる柔軟な入力装置を使用する
ことにより達成され、その際、ソフトウェア・フラグ
は、ある特定の環境でどの固定ビットレートが使用され
るかを入力装置に通信する。以下の図２および図３を参
照して記述する好ましい実施形態において、入力装置が
「クロックおよびデータ回復（ＣＤＲ）」装置を備える
ときには、ソフトウェア・フラグを必要としない（図４
および図５を参照して以下に説明するように）。ＣＤＲ
装置は、それぞれの受信した信号Ｓin1およびＳin2のビ
ットレートを判断し、使用される実際のプロトコルおよ
びビットレートの知識を全く与えられることなく、受信
した信号内のデータ情報Ｄ１およびＤ２を回復させるこ
とができる。
は、特定のプロトコルによって規定されたそれぞれの入
力信号Ｓ１およびＳ２を受信するよう動作することがで
きる。入力信号は光入力信号であるのが好ましいが、こ
れに制限されるものではないことは理解されるべきであ
ろう。たとえば、入力信号は、電気入力信号であること
もできる。当該技術分野の当業者ならば、それぞれのプ
ロトコルは異なるビットレート持つことができ、よって
以前の実施においては、その特定のビットレート用に設
計された入力装置を必要とする。この発明の広い側面に
よると、図１に示される入力装置１０２および１０４
を、複数の異なるビットレートで動作する複数の異なる
プロトコルについて使用することができる。実施形態に
よっては、これはいくつかの異なる固定されたビットレ
ートで動作することができる柔軟な入力装置を使用する
ことにより達成され、その際、ソフトウェア・フラグ
は、ある特定の環境でどの固定ビットレートが使用され
るかを入力装置に通信する。以下の図２および図３を参
照して記述する好ましい実施形態において、入力装置が
「クロックおよびデータ回復（ＣＤＲ）」装置を備える
ときには、ソフトウェア・フラグを必要としない（図４
および図５を参照して以下に説明するように）。ＣＤＲ
装置は、それぞれの受信した信号Ｓin1およびＳin2のビ
ットレートを判断し、使用される実際のプロトコルおよ
びビットレートの知識を全く与えられることなく、受信
した信号内のデータ情報Ｄ１およびＤ２を回復させるこ
とができる。
【００１７】図１に示されるように、第１および第２の
バッファリング装置１０６および１０８は、第１および
第２の入力装置１０２および１０４からデータ情報Ｄ１
およびＤ２の出力をそれぞれ受け取り、マッピング装置
１１０によって決められた出力期間において、それぞれ
のバッファリングされたデータ情報ＢＤ１およびＢＤ ２
をマッピング装置１１０に出力する。バッファリング装
置１０６および１０８が満たされた割合（以降、これを
フィル・レベル（fill level：ＦＬ）と呼ぶ）が、マッ
ピング装置に伝達される。その後、マッピング装置１１
０はフィル・レベルＦＬ１およびＦＬ２を使用して、バ
ッファリング装置１０６および１０８からのバッファリ
ングされたデータ情報ＢＤ１およびＢＤ２について出力
期間を決定し、読み出し信号READ１およびREAD２をバッ
ファリング装置１０６および１０８に出力する。フィル
・レベルＦＬ１およびＦＬ２の使用および出力期間のそ
の後の選択を多くの方法で行うことができ、それらのう
ちのいくつかを、好ましい実施形態の記述において以下
に説明する。
バッファリング装置１０６および１０８は、第１および
第２の入力装置１０２および１０４からデータ情報Ｄ１
およびＤ２の出力をそれぞれ受け取り、マッピング装置
１１０によって決められた出力期間において、それぞれ
のバッファリングされたデータ情報ＢＤ１およびＢＤ ２
をマッピング装置１１０に出力する。バッファリング装
置１０６および１０８が満たされた割合（以降、これを
フィル・レベル（fill level：ＦＬ）と呼ぶ）が、マッ
ピング装置に伝達される。その後、マッピング装置１１
０はフィル・レベルＦＬ１およびＦＬ２を使用して、バ
ッファリング装置１０６および１０８からのバッファリ
ングされたデータ情報ＢＤ１およびＢＤ２について出力
期間を決定し、読み出し信号READ１およびREAD２をバッ
ファリング装置１０６および１０８に出力する。フィル
・レベルＦＬ１およびＦＬ２の使用および出力期間のそ
の後の選択を多くの方法で行うことができ、それらのう
ちのいくつかを、好ましい実施形態の記述において以下
に説明する。
【００１８】データ情報で占有されるバッファリング装
置の割合を示すフィル・レベルが好ましい実施形態で使
用されるけれども、任意のフィル特性を使用することが
できるということを認識すべきである。たとえば、フィ
ル特性は、出力されていない特定のバッファリング装置
内に記憶されたデータ情報と、該特定のバッファリング
装置内に記憶されることができる最大量との比であるこ
とができる。
置の割合を示すフィル・レベルが好ましい実施形態で使
用されるけれども、任意のフィル特性を使用することが
できるということを認識すべきである。たとえば、フィ
ル特性は、出力されていない特定のバッファリング装置
内に記憶されたデータ情報と、該特定のバッファリング
装置内に記憶されることができる最大量との比であるこ
とができる。
【００１９】マッピング装置１１０は、バッファリング
装置１０６および１０８からバッファリングされたデー
タ情報ＢＤ１およびＢＤ２を入力した後、このデータ情
報を、特定のフォーマットに適合するデータユニットに
マッピングする。いくつかの好ましいデータユニットの
フォーマットは、好ましい実施形態について以下に説明
するけれども、これらは、この発明の範囲を制限するこ
とを意図するものではない。その後、マッピング装置１
１０は、出力信号Ｓoutを介してこれらのデータユニッ
トを出力する。出力信号Ｓoutは、第１および第２の入
力装置１０２および１０４の両方によって受信されたデ
ータ情報Ｄ１およびＤ２を含む。入力信号Ｓin1および
Ｓin2と同様に、出力信号は光出力信号であるのが好ま
しいが、これに制限されない。
装置１０６および１０８からバッファリングされたデー
タ情報ＢＤ１およびＢＤ２を入力した後、このデータ情
報を、特定のフォーマットに適合するデータユニットに
マッピングする。いくつかの好ましいデータユニットの
フォーマットは、好ましい実施形態について以下に説明
するけれども、これらは、この発明の範囲を制限するこ
とを意図するものではない。その後、マッピング装置１
１０は、出力信号Ｓoutを介してこれらのデータユニッ
トを出力する。出力信号Ｓoutは、第１および第２の入
力装置１０２および１０４の両方によって受信されたデ
ータ情報Ｄ１およびＤ２を含む。入力信号Ｓin1および
Ｓin2と同様に、出力信号は光出力信号であるのが好ま
しいが、これに制限されない。
【００２０】図１に示されるこの発明の広い側面は、２
つの入力信号Ｓin1およびＳin2のマルチプレクサを示す
けれども、当業者ならば、それぞれの入力信号が、対応
する入力装置および対応するバッファリング装置を持つ
限り、この発明に従うマルチプレクサはさらに多くの入
力信号を持つことができる、ということが理解されよ
う。さらに、図１には示されていないが、この発明に従
うマルチプレクサは、マッピング装置１１０の出力に接
続された出力装置をさらに備え、出力信号Ｓoutのデー
タユニットを、伝送に適した特定のフォーマットに変換
することができる。
つの入力信号Ｓin1およびＳin2のマルチプレクサを示す
けれども、当業者ならば、それぞれの入力信号が、対応
する入力装置および対応するバッファリング装置を持つ
限り、この発明に従うマルチプレクサはさらに多くの入
力信号を持つことができる、ということが理解されよ
う。さらに、図１には示されていないが、この発明に従
うマルチプレクサは、マッピング装置１１０の出力に接
続された出力装置をさらに備え、出力信号Ｓoutのデー
タユニットを、伝送に適した特定のフォーマットに変換
することができる。
【００２１】この発明の好ましい実施形態を、光ファイ
バ通信システム内で実現することができるマルチプレク
サ／デマルチプレクサについて、図２から図８を参照し
て以下に説明する。図２および図３は、この発明の第１
および第２の好ましい実施形態に従うプロトコル独立型
マルチプレクサを示す。これらの好ましい実施形態につ
いて、入力装置は、図４および図５にを参照して以下に
詳細に説明するように、デマルチプレクサ（ＤＥＭＵ
Ｘ）と組み合わされた「クロックおよびデータ回復（Ｃ
ＤＲ：Clock and Data Recovery）」装置である。これ
を、以下「ＣＤＲDEMUX」装置２０２および２０４と呼
ぶ。これらのＣＤＲ DEMUX装置２０２および２０４のそ
れぞれは、それぞれの光入力信号Ｏin1およびＯin2を受
信し、受信した信号のクロックレート、したがってその
対応するビットレートを求め、それぞれの光入力信号Ｏ
in1およびＯin2に同期したそれぞれのクロックレートＣ
Ｋin 1およびＣＫin2を、データ情報が多重分離されたｎ
個の信号と一緒に、それぞれのバッファリング装置に出
力する。これらの好ましい実施形態において、バッファ
リング装置は、先入れ先出し（ＦＩＦＯ）のメモリデバ
イス２０６および２０８である。
バ通信システム内で実現することができるマルチプレク
サ／デマルチプレクサについて、図２から図８を参照し
て以下に説明する。図２および図３は、この発明の第１
および第２の好ましい実施形態に従うプロトコル独立型
マルチプレクサを示す。これらの好ましい実施形態につ
いて、入力装置は、図４および図５にを参照して以下に
詳細に説明するように、デマルチプレクサ（ＤＥＭＵ
Ｘ）と組み合わされた「クロックおよびデータ回復（Ｃ
ＤＲ：Clock and Data Recovery）」装置である。これ
を、以下「ＣＤＲDEMUX」装置２０２および２０４と呼
ぶ。これらのＣＤＲ DEMUX装置２０２および２０４のそ
れぞれは、それぞれの光入力信号Ｏin1およびＯin2を受
信し、受信した信号のクロックレート、したがってその
対応するビットレートを求め、それぞれの光入力信号Ｏ
in1およびＯin2に同期したそれぞれのクロックレートＣ
Ｋin 1およびＣＫin2を、データ情報が多重分離されたｎ
個の信号と一緒に、それぞれのバッファリング装置に出
力する。これらの好ましい実施形態において、バッファ
リング装置は、先入れ先出し（ＦＩＦＯ）のメモリデバ
イス２０６および２０８である。
【００２２】図４は、ＣＤＲ DEMUX装置２０２の典型的
な例（これはまた、ＣＤＲ DEMUX２０４と同一である）
を示し、これは、光−電気（Ｏ／Ｅ）変換器４０２と、
該Ｏ／Ｅ変換器４０２に接続された周波数アジャイル
（frequency agile）の位相ロックループ（ＰＬＬ）４
０４と、該Ｏ／Ｅ変換器４０２および周波数アジャイル
ＰＬＬ４０４に接続されたデータ回復ユニット４０６
と、周波数アジャイルＰＬＬ４０４およびデータ回復ユ
ニット４０６に独立的に接続されたデマルチプレクサ
（DEMUX）４０８と、を備える。
な例（これはまた、ＣＤＲ DEMUX２０４と同一である）
を示し、これは、光−電気（Ｏ／Ｅ）変換器４０２と、
該Ｏ／Ｅ変換器４０２に接続された周波数アジャイル
（frequency agile）の位相ロックループ（ＰＬＬ）４
０４と、該Ｏ／Ｅ変換器４０２および周波数アジャイル
ＰＬＬ４０４に接続されたデータ回復ユニット４０６
と、周波数アジャイルＰＬＬ４０４およびデータ回復ユ
ニット４０６に独立的に接続されたデマルチプレクサ
（DEMUX）４０８と、を備える。
【００２３】Ｏ／Ｅ変換器４０２は、光信号Ｏin1を受
信して、それを電気信号Ｓin1に変換するよう動作す
る。ここで、電気信号Ｓin1は、周波数アジャイルＰＬ
Ｌ４０４およびデータ回復ユニット４０６の両方への入
力となる。図４を参照して以下に詳細に説明するよう
に、周波数アジャイルのＰＬＬ４０４は、受け取った信
号Ｓ in1の種類を判断し、該受け取った信号Ｓin1に対応
するクロックレートＣＫin1を出力する。データ回復ユ
ニット４０６は、この求められたクロックレートＣＫ
in1を使用して、光信号Ｏin1で伝送されたデータ情報を
回復する。デマルチプレクサ（DEMUX）４０８は、デー
タ回復ユニット４０６から出力されたデータ情報を受け
取り、該データ情報が多重分離されたｎ個の信号を出力
する。さらに、デマルチプレクサ４０８は、周波数アジ
ャイルＰＬＬ４０４において求められたクロックレート
ＣＫin1を転送する。
信して、それを電気信号Ｓin1に変換するよう動作す
る。ここで、電気信号Ｓin1は、周波数アジャイルＰＬ
Ｌ４０４およびデータ回復ユニット４０６の両方への入
力となる。図４を参照して以下に詳細に説明するよう
に、周波数アジャイルのＰＬＬ４０４は、受け取った信
号Ｓ in1の種類を判断し、該受け取った信号Ｓin1に対応
するクロックレートＣＫin1を出力する。データ回復ユ
ニット４０６は、この求められたクロックレートＣＫ
in1を使用して、光信号Ｏin1で伝送されたデータ情報を
回復する。デマルチプレクサ（DEMUX）４０８は、デー
タ回復ユニット４０６から出力されたデータ情報を受け
取り、該データ情報が多重分離されたｎ個の信号を出力
する。さらに、デマルチプレクサ４０８は、周波数アジ
ャイルＰＬＬ４０４において求められたクロックレート
ＣＫin1を転送する。
【００２４】周波数アジャイルＰＬＬ４０４は、図５に
示されるように、任意の種類のデジタル変調された信号
から、広範の連続したレンジ（範囲）上にある任意の周
波数のクロックを回復するよう設計されるのが好まし
い。周波数アジャイルＰＬＬについて他の設計も可能で
あり、図５は、ある好ましい実施形態を示すのに提供さ
れるということを理解すべきである。
示されるように、任意の種類のデジタル変調された信号
から、広範の連続したレンジ（範囲）上にある任意の周
波数のクロックを回復するよう設計されるのが好まし
い。周波数アジャイルＰＬＬについて他の設計も可能で
あり、図５は、ある好ましい実施形態を示すのに提供さ
れるということを理解すべきである。
【００２５】この回路は、位相エラー検出器５０２と、
制御ユニット５０４と、該位相エラー検出器５０２およ
び制御ユニット５０４の両方に接続されたループ・フィ
ルタ５０６と、該ループ・フィルタ５０６に接続された
オクターブ電圧制御発振器（ＶＣＯ）５０８と、該ＶＣ
Ｏ５０８に直列に接続された複数のクロック分周器５１
０、５１２、５１４、５１６、５１８および５２０と、
該ＶＣＯ５０８およびクロック分周器５１０〜５２０に
接続された制御セレクタ５２２と、を備える。セレクタ
５２２は、ＰＬＬ４０４から出力されるべき基準クロッ
クＣＫを出力する。位相エラー検出器５０２は、求める
べきクロックを含む復調されたデジタル信号Ｓin1と、
セレクタ５２２からの基準クロックＣＫとを受け取り、
これら２つの信号間の位相差を検出し、その位相差、す
なわちデジタル形式の位相エラー信号Ｓerを出力する。
信号はループ・フィルタ５０６に入力され、ここで、こ
のフィルタ５０６のローパス特性に従い、高周波成分が
出力から取り除かれる。
制御ユニット５０４と、該位相エラー検出器５０２およ
び制御ユニット５０４の両方に接続されたループ・フィ
ルタ５０６と、該ループ・フィルタ５０６に接続された
オクターブ電圧制御発振器（ＶＣＯ）５０８と、該ＶＣ
Ｏ５０８に直列に接続された複数のクロック分周器５１
０、５１２、５１４、５１６、５１８および５２０と、
該ＶＣＯ５０８およびクロック分周器５１０〜５２０に
接続された制御セレクタ５２２と、を備える。セレクタ
５２２は、ＰＬＬ４０４から出力されるべき基準クロッ
クＣＫを出力する。位相エラー検出器５０２は、求める
べきクロックを含む復調されたデジタル信号Ｓin1と、
セレクタ５２２からの基準クロックＣＫとを受け取り、
これら２つの信号間の位相差を検出し、その位相差、す
なわちデジタル形式の位相エラー信号Ｓerを出力する。
信号はループ・フィルタ５０６に入力され、ここで、こ
のフィルタ５０６のローパス特性に従い、高周波成分が
出力から取り除かれる。
【００２６】この回路は、オクターブＶＣＯ５０８を、
クロック分周器５１０〜５２０の縦続と組み合わせて使
用する。図５は、好ましい実施形態に使用する６個の
「２で割る分周器（divider-by-two）」を示すが、分周
器の数は６に制限されず、あるアプリケーションに必要
な周波数領域に従って、それより多くのまたは少ない数
の分周器を使用することができる。
クロック分周器５１０〜５２０の縦続と組み合わせて使
用する。図５は、好ましい実施形態に使用する６個の
「２で割る分周器（divider-by-two）」を示すが、分周
器の数は６に制限されず、あるアプリケーションに必要
な周波数領域に従って、それより多くのまたは少ない数
の分周器を使用することができる。
【００２７】ＶＣＯ４０８はオクターブの周波数に広が
ることができ、またＶＣＯ５０８によって出力される基
準クロックの周波数が２、４、８、１６などで分周され
るので、分周器５１０〜５２０の出力において任意の周
波数を生成することができる。セレクタ５２２は、回復
されたクロック信号ＣＫin1として対象となる周波数を
選択する。この選択を、ハードウェアまたはソフトウェ
アで行うことができる。
ることができ、またＶＣＯ５０８によって出力される基
準クロックの周波数が２、４、８、１６などで分周され
るので、分周器５１０〜５２０の出力において任意の周
波数を生成することができる。セレクタ５２２は、回復
されたクロック信号ＣＫin1として対象となる周波数を
選択する。この選択を、ハードウェアまたはソフトウェ
アで行うことができる。
【００２８】制御ユニット５０４は、ループ・フィルタ
５０６および制御セレクタ５２２についてプログラム可
能な利得を設定するのに使用される。制御ユニット５０
４は、セレクタ５２２に、回復されたクロックの対象と
なる値を選択するよう命令するため、ＰＬＬ４０４の入
力に提示された信号Ｓin1の入力信号周波数を判断す
る。制御ユニットは、ＰＬＬロックが得られるまで、最
も高い分周比（Ｇ）から最も低い分周比（Ａ）までの分
周器５１０〜５２０からの出力を介したソフトウェアサ
イクルを持つことにより、入力信号の周波数を判断する
のが好ましい。代わりに、ＰＬＬロック検出器を、それ
ぞれの分周器５１０〜５２０の出力においてハードウェ
アで実現することもできる。この場合、ロックが得られ
る最も低い周波数が、信号Ｓin1の基本周波数である。
５０６および制御セレクタ５２２についてプログラム可
能な利得を設定するのに使用される。制御ユニット５０
４は、セレクタ５２２に、回復されたクロックの対象と
なる値を選択するよう命令するため、ＰＬＬ４０４の入
力に提示された信号Ｓin1の入力信号周波数を判断す
る。制御ユニットは、ＰＬＬロックが得られるまで、最
も高い分周比（Ｇ）から最も低い分周比（Ａ）までの分
周器５１０〜５２０からの出力を介したソフトウェアサ
イクルを持つことにより、入力信号の周波数を判断する
のが好ましい。代わりに、ＰＬＬロック検出器を、それ
ぞれの分周器５１０〜５２０の出力においてハードウェ
アで実現することもできる。この場合、ロックが得られ
る最も低い周波数が、信号Ｓin1の基本周波数である。
【００２９】図５には、オプションであるアナログ／デ
ジタル変換器（ＡＤＣ）５２４が示されているが、これ
は、ＶＣＯの制御電圧を監視して、回復されるクロック
のビットレートの推定を容易にするのに使用することが
できる。
ジタル変換器（ＡＤＣ）５２４が示されているが、これ
は、ＶＣＯの制御電圧を監視して、回復されるクロック
のビットレートの推定を容易にするのに使用することが
できる。
【００３０】ＰＬＬ４０４がロックすることができる周
波数領域は、１オクターブよりはるかに大きいことがあ
るが、それにもかかわらずＰＬＬ４０４は、オクターブ
ＶＣＯ５０８のみを必要とする。たとえば、ＶＣＯ５０
８は、レンジ２．５ＧＨｚ±３３％にわたって動作する
ことができる。２４８８ＭＨｚのＳＴＳ−４８（ＳＯＮ
ＥＴ）またはＳＴＭ−１６（ＳＤＨ）のレートはこの周
波数レンジにあり、セレクタ５２２の入力Ａにおいて利
用可能である。この場合の入力Ｂは、周波数レンジ２．
５ＧＨｚ÷２±３３％に及び、これは１．２５ＧＨｚ±
３３％である。１２４４ＭＨｚのＳＯＮＥＴ／ＳＤＨ
ＳＴＳ−２４／ＳＴＭ−８のレートはこの周波数レンジ
にあり、セレクタ５２２の入力Ｂで利用可能である。非
常に重要なのは、ＰＬＬ４０４を、これらのオクターブ
領域の他の、ＳＯＮＥＴ／ＳＤＨのレートではない領域
でロックすることもできる、ということである。例とし
て、１０６２ＭＨｚ（ファイバチャネル）および１６０
０ＭＨｚ（シリアルＨＩＰＰＩ）は、セレクタ５２２の
入力Ｂで利用可能なレンジ上にある周波数であり、５６
５ＭＨｚ（ＰＤＨ）は、入力Ｃで利用可能なレンジ上に
ある周波数であり、４４．７３６ＭＨｚ（ＤＳ−３）
は、セレクタ５２２の入力Ｇで利用可能な周波数であ
る。
波数領域は、１オクターブよりはるかに大きいことがあ
るが、それにもかかわらずＰＬＬ４０４は、オクターブ
ＶＣＯ５０８のみを必要とする。たとえば、ＶＣＯ５０
８は、レンジ２．５ＧＨｚ±３３％にわたって動作する
ことができる。２４８８ＭＨｚのＳＴＳ−４８（ＳＯＮ
ＥＴ）またはＳＴＭ−１６（ＳＤＨ）のレートはこの周
波数レンジにあり、セレクタ５２２の入力Ａにおいて利
用可能である。この場合の入力Ｂは、周波数レンジ２．
５ＧＨｚ÷２±３３％に及び、これは１．２５ＧＨｚ±
３３％である。１２４４ＭＨｚのＳＯＮＥＴ／ＳＤＨ
ＳＴＳ−２４／ＳＴＭ−８のレートはこの周波数レンジ
にあり、セレクタ５２２の入力Ｂで利用可能である。非
常に重要なのは、ＰＬＬ４０４を、これらのオクターブ
領域の他の、ＳＯＮＥＴ／ＳＤＨのレートではない領域
でロックすることもできる、ということである。例とし
て、１０６２ＭＨｚ（ファイバチャネル）および１６０
０ＭＨｚ（シリアルＨＩＰＰＩ）は、セレクタ５２２の
入力Ｂで利用可能なレンジ上にある周波数であり、５６
５ＭＨｚ（ＰＤＨ）は、入力Ｃで利用可能なレンジ上に
ある周波数であり、４４．７３６ＭＨｚ（ＤＳ−３）
は、セレクタ５２２の入力Ｇで利用可能な周波数であ
る。
【００３１】ＰＬＬ４０４の帯域幅Ｋは、以下の式に従
って求められる。
って求められる。
【００３２】
【数１】Ｋ＝ＫｄＫｏＫｈ／ｄｎ
【００３３】ここで、Ｋdは位相エラー検出器５０２の
利得であり、ＫoはＶＣＯ５０８の利得であり、Ｋhはル
ープ・フィルタ４０６の利得であり、ｄｎは分周器ｎの
比（たとえば、１、２、４、８、１６など）である。こ
こでｎ∈［０，Ｎ］、Ｎは分周器の数、ｄはすべての分
周器の比である（これは、図５の例では２である）。
利得であり、ＫoはＶＣＯ５０８の利得であり、Ｋhはル
ープ・フィルタ４０６の利得であり、ｄｎは分周器ｎの
比（たとえば、１、２、４、８、１６など）である。こ
こでｎ∈［０，Ｎ］、Ｎは分周器の数、ｄはすべての分
周器の比である（これは、図５の例では２である）。
【００３４】図４を参照すると、バッファリング装置
（この場合、ＦＩＦＯメモリデバイス２０６および２０
８）およびマッピング装置１１０が、受信した信号Ｏ
in1およびＯin2のクロックレートより遅い速度で動作す
るたとえばＣＭＯＳ（Complementary Metal-Oxide Semi
conductor）の技術で実現することを可能にするために
は、この好ましい実施形態のＣＤＲ DEMUX装置２０２お
よび２０４内にデマルチプレクサ４０８が必要である、
ということがわかる。バッファリング装置およびマッピ
ング装置が、受信した信号Ｏin1およびＯin2より速いま
たは同じ処理速度を持つ高速処理技術で実現される場合
には、デマルチプレクサ４０８を不要とすることができ
る。可能な高速処理技術のうちの１つに、ガリウム砒素
（ＧａＡｓ）がある。
（この場合、ＦＩＦＯメモリデバイス２０６および２０
８）およびマッピング装置１１０が、受信した信号Ｏ
in1およびＯin2のクロックレートより遅い速度で動作す
るたとえばＣＭＯＳ（Complementary Metal-Oxide Semi
conductor）の技術で実現することを可能にするために
は、この好ましい実施形態のＣＤＲ DEMUX装置２０２お
よび２０４内にデマルチプレクサ４０８が必要である、
ということがわかる。バッファリング装置およびマッピ
ング装置が、受信した信号Ｏin1およびＯin2より速いま
たは同じ処理速度を持つ高速処理技術で実現される場合
には、デマルチプレクサ４０８を不要とすることができ
る。可能な高速処理技術のうちの１つに、ガリウム砒素
（ＧａＡｓ）がある。
【００３５】図２に示されるプロトコル独立型マルチプ
レクサの好ましい実施形態を再び参照すると、ＦＩＦＯ
メモリデバイス２０６および２０８は、マッピング装置
１１０と、ＦＩＦＯメモリデバイス２０６および２０８
のフィル・レベルＦＬ１およびＦＬ２をやりとりし、マ
ッピング装置１１０は、読み出し信号READ１およびREAD
２を使用してＦＩＦＯメモリデバイス２０６および２０
８の出力期間を決める。
レクサの好ましい実施形態を再び参照すると、ＦＩＦＯ
メモリデバイス２０６および２０８は、マッピング装置
１１０と、ＦＩＦＯメモリデバイス２０６および２０８
のフィル・レベルＦＬ１およびＦＬ２をやりとりし、マ
ッピング装置１１０は、読み出し信号READ１およびREAD
２を使用してＦＩＦＯメモリデバイス２０６および２０
８の出力期間を決める。
【００３６】図２に示されるこの発明の第１の好ましい
実施形態においては、マッピング装置１１０は、ＦＩＦ
Ｏメモリデバイス２０６および２０８からのバッファリ
ングされたデータ情報ＢＤ１およびＢＤ２をフレーム構
造にマップする。この第１の好ましい実施形態に従う
と、マッピング装置１１０は、フレーム生成および読み
出し論理ブロック２１０と、スタッフビット挿入ブロッ
ク２１２と、オーバーヘッド挿入ブロック２１４とを備
える。
実施形態においては、マッピング装置１１０は、ＦＩＦ
Ｏメモリデバイス２０６および２０８からのバッファリ
ングされたデータ情報ＢＤ１およびＢＤ２をフレーム構
造にマップする。この第１の好ましい実施形態に従う
と、マッピング装置１１０は、フレーム生成および読み
出し論理ブロック２１０と、スタッフビット挿入ブロッ
ク２１２と、オーバーヘッド挿入ブロック２１４とを備
える。
【００３７】フレーム生成および読み出し論理ブロック
２１０は、ＦＩＦＯメモリデバイス２０６および２０８
からフィル・レベルＦＬ１およびＦＬ２を入力し、対応
する読み出し信号READ１およびREAD２でＦＩＦＯメモリ
デバイス２０６および２０８の出力期間を制御する。こ
の第１の好ましい実施形態の重要な点は、ＦＩＦＯメモ
リデバイス２０６および２０８のフィル・レベルが、デ
バイス２０６および２０８において利用可能なメモリの
実質的に中間に維持される、ということである。フレー
ムのそれぞれは、それぞれのＦＩＦＯメモリデバイス２
０６および２０８について少なくとも１つの読み出しサ
イクルと、スタッフビット挿入ブロック２１２によって
挿入されるスタッフバイトとしてグループ化することの
できるいくつかのスタッフビットと、オーバーヘッド挿
入ブロック２１４によって挿入される初期オーバーヘッ
ド（ＯＨ）部分とを含むけれども、それぞれの個々のフ
レームについて多数の異なる実現形態がある。
２１０は、ＦＩＦＯメモリデバイス２０６および２０８
からフィル・レベルＦＬ１およびＦＬ２を入力し、対応
する読み出し信号READ１およびREAD２でＦＩＦＯメモリ
デバイス２０６および２０８の出力期間を制御する。こ
の第１の好ましい実施形態の重要な点は、ＦＩＦＯメモ
リデバイス２０６および２０８のフィル・レベルが、デ
バイス２０６および２０８において利用可能なメモリの
実質的に中間に維持される、ということである。フレー
ムのそれぞれは、それぞれのＦＩＦＯメモリデバイス２
０６および２０８について少なくとも１つの読み出しサ
イクルと、スタッフビット挿入ブロック２１２によって
挿入されるスタッフバイトとしてグループ化することの
できるいくつかのスタッフビットと、オーバーヘッド挿
入ブロック２１４によって挿入される初期オーバーヘッ
ド（ＯＨ）部分とを含むけれども、それぞれの個々のフ
レームについて多数の異なる実現形態がある。
【００３８】ＯＨ部分は、デマルチプレクサによって必
要とされる情報を含み、スタッフビットの位置およびそ
れぞれの入力に割り当てられた帯域幅（チャネル内の読
み出しサイクルの、特定のＦＩＦＯメモリデバイス２０
６および２０８に対する割り振り。これについては、後
述する）に関連する情報などを適切に処理するのが好ま
しい。さらにＯＨ部分は、パリティビットのような他の
情報を含むことができる。
要とされる情報を含み、スタッフビットの位置およびそ
れぞれの入力に割り当てられた帯域幅（チャネル内の読
み出しサイクルの、特定のＦＩＦＯメモリデバイス２０
６および２０８に対する割り振り。これについては、後
述する）に関連する情報などを適切に処理するのが好ま
しい。さらにＯＨ部分は、パリティビットのような他の
情報を含むことができる。
【００３９】第１の好ましい実施形態で使用することの
できる１つの典型的なフレーム構造を、図６を参照して
説明する。この特定のフレーム構造は、オーバーヘッド
（ＯＨ）部分６０２およびｍ個のフレームチャネル６０
４を含む。フレームチャネルのそれぞれは、Ｎ個の読み
出しサイクル６０６と、１または複数のスタッフビット
６０８を含む。チャネル６０４内のＮ個の読み出しサイ
クル６０６は、フレーム全体の伝送ビットレートをＮ個
の部分に細分することにより、複数のＦＩＦＯメモリデ
バイス２０６および２０８の動的帯域幅の割当てを可能
にするのが好ましい。ここで、Ｎ個の部分は、ＦＩＦＯ
メモリデバイス２０６および２０８の間で分配される。
たとえば、フレームが２．５ＧＨｚで伝送され、Ｎが１
６に設定される場合、特定のＦＩＦＯメモリデバイス２
０６および２０８に割り当てられるそれぞれの読み出し
サイクルは、１５６．２５ＭＨｚの割当てを構成する。
よって、１つのＦＩＦＯメモリデバイス２０６および２
０８に割り当てることのできる最小帯域幅は、１つの読
み出しサイクルに割り当てられた帯域幅であり（上記の
例では、１５６．２５ＭＨｚ）、最大帯域幅は、ＦＩＦ
Ｏメモリデバイス２０６および２０８の速度（つまり、
１つのチャネル内の特定のＦＩＦＯメモリデバイスに、
いくつの読み出しサイクルを割り当てることができる
か）によって決定される。それぞれのＦＩＦＯメモリデ
バイス２０６および２０８についてのそれぞれのフレー
ム内の帯域幅を、特定のＦＩＦＯメモリデバイス２０６
および２０８のフィル・レベルＦＬ１およびＦＬ２に基
づいて割当て、フレーム内の残りのビットをスタッフビ
ットで満たすのが好ましい。ある実施形態においては公
称のスタッフレートが使用され、これにより、予め決め
られた時間間隔に、ある設定された数のスタッフビット
が存在する。この公称レートは、ＦＩＦＯメモリデバイ
ス２０６および２０８のフィル・レベルＦＬ１およびＦ
Ｌ２に基づいて調整可能であるのが好ましい。ある典型
的な実施形態では、フレームの間にフィル・レベルＦＬ
１およびＦＬ２の差を調整するため、スタッフビットを
必要に応じて追加または除去することができる。多数の
スタッフビットが集まってグループ化される場合には、
データ情報の到着間の大きな時間間隔に起因して、デマ
ルチプレクサにおいてジッターの問題が潜在的に存在す
る、ということに注意されたい。
できる１つの典型的なフレーム構造を、図６を参照して
説明する。この特定のフレーム構造は、オーバーヘッド
（ＯＨ）部分６０２およびｍ個のフレームチャネル６０
４を含む。フレームチャネルのそれぞれは、Ｎ個の読み
出しサイクル６０６と、１または複数のスタッフビット
６０８を含む。チャネル６０４内のＮ個の読み出しサイ
クル６０６は、フレーム全体の伝送ビットレートをＮ個
の部分に細分することにより、複数のＦＩＦＯメモリデ
バイス２０６および２０８の動的帯域幅の割当てを可能
にするのが好ましい。ここで、Ｎ個の部分は、ＦＩＦＯ
メモリデバイス２０６および２０８の間で分配される。
たとえば、フレームが２．５ＧＨｚで伝送され、Ｎが１
６に設定される場合、特定のＦＩＦＯメモリデバイス２
０６および２０８に割り当てられるそれぞれの読み出し
サイクルは、１５６．２５ＭＨｚの割当てを構成する。
よって、１つのＦＩＦＯメモリデバイス２０６および２
０８に割り当てることのできる最小帯域幅は、１つの読
み出しサイクルに割り当てられた帯域幅であり（上記の
例では、１５６．２５ＭＨｚ）、最大帯域幅は、ＦＩＦ
Ｏメモリデバイス２０６および２０８の速度（つまり、
１つのチャネル内の特定のＦＩＦＯメモリデバイスに、
いくつの読み出しサイクルを割り当てることができる
か）によって決定される。それぞれのＦＩＦＯメモリデ
バイス２０６および２０８についてのそれぞれのフレー
ム内の帯域幅を、特定のＦＩＦＯメモリデバイス２０６
および２０８のフィル・レベルＦＬ１およびＦＬ２に基
づいて割当て、フレーム内の残りのビットをスタッフビ
ットで満たすのが好ましい。ある実施形態においては公
称のスタッフレートが使用され、これにより、予め決め
られた時間間隔に、ある設定された数のスタッフビット
が存在する。この公称レートは、ＦＩＦＯメモリデバイ
ス２０６および２０８のフィル・レベルＦＬ１およびＦ
Ｌ２に基づいて調整可能であるのが好ましい。ある典型
的な実施形態では、フレームの間にフィル・レベルＦＬ
１およびＦＬ２の差を調整するため、スタッフビットを
必要に応じて追加または除去することができる。多数の
スタッフビットが集まってグループ化される場合には、
データ情報の到着間の大きな時間間隔に起因して、デマ
ルチプレクサにおいてジッターの問題が潜在的に存在す
る、ということに注意されたい。
【００４０】一方、１フレーム当たりのフレームサイク
ルの数（ｍ）は、要求される効率性によって決定され
る。効率比は、チャネルに使用されるビット数を、オー
バーヘッド（ＯＨ）部分６０２を含むフレーム全体に使
用されるビット数で除算することにより求められる。効
率を上げるため、１フレーム当たりのチャネル数を増や
すことができ、または１チャネル当たりの読み出しサイ
クル数を増やすことができる。
ルの数（ｍ）は、要求される効率性によって決定され
る。効率比は、チャネルに使用されるビット数を、オー
バーヘッド（ＯＨ）部分６０２を含むフレーム全体に使
用されるビット数で除算することにより求められる。効
率を上げるため、１フレーム当たりのチャネル数を増や
すことができ、または１チャネル当たりの読み出しサイ
クル数を増やすことができる。
【００４１】第１の好ましい実施形態を、図６に示され
る典型的なフレーム構造で説明したけれども、これは、
この発明の範囲を限定することを意図するものではな
い。図２に示される第１の好ましい実施形態で動作する
ことができる異なるフレーム構造は多数あり、データ情
報をＦＩＦＯメモリデバイス２０６および２０８から読
み出し、いくつかのスタッフビットまたはスタッフバイ
トをフレームに加え、オーバーヘッド（ＯＨ）部分をフ
レームの前方に付け加える。実際、第１の好ましい実施
形態は、個々のＦＩＦＯメモリデバイス２０６および２
０８に対する帯域幅の動的な割当てを可能にする任意の
フレーム構造をサポートするので、ＦＩＦＯメモリデバ
イス２０６および２０８のフィル・レベルは、たとえば
５０％フルのような予め決められた所望のレベルまたは
範囲に実質的に維持される。
る典型的なフレーム構造で説明したけれども、これは、
この発明の範囲を限定することを意図するものではな
い。図２に示される第１の好ましい実施形態で動作する
ことができる異なるフレーム構造は多数あり、データ情
報をＦＩＦＯメモリデバイス２０６および２０８から読
み出し、いくつかのスタッフビットまたはスタッフバイ
トをフレームに加え、オーバーヘッド（ＯＨ）部分をフ
レームの前方に付け加える。実際、第１の好ましい実施
形態は、個々のＦＩＦＯメモリデバイス２０６および２
０８に対する帯域幅の動的な割当てを可能にする任意の
フレーム構造をサポートするので、ＦＩＦＯメモリデバ
イス２０６および２０８のフィル・レベルは、たとえば
５０％フルのような予め決められた所望のレベルまたは
範囲に実質的に維持される。
【００４２】次に図３を参照すると、第２の好ましい実
施形態に従うマッピング装置１１０は、パケットインタ
ーフェース論理ブロック３１０と、パケットマルチプレ
クサ（ＭＵＸ）３１２とを備える。この第２の好ましい
実施形態において、パケットインターフェース論理ブロ
ック３１０には、ＦＩＦＯメモリデバイス２０６および
２０８のフィル・レベルＦＬ１およびＦＬ２が入力され
るので、ブロック３１０は、パケットを作成するのに十
分なデータ情報が存在する時を判断することができる。
ＦＩＦＯメモリデバイス２０６および２０８のうちの１
つに十分なデータ情報がバッファリングされていると判
断すると、パケットインターフェース論理ブロック３１
０は、対応する読み出し信号READ１およびREAD２で読み
出しサイクルを起動するのが好ましい。これらの読み出
しサイクルは、特定のＦＩＦＯメモリデバイス２０６お
よび２０８内にバッファリングされたデータ情報ＢＤ１
およびＢＤ２の出力をトリガーする。読み出しレートは
書き込みレートよりも高いのが好ましく、その場合に
は、対応するＦＩＦＯメモリデバイス２０６および２０
８は読み出しサイクル中に空になる。第２の好ましい実
施形態によると、特定のＦＩＦＯメモリデバイス２０６
および２０８内にバッファリングされたデータ情報が予
め決められた低いレベルになると、読み出しサイクルは
終了する。さらに、パケットインターフェース論理ブロ
ック３１０は、データ情報を標準のパケットフレーム
に、好ましくはヘッダーおよびトレーラーも含めてフォ
ーマットし、それぞれのＦＩＦＯメモリデバイス２０６
および２０８に対応するこれらのパケットＰ１およびＰ
２をパケットＭＵＸ３１２に転送する。
施形態に従うマッピング装置１１０は、パケットインタ
ーフェース論理ブロック３１０と、パケットマルチプレ
クサ（ＭＵＸ）３１２とを備える。この第２の好ましい
実施形態において、パケットインターフェース論理ブロ
ック３１０には、ＦＩＦＯメモリデバイス２０６および
２０８のフィル・レベルＦＬ１およびＦＬ２が入力され
るので、ブロック３１０は、パケットを作成するのに十
分なデータ情報が存在する時を判断することができる。
ＦＩＦＯメモリデバイス２０６および２０８のうちの１
つに十分なデータ情報がバッファリングされていると判
断すると、パケットインターフェース論理ブロック３１
０は、対応する読み出し信号READ１およびREAD２で読み
出しサイクルを起動するのが好ましい。これらの読み出
しサイクルは、特定のＦＩＦＯメモリデバイス２０６お
よび２０８内にバッファリングされたデータ情報ＢＤ１
およびＢＤ２の出力をトリガーする。読み出しレートは
書き込みレートよりも高いのが好ましく、その場合に
は、対応するＦＩＦＯメモリデバイス２０６および２０
８は読み出しサイクル中に空になる。第２の好ましい実
施形態によると、特定のＦＩＦＯメモリデバイス２０６
および２０８内にバッファリングされたデータ情報が予
め決められた低いレベルになると、読み出しサイクルは
終了する。さらに、パケットインターフェース論理ブロ
ック３１０は、データ情報を標準のパケットフレーム
に、好ましくはヘッダーおよびトレーラーも含めてフォ
ーマットし、それぞれのＦＩＦＯメモリデバイス２０６
および２０８に対応するこれらのパケットＰ１およびＰ
２をパケットＭＵＸ３１２に転送する。
【００４３】図３に示されるように、１つのパケットイ
ンターフェース論理ブロック３１０が複数のＦＩＦＯメ
モリデバイス２０６および２０８をサービスする、とい
うことに注意されたい。これは、読み出しレートが十分
高い場合にのみ行うことができる。そうでなければ、そ
れぞれのＦＩＦＯメモリデバイス２０６および２０８
は、対応するパケットインターフェース論理ブロック３
１０を持つべきである。
ンターフェース論理ブロック３１０が複数のＦＩＦＯメ
モリデバイス２０６および２０８をサービスする、とい
うことに注意されたい。これは、読み出しレートが十分
高い場合にのみ行うことができる。そうでなければ、そ
れぞれのＦＩＦＯメモリデバイス２０６および２０８
は、対応するパケットインターフェース論理ブロック３
１０を持つべきである。
【００４４】パケットＭＵＸ３１２は、パケットインタ
ーフェース論理ブロック３１０から受け取ったパケット
を、伝送に使用することのできるフレーム構造に挿入す
る。未使用の帯域幅を、アイドル（idle）のパケットで
満たすことができる。さらに、パケットＭＵＸ３１２
を、出力ポートを割り振ってコネクション管理およびＡ
ＤＭ機能を実行するのに使用することができる。パケッ
トＭＵＸ３１２は、カスタム設計されたパーツであるの
が好ましいけれども、業界標準のパーツを使用すること
もできる、ということに注意されたい。
ーフェース論理ブロック３１０から受け取ったパケット
を、伝送に使用することのできるフレーム構造に挿入す
る。未使用の帯域幅を、アイドル（idle）のパケットで
満たすことができる。さらに、パケットＭＵＸ３１２
を、出力ポートを割り振ってコネクション管理およびＡ
ＤＭ機能を実行するのに使用することができる。パケッ
トＭＵＸ３１２は、カスタム設計されたパーツであるの
が好ましいけれども、業界標準のパーツを使用すること
もできる、ということに注意されたい。
【００４５】第１および第２の好ましい実施形態の次の
コンポーネントは、図２および図３で示されるように、
図１を参照して前述した出力装置に対応する、ＶＣＯ付
きマルチプレクサ（ＭＵＸ）ブロック２１６である。こ
れは、第１の低速ビットレートにおいて並列に部分フレ
ームを受け取り、使用される光ファイバに適合するビッ
トレートの光信号Ｏoutのフレームを出力するのに十分
なクロックレート（ＣＫout）でそれらを多重化する、
既知のコンポーネントであるのが好ましい。このＶＣＯ
付きＭＵＸ２１６は、ＳＯＮＥＴで動作するようフォー
マットされるので、出力のビットレートは２．５ＧＨｚ
であるのが好ましい。
コンポーネントは、図２および図３で示されるように、
図１を参照して前述した出力装置に対応する、ＶＣＯ付
きマルチプレクサ（ＭＵＸ）ブロック２１６である。こ
れは、第１の低速ビットレートにおいて並列に部分フレ
ームを受け取り、使用される光ファイバに適合するビッ
トレートの光信号Ｏoutのフレームを出力するのに十分
なクロックレート（ＣＫout）でそれらを多重化する、
既知のコンポーネントであるのが好ましい。このＶＣＯ
付きＭＵＸ２１６は、ＳＯＮＥＴで動作するようフォー
マットされるので、出力のビットレートは２．５ＧＨｚ
であるのが好ましい。
【００４６】第１および第２の好ましい実施形態の実現
の間の１つの重要な相違は、読み出し信号READ１および
READ２である。第１の好ましい実施形態では、読み出し
信号READ１およびREAD２は、ＯＨ部分およびスタッフビ
ットのために挿入されたギャップで、マルチプレクサの
光出力信号Ｏoutと同期される。一方、図３の第２の好
ましい実施形態における読み出し信号READ１およびREAD
２は、非同期であるのが好ましい。
の間の１つの重要な相違は、読み出し信号READ１および
READ２である。第１の好ましい実施形態では、読み出し
信号READ１およびREAD２は、ＯＨ部分およびスタッフビ
ットのために挿入されたギャップで、マルチプレクサの
光出力信号Ｏoutと同期される。一方、図３の第２の好
ましい実施形態における読み出し信号READ１およびREAD
２は、非同期であるのが好ましい。
【００４７】第１および第２の好ましい実施形態のマル
チプレクサで好ましく動作するデマルチプレクサについ
て、図７および図８をそれぞれ参照して説明する。第１
の好ましい実施形態のマルチプレクサで動作する図７の
デマルチプレクサは、ＣＤＲDEMUX装置７０２と、該Ｃ
ＤＲ DEMUX装置７０２に接続されたフレーム除去および
書き込み論理ブロック７０４と、該フレーム除去および
書き込み論理ブロック７０４に独立的に接続された第１
および第２のＦＩＦＯメモリデバイス７０６および７０
８と、該ＦＩＦＯメモリデバイス７０６および７０８に
独立的に接続された第１および第２のＶＣＯ付きＭＵＸ
７１０および７１２とを備える。
チプレクサで好ましく動作するデマルチプレクサについ
て、図７および図８をそれぞれ参照して説明する。第１
の好ましい実施形態のマルチプレクサで動作する図７の
デマルチプレクサは、ＣＤＲDEMUX装置７０２と、該Ｃ
ＤＲ DEMUX装置７０２に接続されたフレーム除去および
書き込み論理ブロック７０４と、該フレーム除去および
書き込み論理ブロック７０４に独立的に接続された第１
および第２のＦＩＦＯメモリデバイス７０６および７０
８と、該ＦＩＦＯメモリデバイス７０６および７０８に
独立的に接続された第１および第２のＶＣＯ付きＭＵＸ
７１０および７１２とを備える。
【００４８】ＣＤＲ DEMUX装置７０２は、光ファイバか
ら光信号Ｏinを受信し、受信した光信号Ｏinを多重分離
し、受信した光信号Ｏinを共に含むｎ個の信号を出力す
るよう動作するのが好ましい。
ら光信号Ｏinを受信し、受信した光信号Ｏinを多重分離
し、受信した光信号Ｏinを共に含むｎ個の信号を出力す
るよう動作するのが好ましい。
【００４９】フレーム除去および書き込み論理ブロック
７０４は、多重分離された信号をＣＤＲ DEMUX装置７０
２から受け取り、多重分離された信号ｎからフレームを
回復し、オーバーヘッド（ＯＨ）部分を使用してスタッ
フビットの位置を求め、どの読み出しサイクルがどのＦ
ＩＦＯメモリデバイス２０６および２０８（入力信号Ｏ
in1およびＯin2）に割り当てられたかを判断する。オー
バーヘッド部分を読み出した後、フレーム除去および書
き込み論理ブロック７０４は、オーバーヘッド部分およ
びスタッフビットを除去し、チャネル内に含まれるデー
タ情報を適切なＦＩＦＯメモリデバイス７０６および７
０８に書き込む。
７０４は、多重分離された信号をＣＤＲ DEMUX装置７０
２から受け取り、多重分離された信号ｎからフレームを
回復し、オーバーヘッド（ＯＨ）部分を使用してスタッ
フビットの位置を求め、どの読み出しサイクルがどのＦ
ＩＦＯメモリデバイス２０６および２０８（入力信号Ｏ
in1およびＯin2）に割り当てられたかを判断する。オー
バーヘッド部分を読み出した後、フレーム除去および書
き込み論理ブロック７０４は、オーバーヘッド部分およ
びスタッフビットを除去し、チャネル内に含まれるデー
タ情報を適切なＦＩＦＯメモリデバイス７０６および７
０８に書き込む。
【００５０】ＶＣＯ付きＭＵＸブロック７１０および７
１２は、同時に、対応するＦＩＦＯメモリデバイス７０
６および７０８からデータ情報を読み出し、それぞれの
光信号Ｏout1およびＯout2を介して光ファイバに出力す
る。フィル・レベルＦＬ１およびＦＬ２を、たとえば５
０％のような予め決められた所望のレベルまたは範囲に
実質的に維持するため、ブロック７１０および７１２内
のＶＣＯは、ＦＩＦＯメモリデバイス７０６および７０
８から出力されたフィル・レベルＦＬ１およびＦＬ２を
使用して、ＶＣＯの周波数を調整するのが好ましい。
１２は、同時に、対応するＦＩＦＯメモリデバイス７０
６および７０８からデータ情報を読み出し、それぞれの
光信号Ｏout1およびＯout2を介して光ファイバに出力す
る。フィル・レベルＦＬ１およびＦＬ２を、たとえば５
０％のような予め決められた所望のレベルまたは範囲に
実質的に維持するため、ブロック７１０および７１２内
のＶＣＯは、ＦＩＦＯメモリデバイス７０６および７０
８から出力されたフィル・レベルＦＬ１およびＦＬ２を
使用して、ＶＣＯの周波数を調整するのが好ましい。
【００５１】第２の好ましい実施形態のマルチプレクサ
で動作する図８のデマルチプレクサは、図７のものと似
ているが、フレーム除去および書き込み論理ブロック７
０４が、パケットインターフェース論理ブロック８０６
に直列に接続されたパケットデマルチプレクサ（DEMU
X）８０４で置き換えられている。パケットDEMUX８０４
は、ＣＤＲ DEMUX装置７０２から出力され入来データス
トリームを介して送られてきたパケットを回復し、これ
らのパケットを、パケットインターフェース論理ブロッ
ク８０６内のそれらの割り当てられたパケットインター
フェースポートに転送する。パケットインターフェース
論理ブロック８０６は、データカプセル化を取り除き
（パケットＭＵＸ３１２により必要とされた場合）、パ
ケット内に含まれるデータ情報を適切なＦＩＦＯメモリ
デバイス７０６および７０８に書き込む。図８に示され
るデマルチプレクサの残りのコンポーネントは、図７の
デマルチプレクサについて前述したコンポーネントと同
様に動作する。
で動作する図８のデマルチプレクサは、図７のものと似
ているが、フレーム除去および書き込み論理ブロック７
０４が、パケットインターフェース論理ブロック８０６
に直列に接続されたパケットデマルチプレクサ（DEMU
X）８０４で置き換えられている。パケットDEMUX８０４
は、ＣＤＲ DEMUX装置７０２から出力され入来データス
トリームを介して送られてきたパケットを回復し、これ
らのパケットを、パケットインターフェース論理ブロッ
ク８０６内のそれらの割り当てられたパケットインター
フェースポートに転送する。パケットインターフェース
論理ブロック８０６は、データカプセル化を取り除き
（パケットＭＵＸ３１２により必要とされた場合）、パ
ケット内に含まれるデータ情報を適切なＦＩＦＯメモリ
デバイス７０６および７０８に書き込む。図８に示され
るデマルチプレクサの残りのコンポーネントは、図７の
デマルチプレクサについて前述したコンポーネントと同
様に動作する。
【００５２】図７および図８のデマルチプレクサに関し
て考慮すべき１つの重要な点は、出力光信号Ｏout1およ
びＯout2に関する出力ジッターの問題である。ジッター
を低減するため、ＰＬＬの帯域幅は、データ到着時にお
ける変動をフィルタで取り除くことができるよう十分低
くなければならない。ジッター問題の蓋然性を低減する
ために、ＦＩＦＯメモリデバイス７０６および７０８内
のメモリ量を増加して、ＦＩＦＯメモリデバイス７０６
および７０８が潜在的に空である期間を減らすというよ
うに、既知の多くの技術を利用することができる。
て考慮すべき１つの重要な点は、出力光信号Ｏout1およ
びＯout2に関する出力ジッターの問題である。ジッター
を低減するため、ＰＬＬの帯域幅は、データ到着時にお
ける変動をフィルタで取り除くことができるよう十分低
くなければならない。ジッター問題の蓋然性を低減する
ために、ＦＩＦＯメモリデバイス７０６および７０８内
のメモリ量を増加して、ＦＩＦＯメモリデバイス７０６
および７０８が潜在的に空である期間を減らすというよ
うに、既知の多くの技術を利用することができる。
【００５３】第２の好ましい実施形態のマルチプレクサ
およびデマルチプレクサを組み合わせる追加／ドロップ
インターフェースについて、この発明の代替的な実施形
態を図９を参照して説明する。このインターフェース
は、パケット追加／ドロップマルチプレクサ（ＭＵＸ）
ブロック９０４と直列に接続され、ＣＤＲ DEMUX装置７
０２と同じであるのが好ましいＣＤＲ DEMUX装置９０２
と、ＶＣＯ付きＭＵＸブロック２１６と同じであるのが
好ましいＶＣＯ付きＭＵＸブロック９０６とを備える。
さらに、パケット追加／ドロップＭＵＸブロック９０４
に接続されるのは、取り付けられた複数の入力ＦＩＦＯ
メモリデバイス９１０および９１２と複数の出力メモリ
デバイス９１４および９１６を持つパケットインターフ
ェースブロック９０８である。入力ＦＩＦＯメモリデバ
イス９１０および９１２のそれぞれは、さらにそれぞれ
のＣＤＲ DEMUX装置９１８および９２０に接続され、出
力ＦＩＦＯメモリデバイスのそれぞれは、さらにそれぞ
れのＶＣＯ付きＭＵＸブロック９２２および９２４に接
続される。
およびデマルチプレクサを組み合わせる追加／ドロップ
インターフェースについて、この発明の代替的な実施形
態を図９を参照して説明する。このインターフェース
は、パケット追加／ドロップマルチプレクサ（ＭＵＸ）
ブロック９０４と直列に接続され、ＣＤＲ DEMUX装置７
０２と同じであるのが好ましいＣＤＲ DEMUX装置９０２
と、ＶＣＯ付きＭＵＸブロック２１６と同じであるのが
好ましいＶＣＯ付きＭＵＸブロック９０６とを備える。
さらに、パケット追加／ドロップＭＵＸブロック９０４
に接続されるのは、取り付けられた複数の入力ＦＩＦＯ
メモリデバイス９１０および９１２と複数の出力メモリ
デバイス９１４および９１６を持つパケットインターフ
ェースブロック９０８である。入力ＦＩＦＯメモリデバ
イス９１０および９１２のそれぞれは、さらにそれぞれ
のＣＤＲ DEMUX装置９１８および９２０に接続され、出
力ＦＩＦＯメモリデバイスのそれぞれは、さらにそれぞ
れのＶＣＯ付きＭＵＸブロック９２２および９２４に接
続される。
【００５４】ＣＤＲ DEMUX装置９０２は、光入力信号Ｏ
inを受信し、該光入力信号Ｏinの入力クロックレートＣ
Ｋinを求め、クロックレートＣＫinと、光入力信号Ｏin
を共に含む多重分離された信号とを出力する。パケット
追加／ドロップＭＵＸブロック９０４は、多重分離され
た信号および入力クロックレートＣＫinを受け取り、パ
ケットのヘッダーを使用して、どのパケットをＶＣＯ付
きＭＵＸブロック９０６を介して先の方へ転送するべき
か、およびインターフェースで処理するためにどのパケ
ットをパケットインターフェースブロック９０８に転送
するべきかを判断する。さらに、パケット追加／ドロッ
プＭＵＸブロック９０４は、ＶＣＯ付きＭＵＸ９０６に
その後転送される他のパケットを、パケットインターフ
ェースブロック９０８から受け取る。ＶＣＯ付きＭＵＸ
ブロック９０６は、ＶＣＯ付きＭＵＸブロック２１６で
説明したように動作し、光出力信号Ｏoutを出力する。
inを受信し、該光入力信号Ｏinの入力クロックレートＣ
Ｋinを求め、クロックレートＣＫinと、光入力信号Ｏin
を共に含む多重分離された信号とを出力する。パケット
追加／ドロップＭＵＸブロック９０４は、多重分離され
た信号および入力クロックレートＣＫinを受け取り、パ
ケットのヘッダーを使用して、どのパケットをＶＣＯ付
きＭＵＸブロック９０６を介して先の方へ転送するべき
か、およびインターフェースで処理するためにどのパケ
ットをパケットインターフェースブロック９０８に転送
するべきかを判断する。さらに、パケット追加／ドロッ
プＭＵＸブロック９０４は、ＶＣＯ付きＭＵＸ９０６に
その後転送される他のパケットを、パケットインターフ
ェースブロック９０８から受け取る。ＶＣＯ付きＭＵＸ
ブロック９０６は、ＶＣＯ付きＭＵＸブロック２１６で
説明したように動作し、光出力信号Ｏoutを出力する。
【００５５】パケットインターフェースブロック９０８
は、パケットインターフェース論理ブロック３１０およ
びパケットインターフェース論理ブロック８０６の組合
せと同様に動作する。ＣＤＲ DEMUX装置９１８および９
２０は、入力ＦＩＦＯメモリデバイス９１０および９１
２と一緒に、図２および図３の同様のコンポーネントと
同じく動作する。ＶＣＯ付きＭＵＸ９２２および９２４
と組み合わされた出力ＦＩＦＯメモリデバイス９１４お
よび９１６は、図７および図８における同様のコンポー
ネントと同じく動作する。よって、この追加／ドロップ
インターフェースの追加機能は、ＣＤＲ DEMUX装置９１
８および９２０で受信された光入力信号Ｏin1およびＯ
in2が、入力ＦＩＦＯメモリデバイス９１０および９１
２に転送され、パケットインターフェースブロック９０
８内でパケットに変換され、追懐／ドロップＭＵＸ９０
４およびＶＣＯ付きＭＵＸブロック９０６を通って、光
出力信号Ｏoutに転送される。同様に、ドロップ機能
は、パケットが、パケット追加／ドロップＭＵＸブロッ
ク９０４からパケットインターフェースブロック９０８
に転送されるよう動作する。その後、パケットは再フォ
ーマットされ、出力ＦＩＦＯメモリデバイス９１４およ
び９１６を介してそれぞれのＶＣＯ付きＭＵＸブロック
９２２および９２４に転送され、ここで、ドロップされ
たパケットのデータ情報を、対応する光出力信号Ｏout1
およびＯout2に出力することができる。
は、パケットインターフェース論理ブロック３１０およ
びパケットインターフェース論理ブロック８０６の組合
せと同様に動作する。ＣＤＲ DEMUX装置９１８および９
２０は、入力ＦＩＦＯメモリデバイス９１０および９１
２と一緒に、図２および図３の同様のコンポーネントと
同じく動作する。ＶＣＯ付きＭＵＸ９２２および９２４
と組み合わされた出力ＦＩＦＯメモリデバイス９１４お
よび９１６は、図７および図８における同様のコンポー
ネントと同じく動作する。よって、この追加／ドロップ
インターフェースの追加機能は、ＣＤＲ DEMUX装置９１
８および９２０で受信された光入力信号Ｏin1およびＯ
in2が、入力ＦＩＦＯメモリデバイス９１０および９１
２に転送され、パケットインターフェースブロック９０
８内でパケットに変換され、追懐／ドロップＭＵＸ９０
４およびＶＣＯ付きＭＵＸブロック９０６を通って、光
出力信号Ｏoutに転送される。同様に、ドロップ機能
は、パケットが、パケット追加／ドロップＭＵＸブロッ
ク９０４からパケットインターフェースブロック９０８
に転送されるよう動作する。その後、パケットは再フォ
ーマットされ、出力ＦＩＦＯメモリデバイス９１４およ
び９１６を介してそれぞれのＶＣＯ付きＭＵＸブロック
９２２および９２４に転送され、ここで、ドロップされ
たパケットのデータ情報を、対応する光出力信号Ｏout1
およびＯout2に出力することができる。
【００５６】この発明の第１および第２の好ましい実施
形態の両方に有利な点が多数ある。第２の好ましい実施
形態は、パケットＭＵＸブロック３１２において実現さ
れるように、パケットＭＵＸ技術に業界投資を供与し
て、さらなる機能性を提供することができる。さらに、
パケットＭＵＸブロック３１２は、入力レートの変動に
対して自動的に対処し、任意の所与の入力ポートの帯域
幅を備えておく必要がないので、このパケットに基づく
解決策は、第１の好ましい実施形態に簡素化を提供す
る。さらに、パケットに基づく解決策についての帯域幅
の割り当ての粒状度（granularity）は、フレーム生成
およびビット詰め込み（bit stuffing）の解決策と比較
して向上する。パケットに基づく解決策においては、そ
れぞれの入力ポートに対する帯域幅の割当ては、規定さ
れるパケットの大きさによってのみ制限され、フレーム
生成およびビット詰め込み解決策は、伝送されるべきフ
レームのレートによる読み出しサイクル数の分周比によ
ってのみ制限される。さらに、第２の好ましい実施形態
のパケットに基づく解決策は、図９の代替的な実施形態
で説明される、追加／ドロップの機能性を可能にし、こ
の発明のプロトコル独立型多重化を同じ波長の交換イー
サネット（登録商標）インターフェースと組合せ、およ
び（または）既存のインターネットプロトコル（ＩＰ）
または非同期転送モード（ＡＴＭ）のインフラで伝送す
る既存のパケットに基づくネットワークと互換性を持た
せることにより、さらなる価値を潜在的に持つ。
形態の両方に有利な点が多数ある。第２の好ましい実施
形態は、パケットＭＵＸブロック３１２において実現さ
れるように、パケットＭＵＸ技術に業界投資を供与し
て、さらなる機能性を提供することができる。さらに、
パケットＭＵＸブロック３１２は、入力レートの変動に
対して自動的に対処し、任意の所与の入力ポートの帯域
幅を備えておく必要がないので、このパケットに基づく
解決策は、第１の好ましい実施形態に簡素化を提供す
る。さらに、パケットに基づく解決策についての帯域幅
の割り当ての粒状度（granularity）は、フレーム生成
およびビット詰め込み（bit stuffing）の解決策と比較
して向上する。パケットに基づく解決策においては、そ
れぞれの入力ポートに対する帯域幅の割当ては、規定さ
れるパケットの大きさによってのみ制限され、フレーム
生成およびビット詰め込み解決策は、伝送されるべきフ
レームのレートによる読み出しサイクル数の分周比によ
ってのみ制限される。さらに、第２の好ましい実施形態
のパケットに基づく解決策は、図９の代替的な実施形態
で説明される、追加／ドロップの機能性を可能にし、こ
の発明のプロトコル独立型多重化を同じ波長の交換イー
サネット（登録商標）インターフェースと組合せ、およ
び（または）既存のインターネットプロトコル（ＩＰ）
または非同期転送モード（ＡＴＭ）のインフラで伝送す
る既存のパケットに基づくネットワークと互換性を持た
せることにより、さらなる価値を潜在的に持つ。
【００５７】一方、第１の好ましい実施形態のフレーム
生成およびビット詰め込みは、パケットＭＵＸブロック
がまだ利用可能でない場合に、より簡単である。さら
に、パケットに基づく解決策は、データ情報の伝送間の
時間間隔に起因して、デマルチプレクサにおいて潜在的
に大きなジッター問題を持つ。さらに、第１の好ましい
実施形態で使用されるオーバーヘッド部分は、たとえば
ノード間通信、ビットエラーの監視および（または）訂
正、保護シグナリングおよび故障分離のためのシグナリ
ング、およびエンドツーエンドのコネクション検証のよ
うな、さらなる利益を提供することができる。規定され
るフレーム・フォーマットが以前から存在する標準と互
換性がある場合には、フレーム生成およびビット詰め込
みの解決策により、多重化信号を、ＳＯＮＥＴネットワ
ークのような既存のネットワークに伝達することができ
る。
生成およびビット詰め込みは、パケットＭＵＸブロック
がまだ利用可能でない場合に、より簡単である。さら
に、パケットに基づく解決策は、データ情報の伝送間の
時間間隔に起因して、デマルチプレクサにおいて潜在的
に大きなジッター問題を持つ。さらに、第１の好ましい
実施形態で使用されるオーバーヘッド部分は、たとえば
ノード間通信、ビットエラーの監視および（または）訂
正、保護シグナリングおよび故障分離のためのシグナリ
ング、およびエンドツーエンドのコネクション検証のよ
うな、さらなる利益を提供することができる。規定され
るフレーム・フォーマットが以前から存在する標準と互
換性がある場合には、フレーム生成およびビット詰め込
みの解決策により、多重化信号を、ＳＯＮＥＴネットワ
ークのような既存のネットワークに伝達することができ
る。
【００５８】いずれの場合においても、この発明に対す
る重要な有利な点は、使用されるプロトコルの知識を予
め持たずに実施する時にプロトコルを知り、信号を多重
化するこの発明の能力と、様々な入力信号に帯域幅を動
的に割り当てるマルチプレクサの能力とである。第１の
重要な有利な点により、ハードウェアの１つの部分を多
数の異なるプロトコルで使用することができるようにな
り、したがって、制限された数のプロトコルに固有であ
る、大きな目録となる多数の異なるマルチプレクサおよ
びデマルチプレクサを必要としなくなる。また、この発
明を使用することにより、新しいプロトコルが導入され
る時にハードウェアを置き換えるのに必要となる訪問サ
ービスの数を低減させることができ、ネットワークの新
しいサービスを実行するのに何らハードウェアの変更が
不要であるので、新しいサービスを市場に出しておく時
間を増やすことができる。
る重要な有利な点は、使用されるプロトコルの知識を予
め持たずに実施する時にプロトコルを知り、信号を多重
化するこの発明の能力と、様々な入力信号に帯域幅を動
的に割り当てるマルチプレクサの能力とである。第１の
重要な有利な点により、ハードウェアの１つの部分を多
数の異なるプロトコルで使用することができるようにな
り、したがって、制限された数のプロトコルに固有であ
る、大きな目録となる多数の異なるマルチプレクサおよ
びデマルチプレクサを必要としなくなる。また、この発
明を使用することにより、新しいプロトコルが導入され
る時にハードウェアを置き換えるのに必要となる訪問サ
ービスの数を低減させることができ、ネットワークの新
しいサービスを実行するのに何らハードウェアの変更が
不要であるので、新しいサービスを市場に出しておく時
間を増やすことができる。
【００５９】様々な入力信号に帯域幅を動的に割り振る
能力により、未知のビットレートを持つチャネル内の帯
域幅の利用性を向上させることができる。これを以下、
トランスペアレント（transparent）なチャネルとい
う。この改善された効率性により、トランスペアレント
なチャネルを使用するトランスペアレントなサービスを
実現するコストを減らすことができる。さらに、動的な
帯域幅の割り振りにより、柔軟性が向上し、１つの高帯
域幅のサービスを複数の低帯域幅のサービスと組み合わ
せることができ、これによりコスト高を最小にすること
ができる。
能力により、未知のビットレートを持つチャネル内の帯
域幅の利用性を向上させることができる。これを以下、
トランスペアレント（transparent）なチャネルとい
う。この改善された効率性により、トランスペアレント
なチャネルを使用するトランスペアレントなサービスを
実現するコストを減らすことができる。さらに、動的な
帯域幅の割り振りにより、柔軟性が向上し、１つの高帯
域幅のサービスを複数の低帯域幅のサービスと組み合わ
せることができ、これによりコスト高を最小にすること
ができる。
【００６０】好ましい実施形態について上記のように説
明してきたが、これは、この発明の範囲を制限すること
を意図するものではない。たとえば、マルチプレクサ内
のＣＤＲ DEMUX装置２０２および２０４、ＦＩＦＯメモ
リデバイス２０６および２０８、デマルチプレクサ内の
ＦＩＦＯメモリデバイス７０６および７０８、ＶＣＯ付
きＭＵＸブロック７１０および７１２のような「トリビ
ュタリ（tributary：信号の分岐や組合せ）」機能を、
残りのコンポーネントとは別個のカード上に実現するこ
とができる。これにより、これらの「トリビュタリ」コ
ンポーネントの副次的な保護が可能になり、より低い初
期コストで「トリビュタリ」コンポーネントを実装する
ことができる。
明してきたが、これは、この発明の範囲を制限すること
を意図するものではない。たとえば、マルチプレクサ内
のＣＤＲ DEMUX装置２０２および２０４、ＦＩＦＯメモ
リデバイス２０６および２０８、デマルチプレクサ内の
ＦＩＦＯメモリデバイス７０６および７０８、ＶＣＯ付
きＭＵＸブロック７１０および７１２のような「トリビ
ュタリ（tributary：信号の分岐や組合せ）」機能を、
残りのコンポーネントとは別個のカード上に実現するこ
とができる。これにより、これらの「トリビュタリ」コ
ンポーネントの副次的な保護が可能になり、より低い初
期コストで「トリビュタリ」コンポーネントを実装する
ことができる。
【００６１】この発明の範囲を制限することを意図しな
い好ましい実施形態の他の制限は、第１の好ましい実施
形態で説明したいずれかのフレームの使用、および第２
の好ましい実施形態のパケットの使用である。実際に、
データ情報の受け取りがフィル特性に基づいて行われる
限り、マッピング装置は、バッファリング装置から入力
したデータ情報を、そのために規定された任意のデータ
ユニットにマップすることができる。
い好ましい実施形態の他の制限は、第１の好ましい実施
形態で説明したいずれかのフレームの使用、および第２
の好ましい実施形態のパケットの使用である。実際に、
データ情報の受け取りがフィル特性に基づいて行われる
限り、マッピング装置は、バッファリング装置から入力
したデータ情報を、そのために規定された任意のデータ
ユニットにマップすることができる。
【００６２】好ましい実施形態のマルチプレクサを、２
つのみの入力光信号Ｏin1およびＯi n2を持つものとして
図２および図３に示したが、当業者ならば、それぞれの
光信号が、対応する入力装置１０４およびバッファリン
グ装置１０６を持つ限り、マルチプレクサを、より多く
の光信号で実現することができる、ということを理解す
るであろう。同様に、図７、図８および図９の拡張を考
慮することもできる。
つのみの入力光信号Ｏin1およびＯi n2を持つものとして
図２および図３に示したが、当業者ならば、それぞれの
光信号が、対応する入力装置１０４およびバッファリン
グ装置１０６を持つ限り、マルチプレクサを、より多く
の光信号で実現することができる、ということを理解す
るであろう。同様に、図７、図８および図９の拡張を考
慮することもできる。
【００６３】さらに、この発明の好ましい実施形態は、
マルチプレクサおよびデマルチプレクサに向けられたも
のであるけれども、図２または図３のマルチプレクサ
を、１つの入力光信号に減らすことができるということ
はわかるであろう。この場合、１つの入力装置１０２お
よび１つのバッファリング装置１０６のみが必要とされ
る。よって、マルチプレクサのように動作するのと異な
り、変更された装置は２つのプロトコル間のインターフ
ェース装置として動作し、入力光信号のビットレート
は、ＣＤＲ DEMUX装置によって検出されるか、またはソ
フトウェア・フラグを介して示される。この実施におい
て、インターフェース装置は、入力装置、バッファリン
グ装置、マッピング装置および好ましくは出力装置を備
える。
マルチプレクサおよびデマルチプレクサに向けられたも
のであるけれども、図２または図３のマルチプレクサ
を、１つの入力光信号に減らすことができるということ
はわかるであろう。この場合、１つの入力装置１０２お
よび１つのバッファリング装置１０６のみが必要とされ
る。よって、マルチプレクサのように動作するのと異な
り、変更された装置は２つのプロトコル間のインターフ
ェース装置として動作し、入力光信号のビットレート
は、ＣＤＲ DEMUX装置によって検出されるか、またはソ
フトウェア・フラグを介して示される。この実施におい
て、インターフェース装置は、入力装置、バッファリン
グ装置、マッピング装置および好ましくは出力装置を備
える。
【００６４】当業者には、プロトコル独立型マルチプレ
クサおよび（または）デマルチプレクサを提供するの
に、さらに多くの代替的な実現形態、および可能な変形
があるということ、および上記の実施はこの発明のこれ
らの実施形態の例示にすぎないということがわかるであ
ろう。したがって、この発明の範囲は、特許請求の範囲
によってのみ制限される。
クサおよび（または）デマルチプレクサを提供するの
に、さらに多くの代替的な実現形態、および可能な変形
があるということ、および上記の実施はこの発明のこれ
らの実施形態の例示にすぎないということがわかるであ
ろう。したがって、この発明の範囲は、特許請求の範囲
によってのみ制限される。
【００６５】
【発明の効果】この発明によると、ハードウェアの１つ
の部分を多数の異なるプロトコルで使用することができ
るようになり、制限された数のプロトコルに固有な多数
の異なるマルチプレクサおよびデマルチプレクサが不要
となる。
の部分を多数の異なるプロトコルで使用することができ
るようになり、制限された数のプロトコルに固有な多数
の異なるマルチプレクサおよびデマルチプレクサが不要
となる。
【図１】この発明の側面に従う、プロトコル独立型マル
チプレクサのブロック図。
チプレクサのブロック図。
【図２】この発明の第１の好ましい実施形態に従う、プ
ロトコル独立型マルチプレクサのブロック図。
ロトコル独立型マルチプレクサのブロック図。
【図３】この発明の第２の好ましい実施形態に従う、プ
ロトコル独立型マルチプレクサのブロック図。
ロトコル独立型マルチプレクサのブロック図。
【図４】典型的な実施形態に従う、図２および図３のマ
ルチプレクサで実現されるクロックおよびデータ回復
（ＣＤＲ）のデマルチプレクサ（ＤＥＭＵＸ）のブロッ
ク図。
ルチプレクサで実現されるクロックおよびデータ回復
（ＣＤＲ）のデマルチプレクサ（ＤＥＭＵＸ）のブロッ
ク図。
【図５】典型的な実施形態に従う、図４のＣＤＲ ＤＥ
ＭＵＸ装置で実現される周波数アジャイルの位相ロック
ループ（ＰＬＬ）のブロック図。
ＭＵＸ装置で実現される周波数アジャイルの位相ロック
ループ（ＰＬＬ）のブロック図。
【図６】図２で実現されるフレーム生成および読み出し
論理ブロックによって生成される典型的なフレーム構造
を示す図。
論理ブロックによって生成される典型的なフレーム構造
を示す図。
【図７】図２のマルチプレクサで動作することができる
プロトコル独立型デマルチプレクサのブロック図。
プロトコル独立型デマルチプレクサのブロック図。
【図８】図３のマルチプレクサで動作することができる
プロトコル独立型デマルチプレクサのブロック図。
プロトコル独立型デマルチプレクサのブロック図。
【図９】この発明の第２の実施形態に代替に従う、プロ
トコル独立型の追加／ドロップインターフェースのブロ
ック図。
トコル独立型の追加／ドロップインターフェースのブロ
ック図。
１０２、１０４ 入力装置 １０６、１０８ バッファリング装置 １１０ マッピング装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｌ 29/08 Ｈ０４Ｌ 13/00 ３０３Ｂ 13/08 ３０７Ｃ (72)発明者 アラン・ジー・ソルヘイム カナダ、ケー２エム、１シー４、オンタリ オ、カナタ、ハンツマン・クレッセント 56 (72)発明者 コリン・ケリー カナダ、ケー２エム、２エル８、オンタリ オ、オタワ、ブライアーウッド・アベニュ ー 456 (72)発明者 マシュー・ブラウン カナダ、ケー２エム、２エル８、オンタリ オ、カナタ、フェーンブルック・プレイス 23 (72)発明者 クリス・ナプトン カナダ、ケー２ジー、６ケージー、オンタ リオ、ネピアン、デイラン・ウェイ 23
Claims (34)
- 【請求項１】それぞれが、特定のビットレートのデータ
信号を受信し、該特定のビットレートを使用して該受信
されたデータ信号内のデータ情報を回復し、該データ情
報を出力するよう動作する少なくとも２つの入力装置
と、 前記入力装置にそれぞれ接続されたバッファリング装置
であって、それぞれが、それぞれの入力装置から前記回
復されたデータ情報を受け取り、決められた出力期間に
おいて該回復されたデータ情報を出力するよう動作する
バッファリング装置と、 前記バッファリング装置に接続されたマッピング装置で
あって、前記バッファリング装置のそれぞれのフィル特
性を監視し、対応するフィル特性を使用して前記バッフ
ァリング装置のそれぞれについて出力期間を決定し、前
記バッファリング装置のそれぞれからデータ情報を受け
取り、該受け取ったデータ情報をデータユニットにマッ
プし、該データユニットを出力するよう動作するマッピ
ング装置と、 を備えるマルチプレクサ。 - 【請求項２】前記入力装置のそれぞれが、それぞれの受
信したデータ信号の特定のビットレートを判断するよう
動作する請求項１に記載のマルチプレクサ。 - 【請求項３】前記入力装置のそれぞれが、それぞれの受
信したデータ信号の特定のビットレートを示すソフトウ
ェア・フラグを受け取る請求項１に記載のマルチプレク
サ。 - 【請求項４】前記マッピング装置に接続された出力装置
であって、前記データユニットを受け取り、該データユ
ニットを、伝送に適した特定のフォーマットに変換する
よう動作する出力装置を備える請求項１から請求項３の
いずれかに記載のマルチプレクサ。 - 【請求項５】前記入力装置で受信されたデータ信号が光
信号であり、前記入力装置のそれぞれは光−電気変換器
を備え、 前記出力装置は電気−光変換器を備え、前記伝送に適し
た特定のフォーマットが光学的フォーマットである請求
項４または請求項５に記載のマルチプレクサ。 - 【請求項６】前記入力装置のそれぞれが、前記データ情
報を複数のデータ情報セグメントに多重分離するよう動
作し、該入力装置からのデータ情報の出力が該データ情
報セグメントの形式であり、 前記出力装置が、複数のデータユニットを、伝送に適し
た信号に多重化するよう動作する請求項４または請求項
５に記載のマルチプレクサ。 - 【請求項７】前記バッファリング装置およびマッピング
装置が、ＣＭＯＳプロセスで製作される請求項６に記載
のマルチプレクサ。 - 【請求項８】前記バッファリング装置のそれぞれが、Ｆ
ＩＦＯメモリデバイスである請求項１から請求項７のい
ずれかに記載のマルチプレクサ。 - 【請求項９】前記フィル特性が、出力されていない特定
のバッファリング装置内に記憶されたデータ情報および
該特定のバッファリング装置内に記憶することのできる
最大量の比である請求項１から請求項８のいずれかに記
載のマルチプレクサ。 - 【請求項１０】前記マッピング装置が、前記フィル特性
を実質的に５０％近い値に維持するよう、前記バッファ
リング装置のそれぞれについて出力期間を決定する請求
項９に記載のマルチプレクサ。 - 【請求項１１】前記マッピング装置がフレーム生成装置
であり、前記受け取ったデータ情報のデータユニットへ
のマッピングが、複数のフレームを生成するステップを
含み、 該フレームのそれぞれが、オーバーヘッド部分および複
数のデータセクションを有し、該データセクションのそ
れぞれが、前記出力期間のうちの１つにおいて前記バッ
ファリング装置のうちの１つから受け取ったデータ情報
を含む請求項１から請求項１０のいずれかに記載のマル
チプレクサ。 - 【請求項１２】前記フレームのそれぞれにおいて、前記
バッファリング装置のそれぞれに、設定された数の出力
期間を割り振ることにより、前記マッピング装置が前記
バッファリング装置のそれぞれについて出力期間を決定
するよう動作する請求項１１に記載のマルチプレクサ。 - 【請求項１３】前記設定された数が、前記バッファリン
グ装置のフィル特性に基づいてそれぞれのフレームにつ
いて動的に決定される請求項１２に記載のマルチプレク
サ。 - 【請求項１４】前記フレームのそれぞれが、特定のフレ
ーム内の未使用スペースを満たす少なくとも１つのスタ
ッフビットを含み、前記オーバーヘッド部分が、該スタ
ッフビットを除去するのに必要な情報を含む請求項１１
から請求項１３のいずれかに記載のマルチプレクサ。 - 【請求項１５】前記スタッフビットが、前記バッファリ
ング装置のフィル特性に基づいて前記フレームのそれぞ
れにおいて動的に割り振られる請求項１４に記載のマル
チプレクサ。 - 【請求項１６】前記マッピング装置がパケット生成装置
であり、前記受け取ったデータ情報のデータユニットへ
のマッピングが、複数のパケットを生成するステップを
含み、 前記パケットのそれぞれが、ヘッダー部分および少なく
とも１つのデータセクションを含み、該データセクショ
ンが、前記出力期間のうちの１つにおいて前記バッファ
リング装置のうちの１つから受け取ったデータ情報を含
む請求項１から請求項１０のいずれかに記載のマルチプ
レクサ。 - 【請求項１７】前記フィル特性が、前記バッファリング
装置のそれぞれに記憶されたデータ情報量の指標であ
り、 前記マッピング装置が、パケットのうちの１つのデータ
セクションを満たすのに前記バッファリング装置のそれ
ぞれに記憶されたデータ情報量が十分ある時を判断する
ことにより、前記バッファリング装置のうちの１つにつ
いて出力期間を決定する請求項１６に記載のマルチプレ
クサ。 - 【請求項１８】前記パケットのそれぞれが、インターネ
ットプロトコル（ＩＰ）のパケットである請求項１７に
記載のマルチプレクサ。 - 【請求項１９】前記パケットのそれぞれが、非同期転送
モード（ＡＴＭ）セルである請求項１７に記載のマルチ
プレクサ。 - 【請求項２０】データ信号を受け取り、該受け取ったデ
ータ信号内のデータ情報を回復し、該データ情報を出力
するよう動作する入力装置と、 前記入力装置に接続された少なくとも２つのバッファリ
ング装置であって、前記回復されたデータ情報の少なく
とも一部を受け取り、該回復されたデータ情報を記憶
し、決められた出力期間において該回復されたデータ情
報を出力するよう動作する少なくとも２つのバッファリ
ング装置と、 前記バッファリング装置にそれぞれ接続された出力装置
であって、それぞれが、前記それぞれのバッファリング
装置のフィル特性を監視し、対応するフィル特性を使用
して前記それぞれのバッファリング装置について出力期
間を決定し、前記それぞれのバッファリング装置からデ
ータ情報を受け取り、該データ情報を出力するよう動作
する出力装置と、 を備えるデマルチプレクサ。 - 【請求項２１】前記入力装置が、前記データ情報からデ
ータユニット構造を除去することにより、該データ情報
を回復する請求項２０に記載のデマルチプレクサ。 - 【請求項２２】前記データユニット構造が、オーバーヘ
ッド部分、前記データ情報を含む複数のデータセクショ
ンおよび少なくとも１つのスタッフビットを含むフレー
ム構造である請求項２１に記載のデマルチプレクサ。 - 【請求項２３】前記データユニット構造が、パケット構
造である請求項２１に記載のデマルチプレクサ。 - 【請求項２４】前記フィル特性が、出力されていない特
定のバッファリング装置内に記憶されたデータ情報およ
び該特定のバッファリング装置内に記憶することのでき
る最大量の比である請求項２０から請求項２３のいずれ
かに記載のデマルチプレクサ。 - 【請求項２５】前記出力装置のそれぞれが、前記フィル
特性を実質的に５０％近い値に維持するよう、前記それ
ぞれのバッファリング装置について出力期間を決定する
請求項２４に記載のマルチプレクサ。 - 【請求項２６】前記入力装置で受け取ったデータ信号が
光信号であり、前記データ情報が、前記出力装置のそれ
ぞれから光信号として出力され、 前記入力装置が光−電気変換器を備え、前記出力装置の
それぞれが電気−光変換器を備える請求項２０から請求
項２５のいずれかに記載のデマルチプレクサ。 - 【請求項２７】特定のビットレートのデータ信号を受信
し、該特定のビットレートを使用して該受信されたデー
タ信号内のデータ情報を回復し、該データ情報を出力す
るよう動作することができる入力装置と、 前記入力装置に接続されたバッファリング装置であっ
て、前記入力装置から前記回復されたデータ情報を受け
取り、該データ情報を記憶し、決められた出力期間にお
いて該回復されたデータ情報を出力するよう動作するこ
とができるバッファリング装置と、 前記バッファリング装置に接続されたマッピング装置で
あって、前記バッファリング装置内のフィル特性を監視
し、該フィル特性を使用して前記バッファリング装置に
ついて出力期間を決定し、該バッファリング装置から出
力されたデータ情報を受け取り、該受け取ったデータ情
報をデータユニットにマップし、該データユニットを出
力するよう動作することができるマッピング装置と、 を備えるインターフェース装置。 - 【請求項２８】前記マッピング装置に接続された出力装
置であって、前記データユニットを受け取り、該データ
ユニットを、伝送に適した特定のフォーマットに変換す
るよう動作する出力装置を備える請求項２７に記載のイ
ンターフェース装置。 - 【請求項２９】前記入力装置で受信したデータ信号が光
信号であり、該入力装置は光−電気変換器を備え、 前記出力装置は電気−光変換器を備え、前記伝送に適し
た特定のフォーマットが光学的なフォーマットである請
求項２８に記載のインターフェース装置。 - 【請求項３０】前記入力装置は、前記データ情報を複数
のデータ情報セグメントに多重分離するよう動作するこ
とができ、前記入力装置からのデータ情報の出力が該デ
ータ情報セグメントの形式であり、 前記出力装置が、複数のデータユニットを、伝送に適し
た信号に多重化するよう動作する請求項２８に記載のイ
ンターフェース装置。 - 【請求項３１】前記フィル特性が、出力されていないバ
ッファリング装置内に記憶されたデータ情報および該特
定のバッファリング装置内に記憶することのできる最大
量の比である請求項２７から請求項３０のいずれかに記
載のインターフェース装置。 - 【請求項３２】前記マッピング装置が、前記フィル特性
を実質的に５０％近い値に維持するよう、前記バッファ
リング装置について出力期間を決定する請求項３１に記
載のマルチプレクサ。 - 【請求項３３】第１のデータ信号を受信し、該受信した
データ信号内の第１のデータユニットを回復し、該第１
のデータユニットを出力するよう動作する第１の入力装
置と、 特定のビットレートの第２のデータ信号を受信し、該特
定のビットレートを使用して該受信したデータ信号内の
データ情報を回復し、該受信したデータ情報を出力する
よう動作する少なくとも１つの第２の入力装置と、 前記入力装置に接続された少なくとも１つの入力バッフ
ァリング装置であってであって、前記入力装置から受信
されたデータ情報を受け取り、該受信されたデータ情報
を記憶し、決められた出力期間において該受信されたデ
ータ情報を出力するよう動作する少なくとも１つの入力
バッファリング装置と、 前記入力バッファリング装置に接続されたマッピング装
置であって、前記入力バッファリング装置内のフィル特
性を監視し、対応するフィル特性を使用して前記入力バ
ッファリング装置について出力期間を決定し、前記入力
バッファリング装置から前記受信したデータ情報を受け
取り、該受信したデータ情報を第２のデータユニットに
マップし、該第２のデータユニットを出力するよう動作
するマッピング装置と、 前記第１および第２のデータユニットを受け取り、該第
１のデータユニットのいずれをドロップするかどうか判
断し、ドロップするべき第１のデータユニットを前記マ
ッピング装置に出力するよう動作する追加／ドロップデ
ータユニット装置とを備え、 前記マッピング装置は、該ドロップされた第１のデータ
ユニットを受け取り、該ドロップされた第１のデータユ
ニット内のデータ情報を回復し、該回復されたデータ情
報を出力し、残りの第１のデータユニットおよび第２の
データユニットを出力するよう動作し、 前記マッピング装置に接続された少なくとも１つの出力
バッファリング装置であって、前記回復されたデータ情
報の少なくとも一部を受け取り、該回復された情報を記
憶し、決められた出力期間において該回復されたデータ
情報を出力するよう動作する少なくとも１つの出力バッ
ファリング装置と、 前記出力バッファリング装置に接続された少なくとも１
つの出力装置であって、前記出力バッファリング装置内
のフィル特性を監視し、該フィル特性を使用して前記出
力バッファリング装置について出力期間を判断し、前記
出力バッファリング装置から出力された前記回復された
データ情報を受け取り、前記ドロップされた第１のデー
タユニットに対応する前記回復されたデータ情報を出力
するよう動作する出力装置と、 を備えるインターフェース装置。 - 【請求項３４】前記第１および第２のデータユニット
が、データパケットである請求項３３に記載のインター
フェース装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/307812 | 1999-05-10 | ||
| US09/307,812 US6522671B1 (en) | 1999-05-10 | 1999-05-10 | Protocol independent sub-rate device |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000332717A true JP2000332717A (ja) | 2000-11-30 |
| JP2000332717A5 JP2000332717A5 (ja) | 2007-03-08 |
| JP4416268B2 JP4416268B2 (ja) | 2010-02-17 |
Family
ID=23191261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000117870A Expired - Lifetime JP4416268B2 (ja) | 1999-05-10 | 2000-04-19 | マルチプレクサ、デマルチプレクサおよびインターフェース装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6522671B1 (ja) |
| EP (1) | EP1052794B1 (ja) |
| JP (1) | JP4416268B2 (ja) |
| CA (1) | CA2304118C (ja) |
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Also Published As
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|---|---|
| JP4416268B2 (ja) | 2010-02-17 |
| US7590153B2 (en) | 2009-09-15 |
| US6522671B1 (en) | 2003-02-18 |
| EP1052794A3 (en) | 2002-05-22 |
| EP1052794A2 (en) | 2000-11-15 |
| EP1052794B1 (en) | 2012-08-29 |
| CA2304118C (en) | 2011-03-22 |
| US20030133475A1 (en) | 2003-07-17 |
| CA2304118A1 (en) | 2000-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070115 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070115 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090717 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090818 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091008 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091110 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121204 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121204 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131204 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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