JP5853788B2 - 伝送装置、伝送方法及び伝送帯域の変更方法 - Google Patents

Description

本明細書で論じられる実施態様は、伝送網上でクライアントデータを伝送する伝送装置に関する。

クライアントデータを伝送網上で伝送する伝送装置が知られている。このような伝送装置の例は、SONET/SDH(Synchronous Optical NETwork/Synchronous Digital Hierarchy)フレームやOTN(Optical Transport Network)フレームを伝送するADM(Add-Drop Multiplexer)装置である。伝送装置は、内部クロックを有し、フレーム周期などの各種信号処理の処理周期のタイミングを内部クロックに基づいて生成する。

関連する技術として、クライアント信号をOTNフレームに収容または多重して伝送し、受信したOTNフレームから、収容または多重された信号を分離してクライアント信号を出力するクライアント信号収容多重処理装置が知られている。クライアント信号収容多重処理装置は、1.238 Gbit/s以下のクライアント信号に対してオーバーヘッドを付与しマッピング処理にてデジタルフレームに収容する収容手段を備える。クライアント信号収容多重処理装置は、ODU0 (L)（Lower Order ODU (Optical Channel Data Unit) 0）フレームに1.238 Gbit/s以下のTS (Tributary Slot)を複数配置する配置手段を備える。クライアント信号収容多重処理装置は、デジタルフレームをマッピング処理にて前記ODU0 (L)フレームのＴＳへ収容または多重を行う多重手段を備える。

特開２０１１−１７６７５０号公報

伝送装置間の内部クロックのクロック偏差が、クライアントデータの伝送処理の高速化の妨げになることがある。

クロック偏差により高速化が妨げられる伝送処理の一例は、クライアントデータの伝送中にその伝送帯域を変更するリサイジング動作である。リサイジング動作の一つに、IEEE(Institute of Electrical and Electronics Engineers) Recommendation G. 7044/Y. 1347 に規定される ODU Flex Hitless Resizing がある。

リサイジング動作は、所定の変更周期毎に伝送帯域を段階的に変更することにより行われる。伝送装置間のクロック偏差によってリサイジング動作における伝送帯域の変更周期が伝送装置間で相違すると、各伝送装置で入力レートと出力レートとの間にレート差が生じる。伝送帯域の変更速度を増加するとレート差が拡大し、レート差を吸収するためのバッファの規模が増加する。バッファ規模の増加は回路規模の増大やデータの伝送遅延の増加などの不利を招くため、これらの不利によって伝送帯域の変更速度の増加、すなわちリサイジング処理時間の高速化が制約される。

開示の装置及び方法は、伝送装置間のクロック偏差に起因するクライアントデータの伝送処理の高速化への制約を軽減することを目的とする。

装置の一観点によれば、クライアントデータが収容されるフレームを伝送網上で伝送する伝送装置が与えられる。伝送装置は、信号処理の処理周期を計時するためのクロックを生成するクロック生成部を備える。また伝送装置は、クロック生成部が生成するクロックと、伝送網の外部からクライアントデータを受信してフレームに加える他の伝送装置で信号処理の処理周期の計時に使用されるクロックとのクロック偏差を検出する偏差検出部を備える。伝送装置は、クロック偏差で補正された信号処理の処理周期のタイミング信号を生成するタイミング生成部を備える。

装置の他の一観点によれば、クライアントデータが収容されるフレームを伝送網上で伝送する伝送装置が与えられる。伝送装置は、信号処理の処理周期を計時するためのクロックを生成するクロック生成部を備える。伝送装置は、伝送網の外部からクライアントデータを受信してフレームに加える他の伝送装置で信号処理の処理周期の計時に使用されるクロックと、クロック生成部が生成するクロックとのクロック偏差を検出する偏差検出部を備える。デンソ打ちは、クロック偏差に応じて補正された変更速度で、クライアントデータの伝送帯域を変更する帯域変更部を備える。

方法の一観点によれば、フレームに収容されたクライアントデータを伝送網上で伝送する伝送方法が与えられる。伝送方法は、信号処理の処理周期の計時のためのクロックを生成し、このクロックと、伝送網の外部からクライアントデータを受信してフレームに加える他の伝送装置で信号処理の処理周期の計時に使用されるクロックと、のクロック偏差を検出する。伝送方法は、クライアントデータの伝送のための信号処理の処理周期をクロック偏差で補正する。

本件開示の装置又は方法によれば、伝送装置間のクロック偏差に起因するクライアントデータの伝送処理の高速化への制約を軽減することができる。

通信システムの構成例を示す図である。 伝送装置のハードウエア構成の一例を示す図である。 構内網インタフェースカードの機能ブロック図の一例を示す図である。 伝送網インタフェースカードの機能ブロック図の一例を示す図である。 クライアントデータの伝送路上に配置される伝送装置の模式図である。 ソースノードの機能ブロック図の一例である。 中間ノードの機能ブロック図の第１例である。 バッファ制御部の機能ブロック図の第１例である。 第２Ｃｎ値算出部の機能ブロック図の第１例である。 伝送装置におけるリサイジング動作の説明図である。 帯域リサイズ動作の第１例の説明図である。 中間ノードの機能ブロック図の第２例である。 バッファ制御部の機能ブロック図の第２例である。 第２Ｃｎ値算出部の機能ブロック図の第２例である。 帯域リサイズ動作の第２例の説明図である。 帯域を変更する変更周期とフレーム周期の例の説明図である。 バッファ制御部の機能ブロック図の第３例である。 第２Ｃｎ値算出部の機能ブロック図の第３例である。 帯域リサイズ動作の第３例の説明図である。 （Ａ）〜（Ｃ）は中間ノードの入出力レートの説明図である。 中間ノードの機能ブロック図の第３例である。 バッファ制御部の機能ブロック図の第４例である。 第２Ｃｎ値算出部の機能ブロック図の第４例である。 帯域リサイズ動作の第４例の説明図である。

＜１．第１実施例＞
＜１．１．システム構成例＞
以下、添付する図面を参照して好ましい実施例について説明する。図１は、通信システムの構成例を示す図である。通信システム１は、伝送網２と、構内網３ａ及び３ｂと、構内網伝送装置４ａ〜４ｄと、端末装置５ａ及び５ｂと、伝送装置６ａ及び６ｂを備える。以下の説明において構内網３ａ及び３ｂを総称して「構内網３」と表記することがある。構内網伝送装置４ａ〜４ｄを総称して「構内網伝送装置４」と表記することがある。端末装置５ａ及び５ｂを総称して「端末装置５」と表記することがある。伝送装置６ａ及び６ｂを総称して「伝送装置６」と表記することがある。

伝送装置６は、構内網３及び構内網伝送装置４を介して端末装置５から受信したクライアントデータを、伝送網２で伝送されるフレームに挿入する。また伝送装置６は、伝送網２で伝送されるフレームから、クライアントデータを取り出し、構内網３及び構内網伝送装置４を介して端末装置５へ送信する。

ある実施例では、伝送装置６は、OTN網である伝送網２を流れるOTNフレームを伝送するADM装置であってよい。構内網伝送装置４は、L2（Layer 2:レイヤ２）網である構内網３を流れるL2フレームを伝送するL2スイッチや、アグリゲートスイッチであってよい。なお、上記例示は、本明細書に記載される信号処理が、OTN網やL2網によってクライアントデータを伝送する通信システムに限定して使用されることを意図するものではない。以下、伝送網２で伝送されるフレームがOTNフレームである例示によって通信システム１を説明する。しかしながら、この例示は、本明細書に記載される信号処理が、OTNフレームの伝送処理に限定して適用されることを意図するものではない。

＜１．２．ハードウエア構成例＞
図２は、伝送装置６のハードウエア構成の一例を示す図である。伝送装置６は、構内網インタフェースカード１０と、伝送網インタフェースカード２０と、クロスコネクトスイッチ３０を備える。なお、添付する図面及び以下の説明においてインタフェースを「IF」と表記することがある。

構内網IFカード１０は、構内網３を経て端末装置５から受信したL2フレームに格納されたクライアントデータをODUフレームにマッピングする。また、構内網IFカード１０は、ODUフレームを伝送装置６内の転送に使用される内部フレームにマッピングして、クロスコネクトスイッチ３０へ送信する。さらに構内網IFカード１０は、クロスコネクトスイッチ３０から受信した内部フレームをデマッピングしてODUフレームを取得する。また、構内網IFカード１０は、ODUフレームをデマッピングしてL2フレームを取得し、端末装置５へ送信する。

構内網IFカード１０は、SFP（small form-factor pluggable transceiver）１１、…１１と、ネットワークプロセッサユニット１２と、メモリ１３を備える。添付する図面及び以下の説明においてネットワークプロセッサユニットを「NPU」と表記することがある。SFP１１は構内網３で伝送される光信号を電気信号に変換するモジュールである。NPU１２は、メモリ１３に格納されるプログラムに従って、フレームのマッピング処理及びデマッピング処理を実行する。

伝送網IFカード２０は、クロスコネクトスイッチ３０から受信した内部フレームをデマッピングしてODUフレームを取得する。また伝送網IFカード２０は、このODUフレームをOTUフレームに多重化して伝送網２へ送信する。さらに伝送網IFカード２０は、伝送網２から受信したOTUフレームをODUフレームへ分離する。伝送網IFカード２０は、このODUフレームを内部フレームにマッピングして、クロスコネクトスイッチ３０へ送信する。

伝送網IFカード２０は、NPU２１と光モジュール２２と、中央処理装置２３と、メモリ２４を備える。添付する図面及び以下の説明において中央処理装置を「CPU」と表記することがある。NPU２１は、メモリ２４に格納されるプログラムに従って、フレームのマッピング処理、デマッピング処理、多重化処理及び分離化処理を実行する。またNPU２１は、メモリ２４に格納されるプログラムに従って、後述するリサイジング動作を実行する。CPU23は、メモリ２４に格納されるプログラムに従って伝送網IFカード２０の全体の動作を制御する。

クロスコネクトスイッチ３０は、構内網IFカード１０と伝送網IFカード２０との間のフレームのルーティングを行う。

＜１．３．機能構成例＞
続いて、伝送装置６の各部の機能について説明する。図３は、構内網IFカード１０の機能ブロック図の一例である。なお、図３は、以下の説明に関係する機能を中心として示している。構内網IFカード１０は、図示の構成要素以外の他の構成要素を含んでいてよい。図４、図６〜図９、図１２〜図１４、図１７、図１８及び図２０〜図２３に示す、伝送装置６の各部の機能ブロック図も、以下の説明に関係する機能を中心として示している。図４、図６〜図９、図１２〜図１４、図１７、図１８及び図２０〜図２３にて説明される各部も、図示の構成要素以外の他の構成要素を含んでいてよい。

構内網IFカード１０は、構内網フレーム送受信部４０と、フレーマ４１と、内部フレーム処理部４２を備える。構内網フレーム送受信部４０は、構内網３との間のL2フレームの送受信処理を行う。フレーマ４１は、L2フレームからODUフレームへのマッピング及びODUフレームからL2フレームへのデマッピングを行う。内部フレーム処理部４２は、ODUフレームから内部フレームへのマッピング及び内部フレームからODUフレームへのデマッピングを行う。構内網フレーム送受信部４０、フレーマ４１及び内部フレーム処理部４２の上記動作は、図２に示すNPU１２によって実行される。

図４は、伝送網IFカード２０の機能ブロック図の一例である。伝送網IFカード２０は、デマルチプレクサ５０と、第１フレーム処理部５１と、内部フレーム処理部５２と、内部フレームデマッパ５３と、第２フレーム処理部５４と、マルチプレクサ５５を備える。また、伝送網IFカード２０は、クロック生成部５６と、フレームパルス生成部５７及び５８を備える。添付する図面及び以下の説明においてデマルチプレクサ、マルチプレクサ及びフレームパルスをそれぞれ「DEMUX」、「MUX」及び「FP」と表記することがある。

DEMUX５０は、伝送網２から受信したOTUフレームをODUフレームへ分離する。内部フレーム処理部５２は、ODUフレームを内部フレームにマッピングする。第１フレーム処理部５１は、ODUフレームに収容されるOPU(Optical-channel Payload Unit）フレームのヘッダに挿入される制御情報を取得し、この制御情報に基づく制御信号を内部フレーム処理部５２へ出力する。また、第１フレーム処理部５１は、クライアントデータの伝送に使用する制御情報をOPUフレームのヘッダに挿入する。

内部フレームデマッパ５３は、クロスコネクトスイッチ３０から受信した内部フレームをデマッピングしてODUフレームを取得する。MUX55は、ODUフレームをOTUフレームに多重化して伝送網２へ送信する。第２フレーム処理部５４は、OPUフレームのヘッダに挿入される制御情報を取得し、この制御情報に基づく制御信号をMUX55へ出力する。また、第２フレーム処理部５４は、クライアントデータの伝送に使用する制御情報をOPUフレームのヘッダに挿入する。

クロック生成部５６は、伝送網IFカード２０が実行する信号処理の処理周期を計時するためのクロックを生成する。FP生成部５７及び５８は、クロック生成部５６が生成するクロックをカウントして、内部フレーム及びOTUフレームの送信タイミングを指定するタイミングパルス信号であるFPを生成する。デマルチプレクサ５０、第１フレーム処理部５１、内部フレーム処理部５２、内部フレームデマッパ５３、第２フレーム処理部５４、マルチプレクサ５５並びにFP生成部５７及び５８の動作は、図２に示すNPU２１によって実行される。

続いて、リサイジング動作における伝送装置６の動作を説明する。図５は、クライアントデータの伝送路上に配置される伝送装置６の模式図である。構内網３及び構内網伝送装置４を経由するクライアントデータは、伝送装置６ｓによって、ODUフレームにマッピングされ伝送網２を流れるOTUフレームに多重化される。クライアントデータを収容したOTUフレームは、伝送網２上の伝送装置６ｉａ及び６ｉｂによって中継され伝送装置６ｎへ到達する。伝送装置６ｎは、受信したOTUフレームをODUフレームに分離し、ODUフレームからクライアントデータを取り出して構内網３へ送信する。

以下の説明において、構内網３からクライアントデータを受信及び送信する伝送装置６ｓ及び６ｎを、それぞれ「ソースノード６ｓ」及び「シンクノード６ｎ」と表記することがある。また、伝送網２においてクライアントデータを収容するOTUフレームを中継する伝送装置６ｉａ及び６ｉｂを、それぞれ「中間ノード６ｉａ」及び「中間ノード６ｉｂ」と表記することがある。中間ノード６ｉａは中間ノード６ｉｂの１段前の伝送装置である。また、中間ノード６ｉａ及び中間ノード６ｉｂを総称して「中間ノード６ｉ」と表記することがある。

ソースノード６ｓの機能ブロック図の一例を図６に示す。構内網フレーム送受信部４０ｓ及びフレーマ４１ｓは、それぞれ、図３を参照して説明した構内網IFカード１０の構内網フレーム送受信部４０及びフレーマ４１に相当する。第２フレーム処理部５４ｓ、マルチプレクサ５５ｓ、クロック生成部５６ｓ及びＦＰ生成部５８ｓは、それぞれ、図４を参照して説明した伝送網IFカード２０の第２フレーム処理部５４、マルチプレクサ５５、クロック生成部５６ｓ及びＦＰ生成部５８に相当する。

フレーマ４１ｓは、変更指示信号挿入部４３ｓを備える。変更指示信号挿入部４３ｓは、リサイジング動作を行う際に、他の伝送装置にリサイジング動作を指示する変更指示信号を生成する。変更指示信号は、リサイジング動作における伝送帯域の変更速度を指示する情報を含んでいてもよい。変更指示信号挿入部４３ｓは、クライアントデータを収容するOPUヘッダに挿入する。フレーマ４１は、この変更指示信号が挿入されたOPUフレームをODUフレームへ多重化する。なお、以下の説明においてリサイジング動作における伝送帯域の変更速度を単に「変更レート」と表記することがある。

中間ノード６ｉの機能ブロック図の第１例を図７に示す。DEMUX５０ｉ、第１フレーム処理部５１ｉ及び内部フレーム処理部５２ｉは、それぞれ、図４を参照して説明した伝送網IFカード２０のDEMUX５０、第１フレーム処理部５１及び内部フレーム処理部５２に相当する。内部フレームデマッパ５３ｉ、第２フレーム処理部５４ｉ及びMUX５５ｉは、それぞれ伝送網IFカード２０の内部フレームデマッパ５３、第２フレーム処理部５４及びMUX５５に相当する。クロック生成部５６ｉ並びにFP生成部５７ｉ及び５８ｉは、それぞれ伝送網IFカード２０のクロック生成部５６並びにFP生成部５７及び５８に相当する。

第１フレーム処理部５１ｉは、制御情報検出部６１ｉを備える。また内部フレーム処理部５２ｉは、バッファ６２ｉ及びバッファ制御部６３ｉを備える。同様に、第２フレーム処理部５４ｉは、制御情報検出部６４ｉを備える。またMUX５５ｉは、バッファ６５ｉ及びバッファ制御部６６ｉを備える。

制御情報検出部６１ｉは、DEMUX５０ｉにより分離されたODUフレームに収容されるOPUヘッダから変更指示信号を検出し、リサイジング動作を行うか否かを判断する。リサイジング動作を行う場合に、制御情報検出部６１ｉは、変更速度指示信号及びモード信号を生成する。変更速度指示信号は、変更レートを指示する信号である。モード信号は、現在リサイジング動作中であるかそれ以外の動作中であるかを指示する信号である。制御情報検出部６１ｉは、変更指示信号、変更速度指示信号及びモード信号をバッファ制御部６３ｉへ出力する。

内部フレーム処理部５２ｉは、ODUフレームを受信してからこのODUフレームを内部フレームにマッピングするまでの間、受信したODUフレームをバッファ６２ｉに格納する。バッファ制御部６３ｉは、FP生成部５７ｉから内部フレームのフレーム周期を示すFPを受信する。バッファ制御部６３ｉは、フレーム周期毎にバッファ６２ｉに書き込まれたデータ量を測定し、測定した量に相当するデータをフレーム周期毎にバッファ６２ｉから読み出す。その後、読み出されたODUフレームは内部フレームに収容される。

バッファ制御部６３ｉは、FPのパルス周期毎に受信したクライアントデータの有効データ量の平均値から、クロック生成部５６ｉのクロックと、ソースノード６ｓのクロック生成部５６ｓのクロックとの間のクロック偏差ΔＣを次式（１）によって算出する。

クロック偏差ΔＣ＝（Ａｎ−Ａｖ）／Ａｎ （１）
式（１）においてＡｖは、FPのパルス周期中に受信したクライアントデータの有効データ量の平均値である。Ａｎは、FPのパルス周期の公称値Ｔｎと等しい期間内にクライアントデータの公称伝送レートｒｎで伝送されるデータ量である。バッファ制御部６３ｉは、クロック偏差情報をFP生成部５７ｉへ出力する。

リサイジング時に、FP生成部５７ｉは、出力するFPのパルス周期Ｔｆをクロック偏差ΔＣによって次式（２）にしたがって補正する。
補正されたパルス周期Ｔｆ’＝１／Ｆｃｌｋ×Ｃｔｒ／（１＋ΔＣ） （２）
式（２）において周波数Ｆｃｌｋは、クロック生成部５６ｉのクロックの実際の周波数である。Ｃｔｒは、パルス周期Ｔｆの公称値とクロック生成部５６ｉのクロック周期の公称値の比である。例えばFP生成部５７ｉは、FPの生成に使用するＮ進カウンタのカウント数をＣｔｒから（Ｃｔｒ／（１＋ΔＣ））へ補正することで、FPのパルス周期Ｔｆの補正を行う。

いま、ソースノード６ｓ及び中間ノード６ｉのFPのパルス周期をそれぞれ「Ｔｓ」及び「Ｔｉ」と表記し、ソースノード６ｓ及び中間ノード６ｉのクロック周波数の公称値からの偏差を「ｄＦｓ」及び「ｄＦｉ」と表記する。クライアントデータの入力データレートｒｓは、公称伝送レート×（１＋ｄＦｓ）となる。

一方で、補正前のFPのパルス周期は（パルス周期Ｔｆの公称値Ｔｎ）／（１＋ｄＦｉ）となる。ｄＦｓ及びｄＦｉは微少であるため、補正前のFPのパルス周期Ｔｉ中に受信したクライアントデータの有効データ量Ａｖは、次式（３）で近似される。
Ａｖ＝（公称伝送レートｒｎ）×Ｔｎ×（１＋ｄＦｓ）／（１＋ｄＦｉ）
≒ｒｎ×Ｔｎ×（１＋ｄＦｓ）×（１−ｄＦｉ）
≒ｒｎ×Ｔｎ×（１＋ｄＦｓ−ｄＦｉ） （３）

パルス周期Ｔｎの期間内に公称伝送レートｒｎで伝送されるデータ量Ａｎはｒｎ×Ｔｎであるから、上式（１）のクロック偏差ΔＣ＝（Ａｎ−Ａｖ）／Ａｎは、次式（４）で近似される。
ΔＣ＝（Ａｎ−Ａｎ×（１＋ｄＦｓ−ｄＦｉ））／Ａｎ
＝ｄＦｓ−ｄＦｉ （４）

ここで、ソースノード６ｓのパルス周期Ｔｓは、Ｔｓ＝（パルス周期Ｔｆの公称値Ｔｎ）／（１＋ｄＦｓ）で与えられる。また、上式（２）で補正されたパルス周期Ｔｆ’は、次式（５）の通りとなる。

Ｔｆ’＝Ｔｎ／（１＋ｄＦｉ）／（１＋ΔＣ）
＝Ｔｎ／（１＋ｄＦｉ）／（１＋ｄＦｓ−ｄＦｉ）
＝Ｔｎ／（１＋ｄＦｓ＋ｄＦｉ（ｄＦｓ−ｄＦｉ）） （５）

ここでｄＦｉ（ｄＦｓ−ｄＦｉ）は微少であるため、補正されたパルス周期Ｔｆ’はは、ソースノード６ｓのパルス周期Ｔｓ＝Ｔｎ／（１＋ｄＦｓ）とほぼ等しい。すなわち、リサイジング時に中間ノード６ｉのFP生成部５７ｉが生成するFPのパルス周期は、ソースノード６ｓのＦＰ生成部５８ｓが生成するFPのパルス周期とほぼ等しくなる。この結果、リサイジング動作中のソースノード６ｓと、中間ノード６ｉのリサイジングにおける周期はほぼ等しくなる。

一方で、リサイジング動作中の帯域変化は、フレームに収容されるデータ量を変化させることによって実現されるので、リサイジング動作中の伝送帯域は伝送装置６が出力するフレーム周期毎に段階的に変化する。ソースノード６ｓと中間ノード６ｉのフレーム周期が異なると、これらのノード間でリサイジング動作中の伝送帯域の変更周期が相違するため、中間ノード６ｉにおける入出力レートのレート差が変動する。

したがって、ソースノード６ｓのフレーム周期と等しくなるように中間ノード６ｉにおけるフレーム周期を補正することによって、ソースノード６ｓと中間ノード６ｉの間で伝送帯域の変更周期を一致させることができる。伝送帯域の変更周期を一致させることにより、中間ノード６ｉにおける入出力レートのレート差の変動が低減する。このためレート差を吸収するためのバッファの規模が低減され、回路規模やデータの伝送遅延が低減される。

リサイジング中のバッファ制御部６３ｉは、補正されたパルス周期Ｔｆ’のFPを受信する。バッファ制御部６３ｉは、変更速度指示信号が指示する変更レートとフレーム周期の公称値Ｔｎに応じて、バッファ６２ｉから読み出すデータ量のフレーム周期毎の変化のステップ幅を決定する。バッファ制御部６３ｉは、補正されたFPで定められるフレーム周期毎に、決定したステップ幅で各フレーム周期にバッファ６２ｉから読み出すデータ量を段階的に変更することにより、クライアントデータの伝送帯域を変更する。

同様に、制御情報検出部６４ｉは、内部フレームをデマッピングして得られたODUフレームに収容されるOPUヘッダから変更指示信号を検出し、リサイジング動作を行うか否かを判断する。リサイジング動作を行う場合に、制御情報検出部６４ｉは、変更速度指示信号及びモード信号をバッファ制御部６６ｉに出力する。

MUX５５ｉは、ODUフレームを受信してからこのODUフレームをOTUフレームに多重化するまでの間、受信したODUフレームをバッファ６５ｉに格納する。バッファ制御部６６ｉは、OTUフレームのフレーム周期を示すFPをFP生成部５８ｉから受信する。バッファ制御部６６ｉは、フレーム周期毎にバッファ６５ｉに書き込まれたデータ量を測定し、測定した量に相当するデータをフレーム周期毎にバッファ６５ｉから読み出す。その後、読み出されたODUフレームはOTUフレームに収容される。

バッファ制御部６６ｉは、バッファ制御部６３ｉと同様に、クロック生成部５６ｉのクロックと、ソースノード６ｓのクロック生成部５６ｓのクロックとの間のクロック偏差ΔＣを算出する。リサイジング時に、FP生成部５８ｉは、FP生成部５７ｉと同様に、補正されたパルス周期Ｔｆ’のFPを生成する。

リサイジングの際には、バッファ制御部６６ｉは補正されたパルス周期Ｔｆ’のFPを受信する。バッファ制御部６６ｉは、バッファ制御部６３ｉと同様にクライアントデータの伝送帯域を変更する。パルス周期Ｔｆ’のFPは、FPではなくFP間の時間を示す情報であってもよい。

続いて、上記の動作を実現するバッファ制御部６３ｉの機能について詳述する。図８は、内部フレーム処理部５２ｉに設けられるバッファ制御部６３ｉの機能ブロック図の第１例である。MUX５５ｉ内のバッファ制御部６６ｉも、バッファ制御部６３ｉと同様の機能を備えていてよい。他の実施例においても同様である。

バッファ制御部６３ｉは、第１Ｃｎ値算出部７０と、第２Ｃｎ値算出部７１と、セレクタ７２と、Ｃｍ値算出部７３と、シグマデルタ演算部７４と、クロック偏差検出部７５を備える。

第１Ｃｎ値算出部７０は、内部フレームのフレーム周期毎にバッファ６２ｉから読み出すデータ量を指定するＣｎ値を算出する。第１Ｃｎ値算出部７０は、バッファ６２ｉにデータWDTを書き込む書込イネーブル信号WENとFPを入力する。第１Ｃｎ値算出部７０は、FPが示す内部フレームのフレーム周期毎に、各フレーム周期中のイネーブル信号WENの発生数をカウントして、カウント数をＣｎ値としてセレクタ７２に出力する。

第２Ｃｎ値算出部７１は、リサイジング動作中に使用するＣｎ値を算出する。図９は、第２Ｃｎ値算出部７１の機能ブロック図の第１例である。第２Ｃｎ値算出部７１は、開始時期決定部８０と、出力レート算出部８１と、第１Ｃｎ補正部８２と、第２Ｃｎ補正部８３と、セレクタ８４を備える。

開始時期決定部８０は、制御情報検出部６１ｉから変更指示信号を受信したタイミングから所定の期間が経過した時刻を、伝送帯域の変更開始時期として決定する。開始時期決定部８０は、決定した変更開始時期を第１Ｃｎ補正部８２に出力する。出力レート算出部８１は、帯域変更前のＣｎ値の初期値として、帯域変更前の公称伝送レートｒｎに相当するＣｎ値を算出する。出力レート算出部８１は、算出したＣｎ値をセレクタ８４に出力する。セレクタ８４は、リサイジング動作開始後の最初のフレーム周期で、出力レート算出部８１が算出したＣｎ値を選択して、第１Ｃｎ補正部８２に出力する。

第１Ｃｎ補正部８２は、変更指示信号と変更速度指示信号とFPを入力する。第１Ｃｎ補正部８２は、変更速度指示信号が指示する変更レートに応じて、リサイジング動作中に各フレーム周期毎に段階的にＣｎ値を変化させるステップ幅ＳＷを決定する。開始時期決定部８０が定めた変更開始時期が到来すると、第１Ｃｎ補正部８２は、決定したステップ幅ＳＷでセレクタ８４から出力されるＣｎ値を補正して第２Ｃｎ補正部８３へ出力する。

第２Ｃｎ補正部８３は、バッファ６２ｉの使用量を示す使用量指示信号を入力する。第２Ｃｎ補正部８３は、バッファ６２ｉの使用量に基づいて、バッファ６２ｉの使用量を一定に保つようにＣｎ値を補正する。例えば、第２Ｃｎ補正部８３は、第１Ｃｎ補正部８２から入力した補正値を次式（６）に従って補正する。第２Ｃｎ補正部８３は、補正したＣｎ値をセレクタ７２及び８４へ出力する。
補正後のＣｎ値＝入力Ｃｎ値＋使用量×β （６）

以後のフレーム周期では、セレクタ８４は、第２Ｃｎ補正部８３から出力されるＣｎ値を選択して、再び第１Ｃｎ補正部８２に出力する。この結果、第２Ｃｎ補正部８３から出力されるＣｎ値がフレーム周期毎にステップ幅ＳＷで段階的に変化する。

図８を参照する。セレクタ７２は、制御情報検出部６１ｉからモード信号を受信し、リサイジング動作中は第２Ｃｎ値算出部７１が算出したＣｎ値を選択してＣｍ値算出部７３に出力する。セレクタ７２は、リサイジング動作時以外は第１Ｃｎ値算出部７０が算出したＣｎ値を選択してＣｍ値算出部７３に出力する。

Ｃｍ値算出部７３は、内部フレームへのデータの格納単位ｎに従って、Ｃｎ値がｎ個増加するにつれて１個増加するＣｍ値を算出する。シグマデルタ演算部７４は、Ｃｍ値にシグマデルタ演算を行って、バッファ６２ｉからデータRDTを読み出す読出イネーブル信号RENを生成する。また、クロック偏差検出部７５は、リサイジング動作時以外の期間にFP及びWENを入力し、補正前のFPのパルス周期中に受信したクライアントデータの有効データ量の平均値に基づき、上式（１）のクロック偏差ΔＣを検出する。クロック偏差検出部７５は、クロック偏差ΔＣをFP生成部５７ｉに出力する。

＜１．４．リサイジング動作＞
続いて、図１０を参照して中間ノード６ｉにおけるリサイジング動作を説明する。なお、本明細書では、リサイジング動作中の内部フレーム処理部５２ｉにおける帯域変更の例を用いて説明を行うが、MUX５５ｉにおいても同様の動作により帯域変更が行われる。図１１、図１５、図１９及び図２４を参照して説明する動作の場合も同様である。

図１０を参照して説明する一連の動作は複数の手順を含む方法と解釈してよい。この場合に「オペレーション」を「ステップ」と読み替えてもよい。図１１、図１５、図１９及び図２４を参照して説明する動作の場合も同様である。

オペレーションＡＡにおいてクロック偏差検出部７５は、リサイジング動作時以外の期間に、ソースノード６ｓのクロック生成部５６ｓのクロックとの間のクロック偏差ΔＣを算出する。オペレーションＡＢにおいて制御情報検出部６１ｉは、OPUヘッダから変更指示信号を検出したか否かを判断する。変更指示信号は、ソースノード６ｓの変更指示信号挿入部４３ｓによりOPUヘッダに挿入される。制御情報検出部６１ｉが変更指示信号を検出した場合（オペレーションＡＢ：Ｙ）に、処理はオペレーションＡＣへ進む。変更指示信号を検出されない場合（オペレーションＡＢ：Ｎ）に処理はオペレーションＡＡに戻る。

オペレーションＡＣにおいてFP生成部５７ｉは、クロック偏差ΔＣを記憶する。オペレーションＡＤにおいて内部フレーム処理部５２ｉは、リサイジング対象のクライアントデータを格納するトリビュタリスロット数を変更するLCR（リンクコネクションリサイズ:Ling Connection Resize）動作を実行する。オペレーションＡＥにおいてバッファ制御部６３ｉは、クライアントデータの伝送帯域を変更するBWR（帯域リサイズ:Bandwidth Resize）動作を行う。

図１１は、BWR動作の第１例の説明図である。オペレーションＢＡにおいて出力レート算出部８１は、帯域変更前のＣｎ値の初期値として、帯域変更前の公称伝送レートｒｎに相当するＣｎ値を定める。オペレーションＢＢにおいてFP生成部５７ｉは、クロック偏差ΔＣでパルス周期を補正したFPを生成して、内部フレーム処理部５２ｉに供給する。これによりリサイジング動作中の内部フレームのフレーム周期は補正されたFPのパルス周期となる。

オペレーションＢＣにおいて開始時期決定部８０は、伝送帯域の変更開始時期を決定する。オペレーションＢＤにおいて第１Ｃｎ補正部８２は、変更開始時期が到来するまで待機する。すなわち変更開始時期が到来しない場合（オペレーションＢＤ：Ｎ）に処理はＢＤを繰り返す。変更開始時期が到来した場合（オペレーションＢＤ：Ｙ）に処理はＢＥへ進む。

オペレーションＢＥにおいて第１Ｃｎ補正部８２は、FPのパルスの受信を待つ。すなわちFPのパルスがない期間（オペレーションＢＥ：Ｎ）に処理はオペレーションＢＥを繰り返す。FPのパルスを受信した場合（オペレーションＢＥ：Ｙ）に処理はオペレーションＢＦへ進む。

オペレーションＢＦにおいて第１Ｃｎ補正部８２は、出力レート算出部８１が算出したＣｎ値を、変更速度指示信号が指示する変更レートに応じたステップ幅ＳＷで補正する。オペレーションＢＧにおいて第２Ｃｎ補正部８３は、第１Ｃｎ補正部８２が補正したＣｎ値をバッファ６２ｉの使用量に応じて補正する。クライアントデータは、第２Ｃｎ補正部８３が補正したＣｎ値に基づいて生成される読出イネーブル信号に基づいてバッファ６２ｉから読み出される。

オペレーションＢＨにおいてバッファ制御部６３ｉは、伝送帯域が変更後の目標値に達しリサイジング動作が完了したか否かを判断する。リサイジング動作が完了した場合（オペレーションＢＨ：Ｙ）に処理は終了する。リサイジング動作が完了しない場合（オペレーションＢＨ：Ｎ）に処理はオペレーションＢＥへ戻る。２回目以降の動作ループＢＥ〜ＢＨでは、第１Ｃｎ補正部８２は、オペレーションＢＦにおいて前回のループで第２Ｃｎ補正部８３が補正したＣｎ値を変更速度指示信号が指示する変更レートに応じたステップ幅ＳＷで補正して、第２Ｃｎ補正部８３へ入力する。

＜１．５．実施例の効果＞
本実施例によれば、リサイジング動作時に中間ノード６ｉが伝送帯域を変更する変更周期を、ソースノード６ｓにおける変更周期とほぼ等しくなるように補正することが可能となる。このため変更周期の不一致のために生じる中間ノード６ｉにおける入出力レートのレート差の変動を吸収するためのバッファ規模を低減することができる。

このため、中間ノード６ｉにおける回路規模や、消費電力、及びバッファの滞留期間により生じるデータの伝送遅延が低減される。また、リサイジング動作の高速化のためにバッファ増加を伴う変更レートの高速化を行っても、本実施例によるバッファ量の節約によりバッファ増加を抑制することができる。このため、リサイジング処理時間の高速化が容易になる。

＜２．第２実施例＞
＜２．１．機能構成例＞
続いて、伝送装置６の他の実施例について説明する。ソースノード６ｓと中間ノード６ｉの間にクロック偏差があると、リサイジング時の伝送帯域の変更周期に差が生じるため変更レートに差が生じる。この結果、ソースノード６ｓの出力レートと中間ノード６ｉの出力レートのレート差が拡大するため、中間ノード６ｉの入出力レート差が拡大する。このため、入出力レート差を吸収するバッファ規模の増加を招く。

本実施例では、リサイジング中の中間ノード６ｉのフレーム周期を補正するのに代えて、中間ノード６ｉの出力レートを定めるＣｎ値をクロック偏差ΔＣに応じて補正する。図１２は、中間ノード６ｉの機能ブロック図の第２例である。図７に示す構成要素と同様の構成要素には図７で使用した参照符号と同じ参照符号を付し、同一の機能については説明を省略する。本実施例では、バッファ制御部６３ｉ及び６６ｉからFP生成部５７ｉ及び５８ｉへのクロック偏差ΔＣの出力が省略される。

図１３は、バッファ制御部６３ｉの機能ブロック図の第２例である。図８に示す構成要素と同様の構成要素には図８で使用した参照符号と同じ参照符号を付し、同一の機能については説明を省略する。クロック偏差検出部７５は、上式（１）に基づき検出したクロック偏差ΔＣを、第２Ｃｎ値算出部７１に出力する。

図１４は、第２Ｃｎ値算出部７１の機能ブロック図の第２例である。図９に示す構成要素と同様の構成要素には図９で使用した参照符号と同じ参照符号を付し、同一の機能については説明を省略する。出力レート算出部８１は、帯域変更前のＣｎ値の初期値として、帯域変更前の公称伝送レートｒｎに相当するＣｎ値を算出する。出力レート算出部８１は、公称伝送レートｒｎに相当するＣｎ値をクロック偏差ΔＣで補正した次式（７）のＣｎ’値を算出する。

Ｃｎ’値＝Ｃｎ値×（１＋ΔＣ） （７）

出力レート算出部８１は補正されたＣｎ’値をセレクタ８４に出力する。セレクタ８４は、リサイジング動作開始後の最初のフレーム周期で、出力レート算出部８１が出力する補正されたＣｎ’値を選択して、第１Ｃｎ補正部８２に出力する。

第１Ｃｎ補正部８２は、変更速度指示信号が指示する変更レートの公称値ｒｖｎを、クロック偏差ΔＣで補正した値「ｒｖｎ×（１＋ΔＣ）」で、出力レート算出部８１から入力したＣｎ’値を補正する。例えば第１Ｃｎ補正部８２は、変更レートの公称値ｒｖｎに応じてリサイジング動作中に各フレーム周期毎に段階的にＣｎ値を変化させるステップ幅ＳＷを決定する。第１Ｃｎ補正部８２は、ステップ幅ＳＷをクロック偏差ΔＣで補正した次式（８）のＳＷ’を算出する。
ＳＷ’＝ＳＷ×（１＋ΔＣ） （８）
第１Ｃｎ補正部８２は、出力レート算出部８１から入力したＣｎ’値を補正したステップ幅ＳＷ’で補正して第２Ｃｎ補正部８３へ出力する。

以後のフレーム周期では、セレクタ８４は、第２Ｃｎ補正部８３から出力されるＣｎ値を選択して、再び第１Ｃｎ補正部８２に出力する。この結果、第２Ｃｎ補正部８３から出力されるＣｎ値がフレーム周期毎に補正されたステップ幅ＳＷ’で段階的に変化する。

以下、クロック偏差ΔＣを用いた補正により中間ノード６ｉの入出力レート差が低減することを説明する。いま、ソースノード６ｓ及び中間ノード６ｉのクロック周波数の公称値から偏差を「ｄＦｓ」及び「ｄＦｉ」と表記する。また、帯域変更前の伝送レートの公称値及び伝送帯域の変更レートの公称値をそれぞれ「ｒｎ」及び「ｒｖｎ」と表記する。また、現時刻を「ｔ」と表記し、ソースノード６ｓ及び中間ノード６ｉにおける伝送帯域の変更開始時期をそれぞれ「ｔｓ」及び「ｔｉ」と表記する。

一方で、リサイジング動作における変更速度指示信号が指示する変更レートの公称値をｒｖｎと表記すると、ソースノード６ｓにおける変更レートｒｖｓと、クロック偏差ΔＣによる補正を行わない場合の中間ノード６ｉの変更レートｒｖｉは次式の通りとなる。
ｒｖｓ＝ｒｖｎ×（１＋ｄＦｓ）
ｒｖｉ＝ｒｖｎ×（１＋ｄＦｉ）

また、クロック偏差ΔＣによる補正を行う場合の中間ノード６ｉの変更レートｒｖｉは次式の通りとなる。
ｒｖｉ＝ｒｖｎ×（１＋ｄＦｉ）×（１＋ΔＣ）
＝ｒｖｎ×（１＋ｄＦｉ）×（１＋ｄＦｓ−ｄＦｉ）
≒ｒｖｎ×（１＋ｄＦｓ）

このように、クロック偏差ΔＣで補正された中間ノード６ｉの変更レートｒｖｉは、ソースノード６ｓの変更レートｒｖｓとほぼ等しくなる。この結果、リサイジング動作中の中間ノード６ｉの入出力レートの変更レートがほぼ等しくなるため、入出力レートのレート差の拡大を低減することができる。

また、リサイジング動作中のソースノード６ｓの出力レートｒｏｓは次式（９）で与えられる。
ｒｏｓ＝（１＋ｄＦｓ）×（ｒｎ＋ｒｖｎ×（ｔ−ｔｓ）） （９）

一方、クロック偏差ΔＣによる補正を行った場合の、中間ノード６ｉの出力レートｒｏｉは次式（１０）で与えられる。
ｒｏｉ＝（１＋ｄＦｉ）×（ｒｎ＋ｒｖｎ×（ｔ−ｔｉ））×（１＋ΔＣ）
＝（１＋ｄＦｉ）×（ｒｎ＋ｒｖｎ×（ｔ−ｔｉ））×（１＋ｄＦｓ−ｄＦｉ）
≒（１＋ｄＦｓ）×（ｒｎ＋ｒｖｎ×（ｔ−ｔｉ）） （１０）

式（９）及び（１０）から、中間ノード６ｉの入出力レート差（ｒｏｓ−ｒｏｉ）は、次式（１１）で与えられる。
ｒｏｓ−ｒｏｉ＝（１＋ｄＦｓ）×ｒｖｎ×（ｔｉ−ｔｓ） （１１）

式（１１）の右辺は、ソースノード６ｓ及び中間ノード６ｉの伝送帯域の変更開始時期の時間差（ｔｉ−ｔｓ）により生じる中間ノード６ｉの出力レートの変化の遅延分を示す。すなわち上記補正によれば、ソースノード６ｓ及び中間ノード６ｉの変更開始時期の時間差以外の理由により生じる入出力レート差が低減される。

＜２．２．リサイジング動作＞
続いて、図１５を参照して本実施例におけるBWR動作について説明する。オペレーションＣＡにおいて出力レート算出部８１は、帯域変更前の公称伝送レートｒｎに相当するＣｎ値を定める。オペレーションＣＢにおいて出力レート算出部８１は、クロック偏差ΔＣで補正したＣｎ値’を算出する。オペレーションＣＣにおいて第１Ｃｎ補正部８２は、伝送帯域の伝送速度をクロック偏差ΔＣで補正する。

オペレーションＣＤ〜ＣＦの動作は、図１１に示すオペレーションＢＣ〜ＢＥの動作と同様である。オペレーションＣＧにおいて第１Ｃｎ補正部８２は、出力レート算出部８１が補正したＣｎ値’を、クロック偏差ΔＣで補正した変更レートで補正する。オペレーションＣＨ及びＣＩの動作は、図１１に示すオペレーションＢＧ及びＢＨの動作と同様である。２回目以降の動作ループＣＦ〜ＣＩでは、第１Ｃｎ補正部８２は、オペレーションＣＧにおいて前回のループで第２Ｃｎ補正部８３が補正したＣｎ値をクロック偏差ΔＣで補正した変更レートで補正して、第２Ｃｎ補正部８３へ入力する。

＜２．３．実施例の効果＞
本実施例によれば、中間ノード６ｉの変更レートｒｖｉを、ソースノード６ｓの変更レートｒｖｓとほぼ等しくすることができる。このため、リサイジング動作中の中間ノード６ｉの入出力レートの変更レートがほぼ等しくなり、入出力レートのレート差の拡大を低減することができる。したがって、入出力レートのレート差の変動を吸収するためのバッファ規模を低減することができる。この結果、リサイジング動作の高速化のためにバッファ増加を伴う変更レートの高速化を行っても、バッファ量の節約によりバッファ増加を抑制することができる。このため、リサイジング処理時間の高速化が容易になる。

また本実施例によれば、ソースノード６ｓ及び中間ノード６ｉの変更開始時期の時間差以外の理由により生じる中間ノード６ｉの入出力レート差が低減される。したがって、入出力レートのレート差を吸収するためのバッファ規模を低減することができる。リサイジング動作の高速化のためにバッファ増加を伴う変更レートの高速化を行っても、バッファ量の節約によりバッファ増加を抑制することができる。このため、リサイジング処理時間の高速化が容易になる。

＜２．４．変形例＞
続いて、本実施例の変形例について説明する。クロック偏差ΔＣによる補正量は微少な数値であるため、出力レート算出部８１及び第１Ｃｎ補正部８２がバイト単位でＣｎ値及び伝送速度の補正を行うと、補正の粒度が荒すぎ、適正な補正を行うことができず入出力レート差が拡大する恐れがある。

本実施例の変形例の出力レート算出部８１及び第１Ｃｎ補正部８２は、バイトよりも細かい粒度で補正を行う。例えば、出力レート算出部８１及び第１Ｃｎ補正部８２は、補正されたＣｎ値及び伝送速度の算出値のバイト未満の端数を蓄積する。出力レート算出部８１及び第１Ｃｎ補正部８２は、蓄積した端数の合計がある自然数ｎ以上になった場合に、ｎバイトの補正量をＣｎ値及び伝送速度に加えてよい。

ある実施例において、出力レート算出部８１及び第１Ｃｎ補正部８２が蓄積する端数の単位は１／１００００バイトである。第２Ｃｎ補正部８３も同様に、バイト未満の単位の粒度でＣｎ値を補正してよい。

＜３．第３実施例＞
続いて、伝送装置６の他の実施例について説明する。上述の通り、リサイジング動作における伝送帯域の変更は、あるステップ幅ずつ一定周期毎に伝送帯域を変更することによって実施される。ここで、リサイジング動作の伝送帯域の変更周期として、伝送装置６のフレーム周期と異なる周期が指定される場合がある。しかし、伝送装置６における伝送帯域の実施の変化はフレームに収容されるデータ量が変化することで実現するので、実際の伝送帯域の変化は伝送装置６がフレームを出力するフレーム周期毎に発生する。

図１６は、帯域を変更する変更周期Ｔｖとフレーム周期Ｔｐの例の説明図である。実線１００はリサイジング動作の伝送帯域の変更周期Ｔｖと同じ周期で増加させた場合の伝送レートを示す。点線１０１は、伝送レート１００と同じ変更レートでフレーム周期Ｔｐ毎に変化する伝送レートを示す。

伝送レート１００及び１０１はステップ状に変化するため、両者の平均的な伝送レートはそれぞれ一点鎖線１０２及び二点鎖線１０３の通りとなる。両者の実質的な伝送帯域の変更開始時刻をそれぞれ符号ｔｓｖ及びｔｓｐで示す。図１６に示す通り、フレーム周期Ｔｐで変化する伝送レート１０１の変更開始時刻ｔｓｐは、変更周期Ｔｖで変化する伝送レート１００の変更開始時刻ｔｓｖに比べて（Ｔｖ−Ｔｐ）／２だけ遅れる。

このように、リサイジング動作の伝送帯域の変更周期として指定される周期Ｔｖとフレーム周期Ｔｐとが異なると、実際に周期Ｔｖで伝送レートを変化させる場合に比べ、伝送装置６の実際の出力レートの変化開始時期は（Ｔｖ−Ｔｐ）／２だけずれる。このずれのために、伝送装置６の入力レートの変化の開始時期と出力レートの変化の開始時期との間の時間差が拡大すると、入出力レート間のレート差の変動を招く。

本実施例では、図１４に示す開始時期決定部８０は、変更周期として指定される周期Ｔｖで伝送レートを変化させる場合の変更開始時期から、（Ｔｖ−Ｔｐ）／２だけ補正した時期を変更開始時期として使用する。

本実施例は、変更開始時期を補正することにより、伝送装置６の入力レートの変化開始時期と出力レートの変更の開始時期と時間差の拡大を低減することにより、入出力レート間のレート差の変動を抑制する。この結果、入出力レート間のレート差が増大することを抑制できる。なお、以下の第４実施例及び第５実施例においても、本第３実施例と同様に帯域変更の開始時期を補正してもよい。

＜４．第４実施例＞
続いて、伝送装置６の他の実施例について説明する。伝送装置６の入力レートは様々な要因によって変動する。したがって、上記実施例のようにクロック偏差に応じてフレーム周期や出力レートを補正しても、入力レートの変動によって入出力レート間にレート差が生じることがある。その結果、レート差を吸収するために設けられたバッファの使用量に変動が生じる。

図９に示す第２Ｃｎ補正部８３は、上記のバッファの使用量の変動の解消のために設けられる。第２Ｃｎ補正部８３は、バッファ６２ｉの使用量に基づいて、バッファ６２ｉの使用量を一定に保つようにＣｎ値を補正する。しかし、例えば入力レートの変化に対してＣｎ値を補正が遅れると、バッファ６２ｉの使用量が一定値に収束せずバッファの使用量の変動が小さくならないことがある。

本実施例では、入力レートと出力レートのレート差に応じてＣｎ値を補正する。図１７は、バッファ制御部６３ｉの機能ブロック図の第３例である。図１３に示す構成要素と同様の構成要素には図１３で使用した参照符号と同じ参照符号を付し、同一の機能については説明を省略する。第２Ｃｎ値算出部７１は、第１Ｃｎ値算出部７０が算出したＣｎ値と、Ｃｍ値算出部７３が算出したＣｍ値を入力する。

図１８は、第２Ｃｎ値算出部７１の機能ブロック図の第３例である。図１４に示す構成要素と同様の構成要素には図１４で使用した参照符号と同じ参照符号を付し、同一の機能については説明を省略する。第２Ｃｎ値算出部７１は、レート差検出部８５と、第３Ｃｎ補正部８６を備える。

レート差検出部８５は、第１Ｃｎ値算出部７０が算出したＣｎ値と、Ｃｍ値算出部７３が算出したＣｍ値と、FPを入力する。第１Ｃｎ値算出部７０は、各フレーム周期中に発生するイネーブル信号WENの数をＣｎ値として出力する。したがって、第１Ｃｎ値算出部７０が出力するＣｎ値は入力レートを反映する。Ｃｍ値算出部７３が算出したＣｍ値は、シグマデルタ演算部７４によるバッファ６２ｉの読出イネーブル信号RENの生成に使用される。したがってＣｍ値は出力レートを反映する。レート差検出部８５は、これらＣｎ値及びＣｍ値に基づいて入出力レートのレート差を検出する。レート差検出部８５は、レート差を第３Ｃｎ補正部８６へ出力する。

第３Ｃｎ補正部８６は、検出されたレート差に基づいて、このレート差によるバッファ６２ｉの使用量の変動を低減するように、第２Ｃｎ補正部８３から入力した補正値を補正する。例えば、第３Ｃｎ補正部８６は、第２Ｃｎ補正部８３から入力した補正値を次式（１２）に従って更に補正する。
補正後のＣｎ値＝入力Ｃｎ値＋レート差×α （１２）

続いて、図１９を参照して本実施例におけるBWR動作について説明する。オペレーションＤＡ〜ＤＨの動作は、図１５に示すオペレーションＣＡ〜ＣＨの動作と同様である。オペレーションＤＩにおいて、第３Ｃｎ補正部８６は、第２Ｃｎ補正部８３が補正したＣｎ値をレート差に応じて補正する。オペレーションＤＪにおいてバッファ制御部６３ｉは、リサイジング動作が完了したか否かを判断する。リサイジング動作が完了した場合（オペレーションＤＪ：Ｙ）に処理は終了する。リサイジング動作が完了しない場合（オペレーションＤＪ：Ｎ）に処理はオペレーションＤＦへ戻る。

本実施例によれば、入出力レートのレート差を検出して、レート差を吸収するバッファ使用量の変動を低減するように出力レートを補正する。このため、レート差の変動に対して迅速にバッファ使用量を調整することができる。この結果、バッファの使用量の収束を容易にし、バッファの使用量の使用量の変動を抑制する。このため、バッファの規模が低減され、回路規模やデータの伝送遅延が低減される。

また、本実施例によれば、リサイジング動作の高速化のためにバッファ増加を伴う変更レートの高速化を行っても、本実施例によるバッファ量の節約によりバッファ増加を抑制することができる。このため、リサイジング処理時間の高速化が容易になる。

なお、ソースノード６ｓのMUX５５ｓにおいても同様に、入出力レート間のレート差に応じて、MUX５５ｓの出力レートを補正してもよい。また、上記第１実施例及び下記第５実施例においても、本第４実施例と同様に出力レートを補正してもよい。また、第３Ｃｎ補正部８６は、第２実施例の出力レート算出部８１及び第１Ｃｎ補正部８２と同様に、バイト未満の単位の粒度でＣｎ値を補正してよい。

＜５．第５実施例＞
続いて、伝送装置６の他の実施例について説明する。伝送装置６は、リサイジング動作を指示する変更指示信号を受信した時点でリサイジング動作の実施開始時刻を決定する。一方で、変更指示信号を格納するOPUヘッダは、各伝送装置６で一度バッファに格納されてから後段のフレーム回路へ出力される。このため、変更指示信号はバッファの滞留時間分だけ遅れて後段の伝送装置６に出力される。

したがって、変更指示信号を送信する前段の伝送装置６と後段の伝送装置６との間で、リサイジング動作の開始時刻に差が生じる。なお、このようなリサイジング動作の開始時刻に差は、同じ伝送装置６内であっても、内部フレーム処理部５２ｉとMUX５５ｉとの間で生じる。

図２０の（Ａ）〜図２０の（Ｃ）を参照して、このリサイジング動作の開始時刻の差を説明する。図２０の（Ａ）は、中間ノード６ｉａの出力レートの変化を示す図であり、図２０の（Ｂ）及び図２０の（Ｃ）は、中間ノード６ｉａより１段分後段の中間ノード６ｉｂの入力レート及び出力レートの変化を示す図である。

図２０の（Ａ）において符号ｔ１、ｔ２及びｔ３は、それぞれ中間ノード６ｉａにおける変更指示信号の受信時刻、変更指示信号の送信時刻、及びリサイジング動作の開始時刻を示す。時刻ｔ１において変更指示信号を受信した中間ノード６ｉａは、時刻ｔ１よりバッファによる遅延時間Δｂだけ遅れた時刻ｔ２で変更指示信号を送信する。中間ノード６ｉａは、変更指示信号の受信時刻ｔ１から所定の待機時間Ｔｓが経過した時刻ｔ３で出力レートの変更を開始する。変更指示信号の検出から伝送帯域の変更開始までの待機時間Ｔｓの長さは、例えば通信システム１が準拠する規格等によって予め指定されている。

図２０の（Ｂ）において符号ｔ４及びｔ５は、それぞれ中間ノード６ｉｂにおける変更指示信号の受信時刻及び入力レートの変化時刻を示す。変更指示信号は、時刻ｔ２よりも、中間ノード６ｉａ及び６ｉｂ間の伝送遅延時間Δｔだけ遅れた時刻ｔ４に中間ノード６ｉｂで受信される。また、中間ノード６ｉａが出力レートを変更してから伝送遅延時間Δｔだけ遅れた時刻ｔ５に、中間ノード６ｉｂの入力レートが変化する。

中間ノード６ｉｂは、変更指示信号の受信時刻ｔ４から期間Ｔｓが経過した時刻ｔ６で出力レートを変更する。このため、中間ノード６ｉｂの出力レートの変化は、入力レートの変化よりもバッファ遅延時間Δｂだけ遅れる。このように、変更指示信号がバッファに格納されて遅延すると、前段の中間ノード６ｉａと後段の中間ノード６ｉｂの間で、リサイジング動作の開始時刻に差が生じ、後段の中間ノード６ｉｂにおいて入出力レートのレート差が生じることになる。

本実施例では、フレームのマッピングや多重化を行う内部フレーム処理部５２ｉ及びMUX５５ｉのバッファで生じる変更指示信号の伝送遅延に関する情報を後段に通知する。リサイジング動作を行う後段の内部フレーム処理部５２ｉ及びMUX５５ｉは、通知された伝送遅延に応じてリサイジング動作の開始時間を補正する。

図２１は、中間ノード６ｉの機能ブロック図の第３例である。図１２に示す構成要素と同様の構成要素には図１２で使用した参照符号と同じ参照符号を付し、同一の機能については説明を省略する。第１フレーム処理部５１ｉ及び第２フレーム処理部５４ｉは、制御情報挿入部６７ｉ及び６８ｉを備える。制御情報挿入部６７ｉ及び６８ｉは、内部フレーム処理部５２ｉ及びMUX５５ｉのバッファ６２ｉ及び６５ｉで生じるデータの伝送遅延に関する情報として、これらバッファの使用量を指示する使用量指示情報をOPUフレームのヘッダに挿入する。また、ソースノード６ｓの第２フレーム処理部５４ｓも同様に、MUX５５ｓのバッファの使用量指示情報をOPUフレームのヘッダに挿入する。

図２２は、内部フレーム処理部５２ｉ内のバッファ制御部６３ｉの機能ブロック図の第４例である。図１３に示す構成要素と同様の構成要素には図１３で使用した参照符号と同じ参照符号を付し、同一の機能については説明を省略する。第２Ｃｎ値算出部７１は、前段のソースノード６ｓの第２フレーム処理部５４ｓにて挿入された使用量指示情報を入力する。

図２３は、第２Ｃｎ値算出部７１の機能ブロック図の第４例である。図１４に示す構成要素と同様の構成要素には図１４で使用した参照符号と同じ参照符号を付し、同一の機能については説明を省略する。開始時期決定部８０は、使用量指示情報に応じてソースノード６ｓのMUX５５ｓのバッファで生じるデータ伝送遅延を算出する。開始時期決定部８０は、変更指示信号を検出した時刻から所与の待機時間Ｔｓを経過した本来の変更開始時期を、データ伝送遅延分だけ早い時刻に補正する。同様に、Mux５５ｉ内のバッファ制御部６６ｉも、前段の第１フレーム処理部５１ｉの制御情報挿入部６７ｉが挿入した使用量指示情報に基づいて、伝送帯域の変更開始時期を補正する。

続いて、図２４を参照して本実施例におけるBWR動作について説明する。オペレーションＥＡにおいて、オペレーションＥＢにおいて、中間ノード６ｉの第１フレーム処理部５１ｉ及び第２フレーム処理部５４ｉの制御情報挿入部６７ｉ及び６８ｉは、バッファ６２ｉ及び６５ｉの使用量指示情報をOPUフレームのヘッダに挿入する。同様に、ソースノード６ｓの第２フレーム処理部５４ｓも、MUX５５ｓのバッファの使用量指示情報をOPUフレームのヘッダに挿入する。オペレーションＥＣ〜ＥＥの動作は、図１５のオペレーションＣＡ〜ＣＣと同様である。

オペレーションＥＦにおいて、内部フレーム処理部５２ｉ内のバッファ制御部６３ｉの開始時期決定部８０は、ソースノード６ｓの第２フレーム処理部５４ｓが挿入した使用量指示情報に応じてバッファ制御部６３ｉによる伝送帯域の変更開始時期を補正する。同様に、Mux５５ｉ内のバッファ制御部６６ｉは、第１フレーム処理部５１ｉの制御情報挿入部６７ｉが挿入した使用量指示情報に基づいて、伝送帯域の変更開始時期を補正する。オペレーションＥＧ〜ＥＫの動作は、図１５のオペレーションＣＥ〜ＣＩと同様である。

本実施例によれば、伝送装置６内のバッファにおける変更指示信号の遅延により生じる入出力レート差を低減することができる。このため、入出力レート差を吸収するためのバッファ規模を低減することができる。この結果、リサイジング動作の高速化のためにバッファ増加を伴う変更レートの高速化を行っても、バッファ量の節約によりバッファ増加を抑制することができる。このため、リサイジング処理時間の高速化が容易になる。

以上の実施例を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
クライアントデータが収容されるフレームを伝送網上で伝送する伝送装置であって、
信号処理の処理周期を計時するためのクロックを生成するクロック生成部と、
前記クロック生成部が生成するクロックと、伝送網の外部からクライアントデータを受信してフレームに加える他の伝送装置で信号処理の処理周期の計時に使用されるクロックとのクロック偏差を検出する偏差検出部と、
前記クロック偏差で補正された信号処理の処理周期のタイミング信号を生成するタイミング生成部と、
を備えることを特徴とする伝送装置。
（付記２）
補正された前記処理周期毎に、クライアントデータの伝送帯域を段階的に変更する帯域変更部を備えることを特徴とする付記１に記載の伝送装置。
（付記３）
クライアントデータが収容されるフレームを伝送網上で伝送する伝送装置であって、
信号処理の処理周期を計時するためのクロックを生成するクロック生成部と、
伝送網の外部からクライアントデータを受信してフレームに加える他の伝送装置で信号処理の処理周期の計時に使用されるクロックと、前記クロック生成部が生成するクロックとのクロック偏差を検出する偏差検出部と、
前記クロック偏差に応じて補正された変更速度で、クライアントデータの伝送帯域を変更する帯域変更部と、
を備えることを特徴とする伝送装置。
（付記４）
クライアントデータの公称伝送レートを前記クロック偏差に応じて補正することにより出力レートを算出する出力レート算出部を備え、
前記帯域変更部は、前記出力レート算出部が算出した出力レートを前記補正された変更速度で変更することにより、クライアントデータの伝送帯域を変更することを特徴とする付記３に記載の伝送装置。
（付記５）
前記偏差検出部は、クライアントデータの公称伝送レートで所定期間に伝送される伝送データ量と、前記クロック生成部により生成されたクロックに基づき前記所定期間が計時される期間中の入力データ量に基づき、前記クロック偏差を算出する付記１〜４のいずれか一項に記載の伝送装置。
（付記６）
クライアントデータの入力レートと出力レートとの差に応じて、クライアントデータの伝送帯域を補正する帯域補正部を特徴とする付記１〜５のいずれか一項に記載の伝送装置。
（付記７）
前記帯域補正部は、補正後の伝送帯域の算出値のバイト未満の端数を蓄積して伝送帯域に加えることを特徴とする付記６に記載の伝送装置。
（付記８）
クライアントデータの伝送帯域の変更指示を検出する指示検出部を備え、
前記帯域変更部は、フレームのフレーム周期毎にクライアントデータの伝送帯域を段階的に変更し、
前記伝送装置は、前記変更指示の検出時期と前記フレーム周期の長さに応じて伝送帯域の変更開始時期を定める開始時期決定部を備えることを特徴とする付記２〜７のいずれか一項に記載の伝送装置。
（付記９）
前記伝送帯域を段階的に変更する周期を定める所与の変更周期と前記フレーム周期とが異なる場合に、前記開始時期決定部は、前記所与の変更周期で前記伝送帯域を変更する場合に比べ、前記所与の変更周期と前記フレーム周期との差の半分だけ前記変更開始時期を補正することを特徴とする付記８に記載の伝送装置。
（付記１０）
クライアントデータの伝送帯域の変更指示を検出する指示検出部と、
前記変更指示の伝送遅延量を検出する遅延検出部と、
前記変更指示の検出時期と前記伝送遅延量に応じて、伝送帯域の変更開始時期を定める開始時期決定部と、
を備えることを特徴とする付記２〜７のいずれか一項に記載の伝送装置。
（付記１１）
前記遅延検出部は、クライアントデータを収容するフレームのヘッダから、前記伝送遅延量を示す伝送遅延情報を検出することを特徴とする付記１０に記載の伝送装置。
（付記１２）
受信した前記変更指示を送信するまで格納するためのバッファと、
前記変更指示の伝送遅延情報として、バッファの使用量情報を前記ヘッダ内に挿入する伝送遅延情報挿入部と、
を備えることを特徴とする付記１１に記載の伝送装置。
（付記１３）
前記帯域変更部は、補正後の伝送帯域の算出値のバイト未満の端数を蓄積して伝送帯域に加えることを特徴とする付記３〜１２に記載の伝送装置。
（付記１４）
フレームに収容されたクライアントデータを伝送網上で伝送する伝送方法であって、
信号処理の処理周期の計時のためのクロックを生成し、
前記クロックと、伝送網の外部からクライアントデータを受信してフレームに加える他の伝送装置で信号処理の処理周期の計時に使用されるクロックと、のクロック偏差を検出し、
クライアントデータの伝送のための信号処理の処理周期を前記クロック偏差で補正する、
ことを特徴とする伝送方法。
（付記１５）
フレームに収容されたクライアントデータを伝送網上で伝送する伝送帯域の変更方法であって、
信号処理の処理周期の計時のためのクロックを生成し、
生成された前記クロックと、伝送網の外部からクライアントデータを受信してフレームに加える他の伝送装置で信号処理の処理周期の計時に使用されるクロックと、のクロック偏差を検出し、
前記クロック偏差に応じて補正された変更速度で、クライアントデータの伝送帯域を変更する、
ことを特徴とする変更方法。

１ 通信システム
２ 伝送網
３、３ａ、３ｂ 構内網
４、４ａ〜４ｄ 構内網伝送装置
５、５ａ、５ｂ 端末装置
６、６ａ、６ｂ 構内網伝送装置
６２ｉ バッファ
６３ｉ バッファ制御部
７０ 第１Ｃｎ値算出部
７１ 第２Ｃｎ値算出部
７２、８４ セレクタ
７５ クロック偏差検出部
８１ 出力レート算出部
８２ 第１Ｃｎ補正部
８３ 第２Ｃｎ補正部

Claims (10)

1. クライアントデータが収容されるフレームを伝送網上で伝送する伝送装置であって、
   前記フレームに対してリサイジング動作を行うための信号処理の処理周期を計時するためのクロックを生成するクロック生成部と、
   前記クロック生成部が生成するクロックと、伝送網の外部からクライアントデータを受信してフレームに加える他の伝送装置で前記信号処理の処理周期の計時に使用されるクロックとのクロック偏差を検出する偏差検出部と、
   前記クロック偏差で補正された前記信号処理の処理周期のタイミング信号を生成するタイミング生成部と、
   を備えることを特徴とする伝送装置。
2. 補正された前記処理周期毎に、前記伝送網の外部から受信する際のクライアントデータの伝送帯域を段階的に変更する帯域変更部を備えることを特徴とする請求項１に記載の伝送装置。
3. クライアントデータが収容されるフレームを伝送網上で伝送する伝送装置であって、
   前記フレームに対してリサイジング動作を行うための信号処理の処理周期を計時するためのクロックを生成するクロック生成部と、
   伝送網の外部からクライアントデータを受信してフレームに加える他の伝送装置で前記信号処理の処理周期の計時に使用されるクロックと、前記クロック生成部が生成するクロックとのクロック偏差を検出する偏差検出部と、
   前記クロック偏差に応じて補正された前記クライアントデータの伝送速度を段階的に変更する速度である変更速度で、前記伝送網の外部から受信する際のクライアントデータの伝送帯域を変更する帯域変更部と、
   を備えることを特徴とする伝送装置。
4. クライアントデータの公称伝送レートを前記クロック偏差に応じて補正することにより出力レートを算出する出力レート算出部を備え、
   前記帯域変更部は、前記出力レート算出部が算出した出力レートを前記補正された前記変更速度で変更することにより、前記クライアントデータの伝送帯域を変更することを特徴とする請求項３に記載の伝送装置。
5. 前記偏差検出部は、クライアントデータの公称伝送レートで所定期間に伝送される伝送データ量と、前記クロック生成部により生成されたクロックに基づき前記所定期間が計時される期間中の入力データ量に基づき、前記クロック偏差を算出する請求項１〜４のいずれか一項に記載の伝送装置。
6. クライアントデータの入力レートと出力レートとの差に応じて、前記クライアントデータの伝送帯域を補正する帯域補正部を特徴とする請求項２〜５のいずれか一項に記載の伝送装置。
7. 前記クライアントデータの伝送帯域を段階的に変更するための変更指示を検出する指示検出部を備え、
   前記帯域変更部は、フレームのフレーム周期毎にクライアントデータの伝送帯域を段階的に変更し、
   前記伝送装置は、前記変更指示の検出時期と前記フレーム周期の長さに応じて伝送帯域の変更開始時期を定める開始時期決定部を備えることを特徴とする請求項２〜６のいずれか一項に記載の伝送装置。
8. 前記伝送帯域を段階的に変更する周期を定める所与の変更周期と前記フレーム周期とが異なる場合に、前記開始時期決定部は、前記所与の変更周期で前記伝送帯域を変更する場合に比べ、前記所与の変更周期と前記フレーム周期との差の半分だけ前記変更開始時期を補正することを特徴とする請求項７に記載の伝送装置。
9. 前記クライアントデータの伝送帯域を段階的に変更するための変更指示を検出する指示検出部と、
   前記変更指示の伝送遅延量を検出する遅延検出部と、
   前記変更指示の検出時期と前記伝送遅延量に応じて、伝送帯域の変更開始時期を定める開始時期決定部と、
   を備えることを特徴とする請求項２〜６のいずれか一項に記載の伝送装置。
10. フレームに収容されたクライアントデータを伝送網上で伝送する伝送方法であって、
    前記フレームに対してリサイジング動作を行うための信号処理の処理周期の計時のためのクロックを生成し、
    前記クロックと、伝送網の外部からクライアントデータを受信してフレームに加える他の伝送装置で前記信号処理の処理周期の計時に使用されるクロックと、のクロック偏差を検出し、
    クライアントデータの伝送のための前記信号処理の処理周期を前記クロック偏差で補正する、ことを特徴とする伝送方法。

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